JPH03137713A - 入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力回路に係り、特にアナログディレィ回路を
有し入力信号に対して遅延した信号を出力する入力回路
に関する。

〔従来の技術〕

従来のこの種の入力回路は、入力信号をアナログディレ
ィ回路に入力することで入力信号に対し所定の遅延時間
を有する遅延信号を得ていた。第５図はこのような従来
の入力回路の回路ブロック図である。第５図において、
入力端子１は、アナログディレィ回路２に接続され、こ
のアナログディレィ回路２の出力に遅延信号が発生され
る。

また、入力端子１の入力信号およびアナログディレィ回
路２の出力はアンドゲート３に接続されており、アンド
ゲート３の出力端子４が入力回路の出力として用いられ
ている。

従来の入力回路の動作を、第６も用いて説明する。

アナログディレィ回路２の出力Ｉ２には、入力信号１、
に対し時間ｄ１の遅延をもつ信号が発生される。この種
の入力回路の機能としては、入力端子１に発生するノイ
ズを除去する目的で、所定のパルス幅以下の入力信号を
除去する機能があり、入力信号■１のパルス幅ｔとアナ
ログディレィ回路２の遅延時間ｄ＋　との関係が、ｔ　
＞ｄ、である波形Ｗ、の場合のみ、アンドゲート３の出
力！。

がＨレベルとな゛る。従って、入力信号■１のパルス幅
が波形Ｗ、のように遅延時間ｄ１より小さい場合は、ノ
イズとして除去され、出力としては現われない。

この種の入力回路は、種々の半導体集積回路に搭載され
ており、例えば半導体集積回路で構成されるマイクロコ
ンピュータにおいては、リセット入力端子や割込入力端
子などの制御入力端子として使用され、一般に数μｓか
ら数１０Ａ１ｓ程度以下のノイズを除去する能力をもつ
。入力回路のノイズ除去能力を測定するには入力信号の
パルス幅を順次増加させ、入力信号が制御入力信号とし
て機能し始めた事をマイクロコンピュータの動作上の出
力端子変化等で確認することが必要である。しかしなが
ら、こうした測定方法は、複雑であり、測定時間も長い
。

また、この種の入力回路に使用するアナログディレィ回
路２は、通常コンデンサ素子等を遅延素子として用いて
いるが、半導体集積回路上に構成される場合は、製造条
件のバラツキによるコンデンサ容量、及びアナログディ
レィ回路の遅延時間のバラツキが大きい。従って、個々
の製品間で入力回路のノイズ除去能力が大きく、製品評
価あるいは製品出荷後の市場においてノイズ除去能力の
実力値を簡易に測定する手段の出現が望まれている。

〔発明が解決しようとする課題〕

前述した従来の入力回路は、ノイズ除去能力を測定する
には、入力信号のパルス幅を順次増加させて、入力信号
が制御入力信号として機能したことをマイクロコンピュ
ータ動作上の出力端子変化で確認することが必要であり
、ノイズ除去能力の測定方法が、複雑かつ測定時間がか
かるという欠点がある。

本発明の目的は、前言己欠点が解決され、ノイズ除去能
力の測定が簡単で、短時間に測定できるようにした入力
回路を提供することにある。

〔課題を解決するための手段〕

本発明の入力回路の構成は、入力信号が入力された事を
検出するエッヂ検出回路と、このエッヂ検出回路の出力
によりクリアされ同時にカウント動作を開始し、入力信
号に対し所定の遅延時間をもつアナログディレィ回路の
出力によりカウント動作を停止するカウンタ回路と、こ
のカウンタ回路のカウント値を読出す手段とを備えてい
ることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の入力回路を示す回路ブ
ロック図、第２図は第１図の動作タイミング図である。

第１図において、本実施例の入力回路は、アナログディ
レィ回路２とアンドゲート３．６と、インバータ７と、
Ｄ形フリップフロップ５と、カウンタ回路８とを含み、
構成され、カウンタ回路８のカウント値はリードバッフ
ァ回路９を介し、データバスへ入力される。

Ｄフリップフロップ５は、入力端子１に接続され、クロ
ックφの逆相信号φをクロック入力とし、Ｄクリップフ
ロップ５のＱ出力および入力端子ｌは、アンドゲート６
に接続され、入力信号の立上り検出信号がアンドゲート
６に出力される。カウンタ回路８のクロック人力ＣＬＫ
はクロックφが接続れ、クリア人力ＣＬＲにはアンドゲ
ート６の出力が接続され、カウント許可人力ＥＮには、
アナログディレィ回路２の出力を入力とするインバータ
７の出力が接続されている。リードバッファ回路９は、
カウンタ回路８とマイクロコンピュータ内のデータバス
１１との間に接続され、マイクロコンビ二−タ内の中央
処理装置（以下ＣＰＵと略す）から出力される入力端子
１０のリード信号ＲＤによって、カラタン回路８のカウ
ント値出力をデータバスｌｌ上に出力する。

次に第２図の動作タイミングも用いて動作を説明する。

入力端子ｌに入力信号Ｉｔが入力されると、立上り検出
回路の出力であるアンドゲート６の出力！、に立上り検
出パルスが出力され、カウンタ回路８のカウント値がク
リアされ、以降クロッくなかに同期して、カウンタ値が
順次インクリメントされる。入力信号Ｉ、の立上りから
時間ｄ。

を経過して、アナログディレィ回路２の出カニ２がＨレ
ベルになると、インバータ７の出力がＬレベルになり、
カウンタ回路８０力ウント動作が停止し、カウンタ値は
カウント動作停止直前を保持する。カウンタ回路８のカ
ウンタ値の保持状態において、ＣＰＵからのリード信号
ＲＤにより、カウンタ値がリードバッファ回路９を介し
て、データバス１１上に出力される。

通常のマイクロコンピュータでは、クロックφの周波数
は数Ｍ＆程度で、数μｓ乃至数１０μｓのノイズ除去能
力をもつ入力回路におていは、５型数８ビット程度のカ
ウンタ回路が必要である。データバスｌｌ上に出力され
たカウント値とクロックφの同期とを乗じた時間が、ア
ナログディレィ回路２の遅延時間として算出される。

第３図は本発明の第２の実施例の入力回路を示す回路ブ
ロック図、第４図は第３図の回路の動作タイミング図で
ある。第３図において、本実施例の入力回路は、アナロ
グディレィ回路２と、Ｄ型フリップフロップ５と、アン
ドゲート３，６と、ＲＳ型のフリップフロップ９と、レ
ジスタ１２ヘカウント値を出力するカウンタ回路８とを
含み、構成される。

本入力回路の動作を第４図も用いて説明する。

カウンタ回路８０力ウント許可人力ＥＮには、アンドゲ
ート６の出力でセットされかつアンドゲート３の出力で
リセットされるフリップフロップ９のＱ出力■６が接続
され、またカウンタ回路８０カウント値出力には、レジ
スタ１２が接続され、このレジスタ１２の書込み制御人
力ＷＲには、アンドゲート３の出力が接続されている。

本実施例では、カウンタ回路８のカウント動作が、アン
ドゲート３の出力Ｉ、である出力端子４の信号により停
止されるので、アンドゲート３の遅延時間も含めた入力
回路の遅延時間の算出が精度よく行なわれ、またアンド
ゲート３の出力により、カウンタ回路８のカウント値が
レジスタ１２へ書込まれるので、入力回路出力Ｉ、の発
生と同時にカウント値が自動的にレジスタ１２に書込ま
れ、次の入力回路出力Ｉ、が発生するまで保持されるの
で、ＣＰＵからのリード信号発生に対するタイミング上
の制御がなくなるという利点がある。

〔発明の効果〕

以上説明したように、本発明は、入力信号の入力により
カウント動作を開始し、入力信号に対し、所定の遅延時
間をもつ遅延信号の出力により、カウント動作が停止す
るカウンタ回路のカウント値を読出すことにより、アナ
ログディレィ回路の遅延時間や入力回路のノイズ除去能
力を簡易に測定で、測定時間あるいは製品の検査時間を
短縮できる効果がある。

の回路の動作タイミング図、第５図は従来の入力回路の
回路ブロック図、第６図は第５図の動作タイミング図で
ある。

１・・・・・・入力端子、２・・・・・・アナログディ
レィ回路、３．６・・・・・・アンドゲート、４・・・
・・・出力端子、５・・・・・Ｄフリップフロップ、７
・・・・・・インバータ、８・・・・・・カウンタ回路
、９・・・・・・リードバッファ回路、１０・・・・・
・ＣＰＵからのリード信号入力端子、１１・・・・・・
データバス、１２・・・・・・レジスタ。

Claims (1)

【特許請求の範囲】
1. 入力信号に対し所定の遅延時間をもつ遅延信号を出力す
   るアナログディレィを備えた入力回路において、前記入
   力信号が入力された事を検出するエッジ検出回路と、前
   記エッジ検出回路の出力によりカウント作動が開始され
   前記遅延信号によりカウント動作が停止されるカウンタ
   回路と、前記カウンタ回路のカウント値を読出す手段と
   を備えたことを特徴とする入力回路。