JPH03276341A - マイクロプロセッサシステム - Google Patents
マイクロプロセッサシステムInfo
- Publication number
- JPH03276341A JPH03276341A JP2077587A JP7758790A JPH03276341A JP H03276341 A JPH03276341 A JP H03276341A JP 2077587 A JP2077587 A JP 2077587A JP 7758790 A JP7758790 A JP 7758790A JP H03276341 A JPH03276341 A JP H03276341A
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- JP
- Japan
- Prior art keywords
- timer
- input
- gate
- output
- execution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デバッグに好適なマイクロプロセッサシス
テムに関するものである。
テムに関するものである。
第２図は従来のマイクロプロセッサシステムの構成図で
ある。図において、（１）はタイマ、（２）はクロック
入力、（３）は演算処理装置（以下、プロセッサと称す
） 、（４）は比較回路、（５） 、 （６） 、 （
７）はそれぞれプロセッサ（３ンのアドレス。バス、デ
ータバス、制御バス、（３）はブレークポイント設定条
件入力、（９）は比較回路（４）の出力であり、これば
プロセッサ（３）の割込み入力に接続されている。
ある。図において、（１）はタイマ、（２）はクロック
入力、（３）は演算処理装置（以下、プロセッサと称す
） 、（４）は比較回路、（５） 、 （６） 、 （
７）はそれぞれプロセッサ（３ンのアドレス。バス、デ
ータバス、制御バス、（３）はブレークポイント設定条
件入力、（９）は比較回路（４）の出力であり、これば
プロセッサ（３）の割込み入力に接続されている。
タイマ（１）は時間を計測、およびシステムの運転中ｌ
こ起こるある事象の回数の計測（以下、イベントのカウ
ントと称す）という二つの動作を行う。
こ起こるある事象の回数の計測（以下、イベントのカウ
ントと称す）という二つの動作を行う。
タイマ（１）を動作させるためには、クロック入力（２
）にクロック信号を入力する必要がある。
）にクロック信号を入力する必要がある。
このように構成されたシステムのデバッグを行うために
、ブレークとシングルステップという二つの方法を用い
ることができる。ブレークは、システムに実際プログラ
ムを実行させ、次にデバッグを行う人が意図した命令の
直前または直後（以下ブレークポイントと称す）でプロ
グラムを一時中断して、システムを構成する各部のレジ
スタなどシステムの状態をみて、プログラムまたはハー
ドウェアに誤りがないかどうかを調べるものである。ブ
レークを行うためには、ブレークポイントを設定するた
めの条件であるアドレス、データ、制御信号を比較回路
（４）のブレークポイント設定条件入力（８）に入力す
る。プログラムの実行中、これらの条件とプロセッサ（
３）のアドレスバス（５）、データバス（６）、制御バ
ス（７）の内容とがそれぞれ一致すると、比較回路（４
）は出力（９）にハイレベルの信号を出してプロセッサ
（３）に割込みをかけ、命令の実行を中断し、システム
はブレーク状態となる。
、ブレークとシングルステップという二つの方法を用い
ることができる。ブレークは、システムに実際プログラ
ムを実行させ、次にデバッグを行う人が意図した命令の
直前または直後（以下ブレークポイントと称す）でプロ
グラムを一時中断して、システムを構成する各部のレジ
スタなどシステムの状態をみて、プログラムまたはハー
ドウェアに誤りがないかどうかを調べるものである。ブ
レークを行うためには、ブレークポイントを設定するた
めの条件であるアドレス、データ、制御信号を比較回路
（４）のブレークポイント設定条件入力（８）に入力す
る。プログラムの実行中、これらの条件とプロセッサ（
３）のアドレスバス（５）、データバス（６）、制御バ
ス（７）の内容とがそれぞれ一致すると、比較回路（４
）は出力（９）にハイレベルの信号を出してプロセッサ
（３）に割込みをかけ、命令の実行を中断し、システム
はブレーク状態となる。
シングルステップは、システムに実際プログラムを実行
させるという点ではブレークと同様であるが、プロセッ
サ（３）か命令を一つ実行するたびに停止し、システム
を構成する各部のレジスタ等のシステムの状態をみて、
プログラムまたはハードウェアに誤りがないかどうかを
調べるものである。
させるという点ではブレークと同様であるが、プロセッ
サ（３）か命令を一つ実行するたびに停止し、システム
を構成する各部のレジスタ等のシステムの状態をみて、
プログラムまたはハードウェアに誤りがないかどうかを
調べるものである。
これを実現するための手段として、プログラム・ステー
タス・ワードの中にトラップフラグを用意し、これをセ
ットしておくことにより、一つの命令の実行後、プロセ
ッサ（３）に割込みをかけて命令の実行を中断し、割込
み処理ルーチンに飛ぶようｆこしである。割込みがかか
ると同時にトラップフラグはリセットされ、割込み処理
ルーチン実行中にトラップがかかることはない。プロセ
ッサが所定の割込み処理ルーチンを終え、もとのプログ
ラムにリターンされたとき、トラップフラグを再びセッ
トする。
タス・ワードの中にトラップフラグを用意し、これをセ
ットしておくことにより、一つの命令の実行後、プロセ
ッサ（３）に割込みをかけて命令の実行を中断し、割込
み処理ルーチンに飛ぶようｆこしである。割込みがかか
ると同時にトラップフラグはリセットされ、割込み処理
ルーチン実行中にトラップがかかることはない。プロセ
ッサが所定の割込み処理ルーチンを終え、もとのプログ
ラムにリターンされたとき、トラップフラグを再びセッ
トする。
ブレーク、シングルステップのいずれにおいても、プロ
グラムの実行を中断している間、タイマによる時間の計
測、あるいはイベントのカウントは停止しない。
グラムの実行を中断している間、タイマによる時間の計
測、あるいはイベントのカウントは停止しない。
従来のシステムは、実行中のプログラムを一時中断し、
デバッグ動作を行っている間、タイマによる時間の計測
、あるいはイベントのカウントが停止しないために、中
断直前のタイマの状態を保持することができない。従っ
て、プログラムの実行中断直前のタイマの状態をみるこ
とができず、また中断から復帰したときのタイマの状態
が中断直前のタイマの状態と異なるという問題点があっ
た。
デバッグ動作を行っている間、タイマによる時間の計測
、あるいはイベントのカウントが停止しないために、中
断直前のタイマの状態を保持することができない。従っ
て、プログラムの実行中断直前のタイマの状態をみるこ
とができず、また中断から復帰したときのタイマの状態
が中断直前のタイマの状態と異なるという問題点があっ
た。
この発明は上記のような問題点を解決するためになされ
たもので、システムによるプログラムの実行が中断され
たとき、タイマによる時間の計測、あるいはイベントの
カウントを自動的に止め、システムによるプログラムの
実行が中断される直前のタイマの状態を保持できるよう
にすることを目的とするものである。
たもので、システムによるプログラムの実行が中断され
たとき、タイマによる時間の計測、あるいはイベントの
カウントを自動的に止め、システムによるプログラムの
実行が中断される直前のタイマの状態を保持できるよう
にすることを目的とするものである。
この発明に係るマイクロプロセッサシステムは、演算処
理装置による実行中の処理を一時中断し、デバッグ動作
を行なっている間、タイマに入力されるクロック信号を
遮断し、タイマの動作を停止させるクロック信号遮断制
御部を備えたものである。
理装置による実行中の処理を一時中断し、デバッグ動作
を行なっている間、タイマに入力されるクロック信号を
遮断し、タイマの動作を停止させるクロック信号遮断制
御部を備えたものである。
この発明によれば、システムがデバッグ動作を行ってい
るかどうかを検出し、記憶するセット。
るかどうかを検出し、記憶するセット。
リセット・フリップフロップと、このフリップフロップ
の状態に基づいて、タイマに入力されるクロック信号を
遮断する２人カアンドゲートによって、デバッグ動作を
行っている間、タイマによる時間の計測、あるいはイベ
ントのカウントを停止し、命令の実行が中断される直前
のタイマの状態を保持できる。
の状態に基づいて、タイマに入力されるクロック信号を
遮断する２人カアンドゲートによって、デバッグ動作を
行っている間、タイマによる時間の計測、あるいはイベ
ントのカウントを停止し、命令の実行が中断される直前
のタイマの状態を保持できる。
第１図はこの発明の一実施例を示すマイクロプロセッサ
システムの構成図である。図において、（１）〜（９）
は従来のものと同じもの、０１１割込み許可出力、Ｏυ
はトラップ発生出力、（２）およびα場は２人カアンド
ゲート、０はオアゲート、ｑψはセット・リセット・フ
リップフロップ（以下、Ｓ、ＲＦＰと称す）、０．α呻
、σつはそれぞれ５−ＲＦＰＣ１４１（７）セット入力
、リセット入力、出力、（至）は２人カッアゲート、翰
はシステムクロック入力、１２１）は遅延回路、ｇｉＪ
は割込み許可出力ＣＩＱ〜遅延回路Ｃυで構成されるク
ロック信号遮断制御部である。
システムの構成図である。図において、（１）〜（９）
は従来のものと同じもの、０１１割込み許可出力、Ｏυ
はトラップ発生出力、（２）およびα場は２人カアンド
ゲート、０はオアゲート、ｑψはセット・リセット・フ
リップフロップ（以下、Ｓ、ＲＦＰと称す）、０．α呻
、σつはそれぞれ５−ＲＦＰＣ１４１（７）セット入力
、リセット入力、出力、（至）は２人カッアゲート、翰
はシステムクロック入力、１２１）は遅延回路、ｇｉＪ
は割込み許可出力ＣＩＱ〜遅延回路Ｃυで構成されるク
ロック信号遮断制御部である。
ブレーク動作において、比較回路（４）の出力がハイ（
Ｈｉｇｈ）レベルになると、プロセッサ（３）に割込み
をかけるとともに、２人カアンドデート□□□の一方の
入力をハイレベルとする。これによりプロセッサ（３）
に割込みがかかり、命令の実行が停止すると、プロセッ
サ（３）は割込み許可出力αＱをハイレベルとする。こ
こで２人カアンドデート□□□の両方の入力がハイレベ
ルとなるのでその出力、すなわち２人力オアゲート部の
一方の入力がハイレベルとＡる。また、シングルステッ
プ動作において、トラップフラグにより命令の実行が停
止すると、プロセッサ（３）はトラップ発生出力ａｂを
ハイレベル、すなわち２人力オアゲート（へ）の他方の
入力をハイレベルとする。従って、ブレークまたはシン
グルステップ動作において、命令の実行が停止されると
２人力オアゲート（６）のどちらか一方の入力がハイレ
ベルとなるので、２人力オアゲートの出力、すなわちＳ
、ＲＦＦａ◆のセット入力（至）がハイレベルとなり
、Ｓ、ＲＦＦα４Ｉヱセットされる。５−ＲＦＦσ彎が
セットされるとその出力α力がハイレベルとなる。これ
により２人カッアゲート（ト）の出力がロウ（Ｌｏｗ）
レベルとなるため、２人カアンドデート四の一方の入力
であるシステムクロック翰にかかわらず、２人カアンド
デートａ９の出力はロウレベルとなり、タイマによる時
間の計測、あるいはイベントのカウントを停止する。シ
ステムがブレ一りまたはシングルステップによる割込み
、すなわちデパック動作から復帰すると、プロセッサ（
３）は５−ＲＦＦ（１４）のリセット入力叫をハイレベ
ルとしてＳ、ＲＦＦＣｌ−ＪＪをリセットする。これに
より、５−ＲＦＦＪ４の出力（１７）がロウレベルとな
る。従って、２人カッアゲートの出力がハイレベルとな
り、システムクロック四がタイマ（１）ｔこ入力される
ので、タイマ（１）は停止していた時間の計測、あるい
はイベントのカウントを再開することができる。
Ｈｉｇｈ）レベルになると、プロセッサ（３）に割込み
をかけるとともに、２人カアンドデート□□□の一方の
入力をハイレベルとする。これによりプロセッサ（３）
に割込みがかかり、命令の実行が停止すると、プロセッ
サ（３）は割込み許可出力αＱをハイレベルとする。こ
こで２人カアンドデート□□□の両方の入力がハイレベ
ルとなるのでその出力、すなわち２人力オアゲート部の
一方の入力がハイレベルとＡる。また、シングルステッ
プ動作において、トラップフラグにより命令の実行が停
止すると、プロセッサ（３）はトラップ発生出力ａｂを
ハイレベル、すなわち２人力オアゲート（へ）の他方の
入力をハイレベルとする。従って、ブレークまたはシン
グルステップ動作において、命令の実行が停止されると
２人力オアゲート（６）のどちらか一方の入力がハイレ
ベルとなるので、２人力オアゲートの出力、すなわちＳ
、ＲＦＦａ◆のセット入力（至）がハイレベルとなり
、Ｓ、ＲＦＦα４Ｉヱセットされる。５−ＲＦＦσ彎が
セットされるとその出力α力がハイレベルとなる。これ
により２人カッアゲート（ト）の出力がロウ（Ｌｏｗ）
レベルとなるため、２人カアンドデート四の一方の入力
であるシステムクロック翰にかかわらず、２人カアンド
デートａ９の出力はロウレベルとなり、タイマによる時
間の計測、あるいはイベントのカウントを停止する。シ
ステムがブレ一りまたはシングルステップによる割込み
、すなわちデパック動作から復帰すると、プロセッサ（
３）は５−ＲＦＦ（１４）のリセット入力叫をハイレベ
ルとしてＳ、ＲＦＦＣｌ−ＪＪをリセットする。これに
より、５−ＲＦＦＪ４の出力（１７）がロウレベルとな
る。従って、２人カッアゲートの出力がハイレベルとな
り、システムクロック四がタイマ（１）ｔこ入力される
ので、タイマ（１）は停止していた時間の計測、あるい
はイベントのカウントを再開することができる。
ところで、命令実行再開が、プロセッサ（３）による５
−ＲＦＦａ勾のリセットよりも遅れる場合がある。すな
わち、Ｓ、ＲＦＦα◆がリセットされてから、あるプロ
セッサに固有の遅延時間をおいた後に命令の実行が再開
される場合がある。このような場合、遅延回路ぐυは、
プロセッサ（３ンがＳ、ＲＦＦａ◆をリセットしてから
、上記の遅延時間だけＳ・ＲＦＦα４の出力α力をハイ
レベルに保ち、タイマ（１）の動作再開を遅らせて命令
実行の再開にタイミングを合せるのに有効である。
−ＲＦＦａ勾のリセットよりも遅れる場合がある。すな
わち、Ｓ、ＲＦＦα◆がリセットされてから、あるプロ
セッサに固有の遅延時間をおいた後に命令の実行が再開
される場合がある。このような場合、遅延回路ぐυは、
プロセッサ（３ンがＳ、ＲＦＦａ◆をリセットしてから
、上記の遅延時間だけＳ・ＲＦＦα４の出力α力をハイ
レベルに保ち、タイマ（１）の動作再開を遅らせて命令
実行の再開にタイミングを合せるのに有効である。
なお、上記実施例においては、プロセッサ（３）と比較
回路（４）とは別の回路で構成されるものを示したが、
比較回路（４）を用いたブレークポイントを制御する回
路をプロセッサ（３）に内蔵しである構成でも同様の効
果を有する。
回路（４）とは別の回路で構成されるものを示したが、
比較回路（４）を用いたブレークポイントを制御する回
路をプロセッサ（３）に内蔵しである構成でも同様の効
果を有する。
また、上記実施例に示した構成以外でも、デバッグのた
めに命令の実行を一時中断したとき、タイマ（１）に入
力するクロック信号を遮断するものであれば良い。
めに命令の実行を一時中断したとき、タイマ（１）に入
力するクロック信号を遮断するものであれば良い。
さらに、上記実施例において、タイマ（１）とプロセッ
サ（３）が別々の半導体チップ上に構成されたものであ
っても、またはタイマ（１）とプロセッサ（３）とが同
一の半導体チップ上に構成されたものであっても良く、
上記と同様の効果を奏する。
サ（３）が別々の半導体チップ上に構成されたものであ
っても、またはタイマ（１）とプロセッサ（３）とが同
一の半導体チップ上に構成されたものであっても良く、
上記と同様の効果を奏する。
以上のようにこの発明によれば、デバッグのために演算
処理装置による実行中の命令を中断し、デバッグ動作を
行っているとき、クロック信号遮断制御部を備えた構成
としたので、タイマによる時間の計測、あるいはイベン
トのカウントを停止し、命令の実行が中断される直前の
タイマの状態が保持されて効率の良いデバッグを行うこ
とのできるマイクロプロセッサシステムが得られるとい
う効果がある。
処理装置による実行中の命令を中断し、デバッグ動作を
行っているとき、クロック信号遮断制御部を備えた構成
としたので、タイマによる時間の計測、あるいはイベン
トのカウントを停止し、命令の実行が中断される直前の
タイマの状態が保持されて効率の良いデバッグを行うこ
とのできるマイクロプロセッサシステムが得られるとい
う効果がある。
第１図はこの発明の一実地例を示すマイクロプロセッサ
システムの構成図、第２図は従来のマイクロプロセッサ
システムの構成図である。 図において、（１）はタイマ、（３）は演算処理装置、
■はクロック信号遮断制御部、である。 なお、各図中、同一符号は同一、または相当部分を示す
。
システムの構成図、第２図は従来のマイクロプロセッサ
システムの構成図である。 図において、（１）はタイマ、（３）は演算処理装置、
■はクロック信号遮断制御部、である。 なお、各図中、同一符号は同一、または相当部分を示す
。
Claims (1)
- 複数の命令よりなるプログラムを順次実行する演算処
理装置と、タイマとを備え、演算処理装置による実行中
の処理を一時中断し、デバッグ動作を行う際に、タイマ
に入力されるクロック信号を遮断し、タイマの動作を停
止させるクロック信号遮断制御部を備えたことを特徴と
するマイクロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077587A JPH03276341A (ja) | 1990-03-27 | 1990-03-27 | マイクロプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077587A JPH03276341A (ja) | 1990-03-27 | 1990-03-27 | マイクロプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276341A true JPH03276341A (ja) | 1991-12-06 |
Family
ID=13638106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2077587A Pending JPH03276341A (ja) | 1990-03-27 | 1990-03-27 | マイクロプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009596A (ja) * | 2008-08-18 | 2009-01-15 | Renesas Technology Corp | マイクロコンピュータ |
-
1990
- 1990-03-27 JP JP2077587A patent/JPH03276341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009596A (ja) * | 2008-08-18 | 2009-01-15 | Renesas Technology Corp | マイクロコンピュータ |
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