JPH0784826A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、小型な構成かつ簡単な制御によ
りシングルステップ割り込みのデバッグ機能を達成し得
るマイクロプロセッサを提供することを目的とする。 【構成】 この発明は、復帰後に次の１命令を実行した
後割り込みを受け付けるという復帰命令を有し、デバッ
グ対象プログラムの１命令実行後にブレイクによる割り
込みが発生し、発生した割り込みの処理が終了した後、
前記復帰命令の実行により割り込み発生前の状態に復帰
するステップ実行ブレイクのデバッグ機能を備えてな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般にマイクロコンピ
ュータにおける割り込みに関し、特にマイクロコンピュ
ータのプログラム開発に有効なデバッグ機能に使用され
るものである。

【０００２】

【従来の技術】マイクロプロセッサを使ったシステムを
設計して動かす場合、必然とソフトウェアが必要とな
る。そのソフトウェアは、一度で完全なものを作るのは
容易なことではない。通常、ソフトウェアの誤り（バ
グ）を修正するためにデバッグを行う。

【０００３】ソフトウェアのデバッグを行うに際して、
データを採取するために種々のトレース方式がある。例
えば、指定したアドレスに格納された命令の実行、ある
いはオペランドのアクセスを検出して割込みを発生さ
せ、割込み処理プログラムがその時点のデータを採取す
る方式（アドレスブレイク）、指定回数の命令を実行し
たことにより割込みを発生させ、割込み処理プログラム
がその時点のデータを採取する方式（ステップ実行ブレ
イク）、あるいはマイクロプロセッサと同じピン配置を
有するプローブを持つインサーキット・エミュレータ装
置を使用して、マイクロプロセッサをＩＣソケットから
外して、その代わりにインサーキット・エミュレータの
プローブを差し込むことにより、マイクロプロセッサに
よる実行時には分からなかったレジスタの内容、周辺Ｉ
／Ｏへの書き込み・読み出しなどの状態を知ることがで
きる、といったようにトレース方式にもプログラムを使
ったり、装置を使ったりしてデバッグをするなど様々で
ある。

【０００４】その中で特にプログラムによるデバッグで
ステップ実行ブレイクについて、従来技術ではどのよう
に実現しているか以下に説明をしていくが、以下に記載
する文章の中でＥＩＴという言葉が頻繁に使われており
簡単に説明しておく。

【０００５】ＥＩＴとは、プロセッサが通常のプログラ
ムを実行している途中に、ある事象の発生によってその
プログラムの実行を中断し、別のプログラムを実行する
ことがあり、このような事象の総称である。そして、Ｅ
ＩＴの発生によりプロセッサは別のプログラムを実行す
るが、このプログラムのことをＥＩＴハンドラという。

【０００６】従来では、図８に示すプロセッサステータ
スワード（以下、ＰＳＷレジスタと略す）、図９に示す
デバッグ制御（以下、ＤＢＣレジスタと略す）、図１０
に示すデバッグステータス（以下、ＤＢＳレジスタと略
す）、図１１に示す実行ステップカウンタ（以下、ＥＸ
Ｓレジスタと略す）の４つのレジスタを使用してステッ
プ実行ブレイクを行っている。

【０００７】先ずは、デバッグを行う前準備として幾つ
かのレジスタに値をセットする必要がある。ＰＳＷレジ
スタのデバッグモード（以下、ＤＢビットと略す）を
『１』にセットし、ＤＢＣレジスタのステップ実行ブレ
イクイネーブル（以下、ＥＸビットと略す）を『１』に
セットする。これでステップ実行ブレイクが可能とな
る。このようにすればプロセッサは１命令実行したとき
に、ＥＸＳレジスタの値が『０』でなければ内容を１だ
け減じる。もし『０』ならばセルフデバッグトラップ
（以下、ＳＤＢＴと略す）が発生する。したがって、Ｅ
ＸＳレジスタに『０』を設定しておくと１命令ごとにＳ
ＤＢＴが発生する。これがシングルステップ実行であ
り、このときのＳＤＢＴを特にシングルステップ割込み
と呼ぶ（以下、ステップ実行ブレイクで発生するＳＤＢ
Ｔはシングルステップのことである。）ステップ実行ブ
レイクによりＳＤＢＴが発生すると、ＥＩＴハンドラの
処理の前に以下の前処理（ＥＩＴの前処理）を行う。

【０００８】(1)ＥＩＴベクトル番号の生成 (2)ＥＩＴベクトルテーブルエントリの読み込み (3)スタックへのＥＩＴ情報の退避 (4)ＰＳＷの更新 (5)ＥＩＴハンドラの起動 (4) ＰＳＷの更新の項目で、ＳＤＢＴが発生したことで
ＤＢビットが『０』にクリアされる。それと同時に、Ｄ
ＢＳレジスタのステップ実行ブレイクステータス（以
下、ＳＥビットと略す）に『１』がセットされる。ＥＩ
Ｔハンドラから復帰するときに、プログラムによってＳ
Ｅビットを０にクリアする必要がある。そうしないとＥ
ＩＴハンドラから復帰したときに次の命令を実行する前
に、またＳＤＢＴが発生する可能性があり、正常動作す
る保障がない。

【０００９】前処理が終わると、ＥＩＴハンドラの処理
が始まる。ＥＩＴハンドラではレジスタの内容やメモリ
への書き込み／読み出しなどを知るためのプログラミン
グがされている。ＥＩＴハンドラのプログラム処理中に
ステップ実行ブレイクが機能しないようにプロセッサは
ＥＩＴの前処理のＰＳＷ更新の時に、ＤＢビットを０に
クリアする。

【００１０】ＥＩＴハンドラの処理はＲＥＩＴ命令によ
り終了する。プロセッサはＲＥＩＴ命令の実行により、
ＳＤＢＴ発生前のプロセッサの状態に復帰する。復帰
後、１命令に対して複数回のＳＤＢＴが発生しないよう
にするために、図１２のＳＤＢＴを発生する構成に示す
ように、ＰＳＷレジスタのＤＢビットの影的なＤＢビッ
ト（以下、ＭＤＢレジスタと呼ぶ）を持っており、実際
のＳＤＢＴの発生のタイミングの制御は、図１３に示す
ように、このＭＤＢレジスタによって行われている。す
なわち、ＥＩＴハンドラからの復帰後の割込み検出（図
１３のＩＮＳＴＥＮＤに相当）では、ＭＤＢレジスタが
デバッグモードになっていないのでＳＤＢＴは発生しな
い。よって、ＥＩＴハンドラから復帰中に割込みが発生
していれば、その割込みの処理を行い、発生していなけ
れば次の命令を実行することになる。

【００１１】以上述べてきた内容は、図１４に示すよう
に、１命令実行→ＳＤＢＴ発生→ＥＩＴハンドラを実行
→ＥＩＴハンドラから復帰→次の命令あるいは新たな割
込みを実行、とステップ実行ブレイクのＳＤＢＴが発生
した場合の一連の動作を説明してきた。これは、あくま
でもＳＤＢＴの発生の前に他のＥＩＴが発生しなかった
場合についての説明であり、もし多重にＥＩＴが発生
し、他の処理を先に実行した場合、図１２に示す構成の
回路では１命令に対してＳＤＢＴを発生することさえで
きなくなる。これを防ぐには必然と回路はもっと複雑に
なることは言うまでもない。

【００１２】これまでの説明でもわかるように、ステッ
プ実行ブレイクの前準備としてプログラムにより複数の
レジスタのセット／クリアをし、ＳＤＢＴが発生したこ
とでハードウェアによるレジスタのセット／クリアの制
御をしなければならない。といったように従来技術で
は、プログラミングの煩雑さ、ハードウェアの制御の複
雑さが明らかである。

【００１３】以上はＳＤＢＴのみの発生についての実現
法を説明したが、次に多重ＥＩＴの発生した場合につい
て、どのような順序で処理をしているかを説明する。

【００１４】システムコール（以下、ＳＷＩと略す）と
ＳＤＢＴについて説明する。図１５に示すように、通
常、多重ＥＩＴが検出されると優先度の高い順にＥＩＴ
発生の前処理を行い、優先度の高いＥＩＴのＥＩＴ情報
（退避情報のことであり、ＰＣ（プログラムカウンタ）
やＰＳＷレジスタの内容等）が先にスタックに退避され
るので、優先度の低いＥＩＴハンドラから順に実行され
ることになる（検出されたＥＩＴは全てスタックに退避
される）。

【００１５】しかしながら、この２つの割込みが発生し
たときに、先ずはＳＷＩの前処理が優先されて行われ、
そしてＳＷＩのＥＩＴハンドラでの処理が行われ、ＳＷ
ＩのＥＩＴハンドラから復帰後、次にＳＤＢＴの前処
理、ＳＤＢＴのＥＩＴハンドラでの処理、ＳＤＢＴのＥ
ＩＴハンドラから復帰といった一連の動作が望ましいと
されている。したがって、通常のＥＩＴ動作では、望む
動作とは異なってしまう。従来技術ではこれをどのよう
に実現させているかというと、ＥＩＴをマスクすること
で可能にしている。

【００１６】ここで詳しく説明する前に、処理放棄型、
処理完了型、処理取消型のそれぞれのＥＩＴが発生した
場合について簡単に説明をしておくと、処理放棄型のＥ
ＩＴが発生すると直ちに実行中の命令を中断しＥＩＴの
処理に入る。リセットなどがこの型に属する。処理完了
型のＥＩＴが発生すると実行中の命令処理が完了した後
でＥＩＴの処理に入る。ＳＷＩ，ＳＤＢＴのいずれもこ
の型に入る。命令取消型のＥＩＴが発生した場合は、Ｅ
ＩＴを発生した命令が開始される前の状態にプロセッサ
を戻した後でＥＩＴの処理に入る。

【００１７】前述したように従来技術では、先ずＥＩＴ
をマスクするためにタイプ別にＥＩＴを分類しており、
以下に示す通りである。

【００１８】ＥＩＴタイプ０ 処理放棄型 ＥＩＴタイプ１ 処理完了型 （ＳＷＩ） ＥＩＴタイプ２ 処理完了型 （ＳＤＢＴ） ＥＩＴタイプ３ 処理完了型 ＥＩＴタイプ４ 処理取消型 《タイプ数が小さい方が優先度が高いことを示す》優先
度の高いＥＩＴの前処理において、優先度の低いＥＩＴ
をマスクすることができ、ＳＷＩはタイプ１に、ＳＤＢ
Ｔはタイプ２にそれぞれ属しており、図１６に示すよう
に、ＳＷＩの方が優先度が高いので前処理が先に行われ
る。この時に、ＰＳＷレジスタのＤＢビットを０にクリ
アすることでマスクしたことになる。これにより、ＳＤ
ＢＴの前処理を行わずに、ＳＷＩのＥＩＴハンドラの処
理を行うことができる。ＳＷＩのＥＩＴハンドラの処理
を終了後、マスクを解除するとＳＤＢＴの前処理を行
い、続いてＳＤＢＴのＥＩＴハンドラの処理を行うこと
になる。

【００１９】以上、多重ＥＩＴの発生した場合について
説明をしてきたが、ＳＷＩとＳＤＢＴの優先処理を『Ｅ
ＩＴをタイプ別に分類し、ＥＩＴをマスクする』といっ
た手法により従来技術では実現をさせている。このこと
により、益々ハードウェアの制御方法が複雑となる。

【００２０】

【発明が解決しようとする課題】以上説明したように、
シングルステップ実行には、１命令実行に１回のシング
ルステップ割込みを発生させる必要がある。また、多重
に割込みが発生した場合でも、やはり確実に一度だけシ
ングルステップ割込みを発生させたり、システムコール
（ソフトウェア割込み）に限っては、システムコールの
ＥＩＴハンドラから戻った（復帰）時にシングルステッ
プ割込みを発生させる必要がある。

【００２１】従来技術では、複数のレジスタをプログラ
ムやハードウェアの制御によりセット・クリアしたり、
シングルステップ実行ステータスのようなフラグを備え
ていたり、またＥＩＴをタイプ別に分類してＥＩＴをマ
スクすることで実現していた。このような手法にあって
は、プログラミングを誤ってしまうと、１命令実行に１
回のシングルステップ割込みを発生させるというシング
ルステップ実行の概念からはずれたりする可能性さえあ
り、複数のレジスタを備えたりすることでチップ面積が
増大、必然とコストの増加につながり、またハードウェ
アの制御が複雑になるという不具合を招いていた。

【００２２】そこで、この発明は上記に鑑みてなされた
ものであり、その目的とするところは、小型な構成かつ
簡単な制御によりシングルステップ割込みのデバッグ機
能を達成し得るマイクロプロセッサを提供することにあ
る。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、復帰後に次の１命令を実行
した後割り込みを受け付けるという復帰命令を有し、デ
バッグ対象プログラムの１命令実行後にブレイクによる
割り込みが発生し、発生した割り込みの処理が終了した
後、前記復帰命令の実行により割り込み発生前の状態に
復帰するステップ実行ブレイクのデバッグ機能を備えて
なる。

【００２４】請求項２記載の発明は、請求項１記載の発
明において、前記割り込みは、割り込み優先順位が最も
低く設定され、多重に割り込みが発生した場合でも前記
割り込み以外の割り込み要求に対する処理が終了した後
に前記割り込み処理を行うように構成される。

【００２５】

【作用】本発明は、デバッグ対象プログラムの１命令実
行後、シングルステップ割込みが発生し、割込み発生前
のプログラムカウンタ（ＰＣ）やプロセッサステータス
ワード（ＰＳＷ）を退避し、ＳＤＢＴ（シングルステッ
プ割込み）のＥＩＴハンドラに移行する。ＳＤＢＴ（シ
ングルステップ割込み）のＥＩＴハンドラの処理が終了
しメインプログラムに復帰する。この時、復帰させる為
の命令として、復帰後、次の１命令を実行した後に、割
込みを受付ける、というＳＤＢＴ専用の復帰命令を設
け、この命令により１命令に対して確実に１回だけのＳ
ＤＢＴ（シングルステップ割込み）を発生させることが
実現できる。

【００２６】

【実施例】以下、本発明を図面を用いて説明する。

【００２７】図１は本発明の一実施例に係わるマイクロ
プロセッサで実行されるＳＤＢＴ発生から復帰までの動
作フローを示す図である。

【００２８】まずはじめに、本発明によるＳＤＢＴの発
生の仕方について説明をする。本実施例においてステッ
プ実行ブレイクを行うのに使用するレジスタは、図２に
示すようにＰＳＷレジスタのみである。そのＰＳＷレジ
スタのシングルステップモード（ＳＳビット）を『１』
にセットすることでデバッグモードに切り替わったこと
になり、これで１命令実行後、ＳＤＢＴが発生できるよ
うになる。ＳＤＢＴは１命令実行しては割込み検出によ
りＳＤＢＴを発生して、ＳＤＢＴのＥＩＴハンドラに移
行していく、いわゆる命令完了型のＥＩＴに相当する。

【００２９】そこで先ずは、１命令の実行が完了後、割
込み検出でＳＤＢＴのみの発生の場合について図１を参
照して説明する。

【００３０】本発明もＳＤＢＴ発生による前処理を行っ
ている。これはＳＤＢＴのＥＩＴハンドラの処理を終了
した後にＳＤＢＴ発生前と同じ状態でプログラムを再開
するための重要な処理である。この前処理の中で、ＰＳ
Ｗレジスタの更新も行っており、通常は、ＳＤＢＴのＥ
ＩＴハンドラのプログラムはブレイクをかけないで実行
させたいので、前処理の中でＳＳビットの０クリアを行
っている。

【００３１】前処理が終わるとＥＩＴハンドラの実行に
移り、ＳＤＢＴの対象となった命令実行後のレジスタの
内容やメモリに対する書き込み／読み出しなどの結果を
知るためのプログラムを実行する。ＥＩＴハンドラの実
行が終わり復帰するところでリターン命令（ＲＥＩＴ）
を実行するが、ＳＤＢＴのＥＩＴハンドラから復帰する
ときに限り専用のリターン命令（ＲＥＴＳ）を実行させ
る。

【００３２】この命令は、ＲＥＩＴ命令とＲＥＴＳ命令
をデコードした結果違う点は割込みを無視する／しない
の違いしかなく、ＳＤＢＴ発生前の状態に復帰させる動
作上は、普通のリターン命令（ＲＥＩＴ）と全く同じ動
作をする。プロセッサの多くはマイクロプログラムで命
令をデコードし実行しているので、このマイクロプログ
ラムにより次の命令に進む指示を出すステップで割込み
を無視する指示（図４のＩＮＴＣＨＫ信号に相当する）
を出すだけでよい。よって、図３に示すＰＳＷレジスタ
のＳＳビットがＳＤＢＴ発生前の状態に戻ったとしても
ＩＮＴＣＨＫ信号とのＡＮＤ（論理積）ロジックにより
ＳＤＢＴが発生するようになっているので、図４に示す
ように、ＲＥＴＳ命令による復帰ではＩＮＴＣＨＫ信号
がアクティブ（正論理）にならないのでＳＤＢＴが発生
することはない。

【００３３】従来技術のように、ＭＤＢレジスタのよう
な影的なレジスタをもちながらの実現とは遥かに違い、
簡素なハードウェア構成で大きな問題である、１命令に
対して１回のＳＤＢＴの発生を解決しており、これによ
り、簡単に次の命令に進むことができる。

【００３４】次に、多重にＥＩＴが発生した場合につい
て、図５及び図６を参照して説明をする。

【００３５】図５は多重ＥＩＴ発生の一実施例を示す図
であり、図６はステップ実行ブレイクの概念を示す図で
ある。

【００３６】ステップ実行ブレイクの概念として、ステ
ップ実行ブレイクの対象となった命令を実行中に発生し
たＥＩＴは、その命令に付随しているものと考えるべき
である。すなわち、そういったＥＩＴの処理等が全て終
了し、他にＥＩＴが発生していなければ、ＳＤＢＴの発
生による処理に入ればよい。言い替えれば、ＳＤＢＴは
次の命令に移る直前に実行するのが望ましく、ＳＤＢＴ
のＥＩＴハンドラからの復帰の際に新たにＥＩＴが発生
したとしても、それは次の命令の実行に対して発生した
と考えるべきである。

【００３７】例としてＳＷＩとＳＤＢＴが発生した場合
について説明すると、本発明では命令完了型の割込みの
検出は、１回の割込み検出（ＩＮＴＣＨＫ）で１回の割
込み処理しか行わないので、検出時点で優先度の高いＥ
ＩＴから受け付けていき、処理を進めていく。そして、
ＥＩＴハンドラからの復帰後、ＳＤＢＴより優先度の高
いＥＩＴが発生していれば、また新たなＥＩＴのＥＩＴ
ハンドラに移行し実行をする。

【００３８】一方、ＥＩＴハンドラから復帰後、他のＥ
ＩＴが発生していなければＳＤＢＴのＥＩＴハンドラの
実行をする。すなわち、図５に示すように本発明のＳＤ
ＢＴの優先度を低くすることでＳＷＩのＥＩＴ前処理→
ＥＩＴハンドラの実行→ＥＩＴハンドラからの復帰と処
理され、ＥＩＴハンドラから復帰した時点で、他に割込
みが発生していなければＳＤＢＴの前処理→ＥＩＴハン
ドラの実行→ＥＩＴハンドラから復帰していく。ＳＤＢ
Ｔからの復帰時にはＲＥＴＳ命令を使用するので、１命
令が実行しない限りは割込みを受け付けないので必然と
次の命令の実行を開始する。

【００３９】次に、デバッグモード時で命令実行中に外
部から割込み要求が発生した場合について、優先順位が
逆転したらどうなるかを図７の実行フローを参照して説
明をする。

【００４０】その前に、ここで使う外部から割込み要求
とはタイマー／カウンタ等による割込みで命令完了型の
割込みと考えて良い。以後、外部から割込み要求はＩＮ
Ｔと表現する。ＩＮＴとステップ実行ブレイクの優先順
位が以下の場合についての実行フローは図７に示すよう
になり、ＩＮＴ＜ステップ実行ブレイク（優先順位が高
い）となる。

【００４１】命令実行中に発生したＩＮＴ，ステップ実
行ブレイクは、命令完了型の割込みであることから、命
令の実行の切れ目切れ目で検出を行う。複数の割込みの
要求があった場合、その中で最も優先順位の高い割込み
に対してのみ応答をするので、今回は上記に示す２つの
割込み以外は存在しなかったとする。２つの割込みの優
先順位は前述したようにステップ実行ブレイクの方が優
先順位が高いのでステップ実行ブレイクを受け付けるこ
とになる。受け付けられたステップ実行ブレイクの前処
理を行い、ＥＩＴハンドラの実行に移り、終了後割込み
発生前に復帰する。

【００４２】ここで問題となるのが、本発明ではステッ
プ実行ブレイクからの復帰命令はＲＥＴＳ命令を使うこ
とになっているので、この命令で復帰するといかなる場
合においても必ず１命令実行してから割込み検出（ＩＮ
ＴＣＨＫ）となる。このため、ＩＮＴに対しての割込み
処理は、デバッグモードを抜けない限り永遠に受け付け
られなくなる。しかしながら、通常のＲＥＩＴ命令で復
帰するとステップ実行ブレイクを１度実行したことを覚
えていないと再度ステップ実行ブレイクが発生すること
になり、やはりＩＮＴに対しての割込み処理は実行され
ない。再度ステップ実行ブレイクをさせないためには、
ステップ実行ブレイクが１度発生したことを記憶する回
路が必要となる。ということは、各種割込みの優先順位
を決める上でステップ実行ブレイクの優先順位は低くす
るのが絶対条件として必要となり、そうすることで必要
最小限の回路構成で余分な回路の削除につながる。

【００４３】以上、本発明の一実施例について説明をし
てきたが、本発明によりステップ実行の概念を満足し、
システムコールが発生したとしてもＳＤＢＴの優先度を
低くすることで望まれる処理順序が実現できる。また、
ＳＤＢＴの発生の前に、ＥＩＴが多重に発生したとして
も、図３に示すような簡単な回路で１命令に対して必ず
ＳＤＢＴが１回発生し、決してＳＤＢＴの発生が抜ける
ことがないのは言うまでもない。

【００４４】このように、上記実施例にあっては、プロ
グラム開発に有効なデバッグ機能を備えたマイクロプロ
セッサを提供することによりプログラムの開発効率の向
上につながり、また従来技術よりハードウェアの面で不
要なレジスタの削除によるチップ面積の縮小化、コスト
の低減、それだけでなく従来技術と比べて内部の制御が
著しく容易にできるようになる。

【００４５】

【発明の効果】以上説明したように、この発明によれ
ば、復帰後に次の１命令を実行した後割り込みを受け付
けるという専用の復帰命令の実行によって、シングルス
テップの割り込み処理後にデバッグ対象プログラムに戻
るようにしたので、１命令に対して確実に１回だけのシ
ングルステップ割込みを発生させることができる。この
結果、シングルステップ割り込みのデバッグ機能を、小
型な構成かつ簡単な制御によって実現することが可能と
なる。

【図面の簡単な説明】

【図１】本発明の一実施例のＳＤＢＴ発生から復帰まで
の動作フローを示す図である。

【図２】本発明の一実施例のプロセッサステータスワー
ド（ＰＳＷ）の構成図である。

【図３】本発明の一実施例のＳＤＢＴ発生のハードウェ
アを示す図である。

【図４】本発明の一実施例のＳＤＢＴ発生のタイミング
チャートを示す図である。

【図５】本発明の一実施例の多重ＥＩＴ発生の実行例を
示す図である。

【図６】本発明の一実施例のステップ実行ブレイクの概
念図である。

【図７】本発明の一実施例のステップ実行ブレイクの優
先順位を高くした場合の実行フローを示す図である。

【図８】従来例のプロセッサステータスワード（ＰＳ
Ｗ）の構成図である。

【図９】従来例のデバッグ制御（ＤＢＣ）の構成図であ
る。

【図１０】従来例のデバッグステータス（ＤＢＳ）の構
成図である。

【図１１】従来例の実行ステップカウンタ（ＥＸＳ）の
構成図である。

【図１２】従来のＳＤＢＴ発生のハードウェアを示す図
である。

【図１３】従来のＳＤＢＴ発生のタイミングチャートを
示す図である。

【図１４】従来のＳＤＢＴ発生から復帰までの動作フロ
ーを示す図である。

【図１５】従来の多重ＥＩＴ発生の実行例を示す図であ
る。

【図１６】従来の多重ＥＩＴ発生時にＥＩＴをマスクし
た場合の実行例を示す図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 復帰後に次の１命令を実行した後割り込
   みを受け付けるという復帰命令を有し、 デバッグ対象プログラムの１命令実行後にブレイクによ
   る割り込みが発生し、発生した割り込みの処理が終了し
   た後、前記復帰命令の実行により割り込み発生前の状態
   に復帰するステップ実行ブレイクのデバッグ機能を有す
   ることを特徴とするマイクロプロセッサ。
2. 【請求項２】 前記割り込みは、割り込み優先順位が最
   も低く設定され、多重に割り込みが発生した場合でも前
   記割り込み以外の割り込み要求に対する処理が終了した
   後に前記割り込み処理を行うことを特徴とする請求項１
   記載のマイクロプロセッサ。