JPH04154316A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH04154316A JPH04154316A JP2279917A JP27991790A JPH04154316A JP H04154316 A JPH04154316 A JP H04154316A JP 2279917 A JP2279917 A JP 2279917A JP 27991790 A JP27991790 A JP 27991790A JP H04154316 A JPH04154316 A JP H04154316A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- input terminal
- signal
- Prior art date
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- Granted
Links
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路に関し、特に発生するスパイクノイ
ズを防止する回路を有する論理回路に関するものである
。
ズを防止する回路を有する論理回路に関するものである
。
従来の論理回路では、例えば、第３図に示すように、第
１の入力端子３１と第２の入力端子３２が２人力のＡＮ
Ｄ回路３５の入力に接続され、２人力のＡＮＤ回路５の
出力が出力端子３６に接続されていた。第４図の信号波
形図を用いて動作を説明すると、入力端子３１に入力信
号が、入力端子３２に入力信号りが印加され、２つの信
号のレベルが１４時間のずれをもって変化した場合、出
力端子３６に１４時間に相当するスパイクノイズが発生
していた。
１の入力端子３１と第２の入力端子３２が２人力のＡＮ
Ｄ回路３５の入力に接続され、２人力のＡＮＤ回路５の
出力が出力端子３６に接続されていた。第４図の信号波
形図を用いて動作を説明すると、入力端子３１に入力信
号が、入力端子３２に入力信号りが印加され、２つの信
号のレベルが１４時間のずれをもって変化した場合、出
力端子３６に１４時間に相当するスパイクノイズが発生
していた。
従来の論理回路では、２人力のＡＮＤ回路３５は、入力
端子３１と入力端子３２に印加する信号のレベルが時間
Ｔ４のずれをもって変化した場合、出力端子にスパイク
ノイズが発生する。このため、２人力のＡＮＤ回路３５
の出力をＤフリップフロップのクロック信号、セット信
号、リセット信号に使用した場合、スパイクノイズによ
りＤフリップフロップが誤動作するという問題点があっ
た。
端子３１と入力端子３２に印加する信号のレベルが時間
Ｔ４のずれをもって変化した場合、出力端子にスパイク
ノイズが発生する。このため、２人力のＡＮＤ回路３５
の出力をＤフリップフロップのクロック信号、セット信
号、リセット信号に使用した場合、スパイクノイズによ
りＤフリップフロップが誤動作するという問題点があっ
た。
本発明は上記欠点を解消し、スパイクノイズの発生せず
、他回路が誤動作しない論理回路を提供することにある
。
、他回路が誤動作しない論理回路を提供することにある
。
本発明の論理回路は、
第１及び第２の入力端子と、前記第１及び第２の入力端
子接続されたエクスクルーシブ・ノア回路と、このエク
スクルーシブ・ノア回路と接続され、設定された時間だ
け入力信号を遅延する遅延回路と、前記第１及び第２の
入力端子及び前記遅延回路からの信号を入力し、出力す
るアンド回路とを有し、 前記第１及び第２の入力端子に印加する信号のレベルが
、１時間のずれをもって変化した場合でも、遅延回路に
１時間よりも大きな遅延量を設定することにより、スパ
イクノイズを抑える。
子接続されたエクスクルーシブ・ノア回路と、このエク
スクルーシブ・ノア回路と接続され、設定された時間だ
け入力信号を遅延する遅延回路と、前記第１及び第２の
入力端子及び前記遅延回路からの信号を入力し、出力す
るアンド回路とを有し、 前記第１及び第２の入力端子に印加する信号のレベルが
、１時間のずれをもって変化した場合でも、遅延回路に
１時間よりも大きな遅延量を設定することにより、スパ
イクノイズを抑える。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路図であり、第２
図は、本実施例の信号波形図である。
図は、本実施例の信号波形図である。
この論理回路は、入力端子１，２と、ＥＸＮＯＲ（エク
スクルーシブ・ノア）回路３と、遅延回路（遅延量Ｔ１
）４と、ＡＮＤ （アンド）回路５と、出力端子６とか
らなる。ＥＸＮＯＲ３は、入力が入力端子１．２と各々
接続され、出力が遅延回路４と接続されている。遅延回
路４は、一端がＥＸＮＯＲ３の出力と接続され、他端が
ＡＮＤ回路５０入力に接続されている。ＡＮＤ回路５は
、入力が入力端子１．２及び遅延回路４と接続され、出
力が出力端子６と接続されている。
スクルーシブ・ノア）回路３と、遅延回路（遅延量Ｔ１
）４と、ＡＮＤ （アンド）回路５と、出力端子６とか
らなる。ＥＸＮＯＲ３は、入力が入力端子１．２と各々
接続され、出力が遅延回路４と接続されている。遅延回
路４は、一端がＥＸＮＯＲ３の出力と接続され、他端が
ＡＮＤ回路５０入力に接続されている。ＡＮＤ回路５は
、入力が入力端子１．２及び遅延回路４と接続され、出
力が出力端子６と接続されている。
次に、本実施例の動作について、第２図を参照して説明
する。
する。
入力端子１と入力端子２に印加される信号のレベルが、
時間Ｔ１のずれをもって変化する時に、遅延回路４の遅
延量Ｔ２を７２＞ＴＩと設定する。
時間Ｔ１のずれをもって変化する時に、遅延回路４の遅
延量Ｔ２を７２＞ＴＩと設定する。
入力端子１に入力される入力信号Ａと入力端子２に印加
される入力信号Ｂのレベルが時間ＴＩのずれをもって入
力されるため、ＥＸＮＯＲ３の出力に、スパイクノイズ
が時間Ｔ１出力される。ＥＸＮＯＲ３の出力を遅延回路
４を介してＴ２だけ遅延させた信号と、入力端子１と入
力端子２に印加した信号（入力信号Ａ、Ｂ）をＡＮＤ５
に入力する。ここで、出力端子６から出力される出力信
号は、Ｔ２＞Ｔｌであるため入力端子１と入力端子２に
印加する信号のレベルが時間Ｔ１のずれをもって変化し
ても、スパイクノイズは発生しない。
される入力信号Ｂのレベルが時間ＴＩのずれをもって入
力されるため、ＥＸＮＯＲ３の出力に、スパイクノイズ
が時間Ｔ１出力される。ＥＸＮＯＲ３の出力を遅延回路
４を介してＴ２だけ遅延させた信号と、入力端子１と入
力端子２に印加した信号（入力信号Ａ、Ｂ）をＡＮＤ５
に入力する。ここで、出力端子６から出力される出力信
号は、Ｔ２＞Ｔｌであるため入力端子１と入力端子２に
印加する信号のレベルが時間Ｔ１のずれをもって変化し
ても、スパイクノイズは発生しない。
一方、遅延回路４の遅延量よりも、入力端子１と入力端
子２に印加するレベルのずれが大きい場合は、通常の２
人力のＡＮＤ回路として動作する。
子２に印加するレベルのずれが大きい場合は、通常の２
人力のＡＮＤ回路として動作する。
以上説明したように本発明の論理回路は、第１の入力端
子がＥＸＮＯＲの第１の入力と３人力ＡＮＤ回路の第１
の入力に接続され、第２の入力端子がＥＸＮＯＲの第２
の入力と３人力ＡＮＤの第２の入力に接続され、ＥＸＮ
ＯＲの出力が遅延回路を介して３人力ＡＮＤの第３の入
力と接続され、３人力のＡＮＤ回路の出力が出力端子と
接続されており、遅延回路の遅延量を設定することによ
り、スパイクノイズを防止できる。
子がＥＸＮＯＲの第１の入力と３人力ＡＮＤ回路の第１
の入力に接続され、第２の入力端子がＥＸＮＯＲの第２
の入力と３人力ＡＮＤの第２の入力に接続され、ＥＸＮ
ＯＲの出力が遅延回路を介して３人力ＡＮＤの第３の入
力と接続され、３人力のＡＮＤ回路の出力が出力端子と
接続されており、遅延回路の遅延量を設定することによ
り、スパイクノイズを防止できる。
以上説明したように本発明は、第１の入力端子と第２の
入力端子に印加する信号のレベルがＴ１時間のずれをも
って変化した場合でも、遅延回路にＴ１時間よりも大き
な遅延量Ｔを設定することにより、出力端子にスパイク
ノイズは発生しない。
入力端子に印加する信号のレベルがＴ１時間のずれをも
って変化した場合でも、遅延回路にＴ１時間よりも大き
な遅延量Ｔを設定することにより、出力端子にスパイク
ノイズは発生しない。
このため、出力信号がＤフリップフロップのクロック端
子、接続端子、リセット端子に直接接続されても、Ｄフ
リップフロップが誤動作を起こさないという効果がある
。
子、接続端子、リセット端子に直接接続されても、Ｄフ
リップフロップが誤動作を起こさないという効果がある
。
第１図は、本発明の一実施例を示す回路図、第２図は、
第１図に示した回路の信号波形図、第３図は、従来の技
術を示す回路図、 第４図は、第３図の信号波形図である。 １．２・・・入力端子 ３・・・・・ＥＸＮＯＲ（エクスクルーシブ・ノア） ４・・・・・遅延回路 ５・・・・・ＡＮＤ （アンド） ６・・・・・出力端子 第３図
第１図に示した回路の信号波形図、第３図は、従来の技
術を示す回路図、 第４図は、第３図の信号波形図である。 １．２・・・入力端子 ３・・・・・ＥＸＮＯＲ（エクスクルーシブ・ノア） ４・・・・・遅延回路 ５・・・・・ＡＮＤ （アンド） ６・・・・・出力端子 第３図
Claims (1)
- （１）第１及び第２の入力端子と、前記第１及び第２の
入力端子接続されたエクスクルーシブ・ノア回路と、こ
のエクスクルーシブ・ノア回路と接続され、設定された
時間だけ入力信号を遅延する遅延回路と、前記第１及び
第２の入力端子及び前記遅延回路からの信号を入力し、
出力するアンド回路とを有し、 前記第１及び第２の入力端子に印加する信号のレベルが
、Ｔ時間のずれをもって変化した場合でも、遅延回路に
Ｔ時間よりも大きな遅延量を設定することにより、スパ
イクノイズを抑える論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279917A JP2690615B2 (ja) | 1990-10-18 | 1990-10-18 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279917A JP2690615B2 (ja) | 1990-10-18 | 1990-10-18 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154316A true JPH04154316A (ja) | 1992-05-27 |
| JP2690615B2 JP2690615B2 (ja) | 1997-12-10 |
Family
ID=17617713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279917A Expired - Lifetime JP2690615B2 (ja) | 1990-10-18 | 1990-10-18 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690615B2 (ja) |
-
1990
- 1990-10-18 JP JP2279917A patent/JP2690615B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690615B2 (ja) | 1997-12-10 |
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