EP0229948B1 - Schaltungsanordnung zur seriellen Datenübertragung - Google Patents

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EP0229948B1
EP0229948B1 EP19860116724 EP86116724A EP0229948B1 EP 0229948 B1 EP0229948 B1 EP 0229948B1 EP 19860116724 EP19860116724 EP 19860116724 EP 86116724 A EP86116724 A EP 86116724A EP 0229948 B1 EP0229948 B1 EP 0229948B1
Authority
EP
European Patent Office
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data
data transmission
circuit arrangement
transmission path
accordance
Prior art date
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Expired - Lifetime
Application number
EP19860116724
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English (en)
French (fr)
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EP0229948A3 (en
EP0229948A2 (de
Inventor
Hartmut Hantsch
Josef Mahalek
Peter Dr. Thoma
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bayerische Motoren Werke AG
Conti Temic Microelectronic GmbH
Original Assignee
Bayerische Motoren Werke AG
Temic Telefunken Microelectronic GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Bayerische Motoren Werke AG, Temic Telefunken Microelectronic GmbH filed Critical Bayerische Motoren Werke AG
Publication of EP0229948A2 publication Critical patent/EP0229948A2/de
Publication of EP0229948A3 publication Critical patent/EP0229948A3/de
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Publication of EP0229948B1 publication Critical patent/EP0229948B1/de
Anticipated expiration legal-status Critical
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    • G—PHYSICS
    • G08—SIGNALLING
    • G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
    • G08C15/00—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path
    • G08C15/06—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division
    • G08C15/12—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division the signals being represented by pulse characteristics in transmission link
    • G—PHYSICS
    • G08—SIGNALLING
    • G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
    • G08C25/00—Arrangements for preventing or correcting errors; Monitoring arrangements

Definitions

  • the invention relates to an electronic circuit arrangement for serial data transmission with a transmitting device with a plurality of bit-parallel input information, a serial data transmission path and a receiving device, via which the transmitted data are converted into bit-parallel output information for controlling actuators or logistics circuits, the data to be transmitted being transmitted on the data transmission path form a data word, which is composed of a start pulse, several information units corresponding to the number of bit-parallel input information that form a data block, and a defined data pause.
  • a circuit arrangement is known in principle from DE-OS 34 10 082.
  • the transmission of data in time division multiplexing is known from telecommunications technical reports, "Fernwirktechnik V", volume 31, 1966, Verlag Vierweg, Braunschweig, page 6. From "Technical Bulletin No. 216" July 1973, pages 1 and 2, Koning en Hartmann, a data transmission path is known which has been expanded from 8 to 16 bit both on the send and on the receive side.
  • bit-parallel signals into bit-serial signals or the reversal of this process is a necessity in remote data processing or telex communication.
  • local computer network networks also make use of this conversion if, for example, a terminal is installed in a different building wing than the computer
  • microprocessors separate peripheral components, so-called universal synchronous / asynchronous receivers / transmitters (USART), can be used for this conversion.
  • USBART universal synchronous / asynchronous receivers / transmitters
  • software solutions are also known in which standard I / O ports can be used.
  • the data to be transmitted are defined by the ASCII code (American Standard Code for Information Interchange) and the levels on the transmission lines are standardized in special standards such as the RS 232 voltage interface (CCITT recommendation from V24).
  • ASCII code American Standard Code for Information Interchange
  • CITT recommendation from V24 the RS 232 voltage interface
  • a microprocessor solution for serial data transmission is too complex if, for example, switch positions for different consumers are to be converted into a serial data word as parallel input information in order to control bit-parallel relays as actuators on the receiver side in accordance with the switch positions .
  • bit-parallel input information is expanded via the I / O ports with appropriate addressing and software programming.
  • the present invention has for its object to provide a circuit arrangement for converting bit-parallel to bit-serial data and vice versa, which requires little circuitry and does not require software, and that the number of bit-parallel input or output information can be changed if necessary.
  • the circuit arrangement according to the invention has the essential advantage that many control outputs of a wiring harness can be saved with regard to the motor vehicle electronics without programming effort and by means of similar transmission and reception devices, the data transmission security is increased by multiple comparisons and an interruption of the data transmission path can be diagnosed.
  • the block diagram shown in Figure 1 is composed of several similar transmission devices S o , S1, ... S n , a data transmission link Ü and several receiving devices E o , E1 ... E n .
  • Each transmission device S n has an equal number of parallel input information I En , in the example shown there are eight, which, according to the arrangement of the n transmission devices S n, are sequentially combined on the data transmission path U to form a data word, as shown in FIG. 2.
  • the input information I En is converted into the same number of corresponding parallel output information I An in the assigned receiving devices E n in order to control relays as final control elements (St) or directly logic circuits.
  • the data word in FIG. 2 consists of a start pulse SI with a pulse duration of, for example, 312 ⁇ s, followed by several data blocks DB corresponding to the number of bit-parallel input information, followed by a defined data pause DP.
  • a data block consists of a synchronization bit with, for example, 156 microseconds, a subsequent information bit of the same duration, followed by two zero bits each of 156 microseconds duration.
  • the transmitting device S is constructed as shown in FIG. 3: Via an oscillator OSZ, which can be influenced in its basic frequency by external circuitry at connection 0, a clock frequency f o is generated, which is fed via the one input of a first OR gate OR 1 to a frequency divider stage T.
  • the other input of the OR gate OR 1 can be supplied with an external clock generator via the clock input terminal TE, in particular when several identical transmission devices S n are cascaded and by only one transmission device, the master - for example S o - the clock for all downstream transmission devices S n is derived.
  • the oscillator inputs O n of these downstream transmission devices are connected to low potential, and they then work as so-called slaves in cooperation with the master.
  • the frequency divider stage T consists of a chain of feedback bistable flip-flops, for example D flip-flops, so that different frequency divider ratios are present, and the divided frequency positions are used to form the data word via decoding circuits according to the invention, such as start pulse decoder SID, cascade rest decoder KD, pulse-pause decoder PPD, release decoder FD and scan-pulse decoder SCD linked together, in addition the frequency divider stage T controls a delay circuit VZ.
  • the pulse scheme shown in Figure 6 shows the output signals of the individual decoding circuits.
  • Each scan pulse SCI n of the scan pulse decoder SCD is fed to the base of an associated transistor T n in FIG. 3, the emitter of which is connected to the interface of the input information circuit.
  • the connection pin for this input information I En is also connected to reference potential via a reverse zener diode.
  • the collectors of all transistors T n are connected together and fed to the inverting input of a comparator K7. This input is also connected via a resistor R 1 to an operating voltage supply unit U stab / POR.
  • the same operating voltage supply unit feeds a voltage divider from the two resistors R2, R3, the connection node of which is fed to the non-inverting input of the comparator stage K7.
  • the output signals from the comparator stage K7 and release decoder FD are linked via an AND gate AND1, the output signal of which is fed to an input of a second OR gate OR2 with several inputs.
  • the output signals of the start pulse decoder SID and the pulse pause decoder PPD are fed to the further inputs of this OR gate.
  • Via an amplifier V 1 with the connection data input slave DES the data of the downstream transmission device, for example S 1, which is operated as a slave, is fed to a further input of the OR gate OR 2, the output of which drives a push-pull output stage GT, the output signal of which drives the data word on the Data transmission path represents U.
  • the push-pull output stage GT is blocked for sending a data word W immediately after the supply voltage U s is applied via the output of the delay circuit VZ for a defined period of time, which is determined by counting a specific frequency position of the divider stage T.
  • the output signal of the cascade reset decoder KD is fed via a second amplifier circuit V2 to the connection for the cascade reset output KRA.
  • the signal of the fundamental frequency f o is present at the connection of the clock output TA via a third amplifier V3.
  • the supply voltage supply unit U stab / POR is supplied with a supply voltage U s , from which the stabilized voltage U stab is derived.
  • the data word W shown in FIG. 6p begins with a start pulse of, for example, 312 microseconds in duration, followed by eight data blocks DB each with a duration of 624 microseconds, each data block starting with a synchronization bit of 156 microseconds in duration. It is followed by the scanned input information I En , with a logical 0 meaning that the switch in question is closed. In the example in FIG. 6p, every second switch is closed. The information bit is followed by two zero bits of 156 ⁇ s each.
  • the frequency divider stages T and the pulse-pause decoder PPD can be blocked at their cascade reset input KRE at a logic zero level and released at a high level.
  • the switching of these levels is carried out in cascading operation in master-slave mode by the cascade reset signal, which is generated in the cascade reset decoder KD and is available at the cascade reset output KRA of the master, and the slave-operated downstream transmission device is supplied.
  • a galvanically coupled electrical connecting line can be used as the data transmission path Ü.
  • it is also an optoelectronic transmission line possible, which consists, for example, of a light-emitting diode LED on the transmitter side, which is driven by the push-pull output stage GT with the connection DA of the data output of the transmission device.
  • This light-emitting diode pulses the data word W in an electrically isolated manner, for example via a glass fiber, to a phototransistor, which is arranged on the receiver side and controls the downstream receiving device.
  • the data input DE of the receiving device E is connected to the inverting input of a comparator stage K6 and to the cathode of a reverse polarized Zener diode Z2, the anode of which is connected to the reference potential.
  • the non-inverting input of this comparator is connected to a reference voltage via the center tap of a voltage divider consisting of resistors R5, R6.
  • the comparator K W receives the received data word W for further processing in the receiving device E digitally to a defined voltage level and supplies it with a start pulse detection circuit STE, a scanning pulse generator stage AP and an input of an AND gate AND2.
  • the AND gate AND2 is then released when the start pulse was detected in the start pulse detection circuit STE and the other input of the AND gate AND2 is driven with this signal.
  • the start pulse detection circuit is based on a divided frequency position of a frequency divider stage of the receiving device T E is controlled, in which after the end of the data pause the first negative edge is checked by counting to determine whether there is a minimum pulse duration that can be interpreted as a start pulse.
  • the frequency divider stage T E is used for this purpose by an oscillator circuit OSZ E controlled with the connection O E of the receiving device, whose fundamental frequency position f oE is approximately 4 times as large as that of the transmitting device.
  • the oscillator OSZ E can be blocked or enabled via the output of an operating mode memory BA by setting its connection, the programming pin PP, to high or low potential.
  • the basic frequency f oE of the oscillator OSZ E is additionally fed to a clock output stage TA with the connection TA E , the function of which is also determined by a corresponding control signal from the operating mode memory BA.
  • the frequency divider stage T E controls further modules of the receiving device E with differently divided frequency positions. These include the scanning pulse generator stage AP, a data end decoder DED, which recognizes the end of the transmitted data and communicates this point in time to a sequence control A.
  • the sequence control A is also controlled by different frequency positions of the divider stage T E.
  • the further processing of the received data word takes place via a first counting device Z 1, which is controlled via a further output signal of the operating mode memory BA and accordingly counts out the first eight bits as the master receiver or the second eight bits as the slave receiver.
  • the counter Z1 the output signal of the AND gate AND2 is supplied.
  • the output of the counter Z 1 and the output of the strobe generator stage AP control a data decoding circuit DD, the control lines of which assume a distribution function by being connected to a downstream buffer memory SPA, which consists of clock-controlled D flip-flops, at the clock inputs thereof. At all data inputs of these D flip-flops, the output signal of the AND gate AND2 is present, which is identical to the data word. As a result, only the input information I En is read into the flip-flops of the buffer memory SPA one after the other in the raster of the scanning pulse and is thus available as bit-parallel information.
  • the buffer SPA is followed by an identical buffer SPZ.
  • the information read into the buffer memory SPA is compared with the content of the intermediate memory SPZ after the end of the data has been recognized.
  • a second counter Z2 which works as a 4-way counter, is incremented.
  • the comparison of the data contents of the buffer memory SPA and the intermediate memory SPZ takes place in the comparator stage K 1, which emits a control signal to the counter Z 2 and the sequential control system in the event of equivalence.
  • the counter Z2 is reset via the sequence control A. This also controls the memory SPA, SPZ and SPO and the comparators K1 and K2. After each comparison, the data is transferred from the SPA buffer to the buffer. After four equivalents, the content of the intermediate memory SPZ is compared with the content of the output memory SPO connected to it via a comparator K2. At equivalence, the counter Z2 is reset because the input information I En have not changed.
  • the information is transferred from the buffer SPZ to the output memory SPO and transferred to the driver stages downstream of the output memory SPO, where it is available as bit-parallel output information I An for controlling actuators or logic circuits stand.
  • An output of the comparator K2 and a control line of the sequence control are fed to a short-circuit detection circuit KS, through which after approximately 35 ms after the data output from the output memory on the driver stages these are checked for short-circuit behavior for approximately 10 ms.
  • the collector-emitter voltages of the active driver stages which are designed as open-collector transistors with the connections TRA or I An , are queried four times in succession via a comparator stage to ensure that there is no interference pulse. If a short-circuit signal is present for approx. 10 ms, the corresponding transistor is blocked. The blocked state remains stored and can only be deleted by switching off and switching on the supply voltage supply unit U stab / POR again by a so-called "Power On Reset", which is carried out in the same way as that of the transmitting device.
  • a further protective measure for the driver stages is carried out by a safety test device PR, which is controlled by a frequency position of the frequency divider stage T E. This ensures that all driver outputs are blocked after a defined time of approx. 50 ms in the event of a break or short circuit in the data transmission path Ü.
  • the fault can be indicated optically or acoustically when input information from the transmitter device is fixed at a logic low level with reference potential and the corresponding output is wired according to FIG.
  • modules of the receiver circuit are three comparators K3, K4, K5, whose output signals act on the driver stages.
  • relays are controlled by the output stages, they can be statically controlled for approx. 120 ms after switching on. The short-circuit test of the outputs also takes place during this time. The outputs can then be driven in a clocked manner, with the fundamental frequency of the oscillator of the receiver circuit f oE , in order to reduce the power loss in the driver stages.
  • the operating mode for static or clocked activation of the outputs can be determined by the connection pin T Aus with the non-inverting input of the comparator K5, and the activation takes place statically when T Aus is connected to the supply voltage U s . Connection with reference potential leads to clocked activation.
  • the non-inverting inputs of the comparators K4 and K3 are connected to each other and led out to the connection LD.
  • the output of the comparator K4 is connected to the output of the comparator K5.
  • the input LD senses the voltage of the vehicle electrical system.
  • the driver transistors of the driver stages are switched to the conductive state via the output of the comparator K3, at the inverting input of which the reference voltage U Ref2 is located.
  • positive Overvoltages prevented any short-circuit interrogation.
  • the oscillator OSZ E at pin O E is wired with a RC member and the clock output TA E is active. If the receiver is operated alone, TA E is blocked.
  • the oscillator In the slave mode, the oscillator is locked and must be controlled by the master's clock output, the slave's clock output is locked.
  • the master recognizes the start bit and decodes the first 8 information bits.
  • the slave also recognizes the start bit, but decodes the second 8 information bits.
  • FIG. 5 shows a type of connection of the transmission device S o .
  • the supply voltage is supplied to the transmitting device via the data transmission link Ü.
  • the resistor R p in Figure 1 is replaced by the diode D p , the cathode with the Connection pin U S of the transmitter device S o and the anode are connected directly to the data transmission path Ü.
  • circuit blocks shown in FIGS. 3 and 4 can be integrated completely monolithically.

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Description

  • Die Erfindung betrifft eine elektronische Schaltungsanordnung zur seriellen Datenübertragung mit einer Sendeeinrichtung mit mehreren bitparallelen Eingangsinformationen, einer seriellen Datenübertragungsstrecke und einer Empfangseinrichtung, über die die übertragenen Daten in bitparallele Ausgangsinformationen zur Ansteuerung von Stellgliedern oder Logistikschaltkreisen entsprechend gewandelt werden, wobei auf der Datenübertragunsstrecke die zu übertragenden Daten ein Datenwort bilden, das sich aus einem Startimpuls, mehreren Informationseinheiten entsprechend der Anzahl der bitparallelen Eingangsinformationen, die einen Datenblock bilden, und einer definierten Datenpause zusammensetzt. Eine derartige Schaltungsanordnung ist prinzipiell aus DE-OS 34 10 082 bekannt. Ferner ist die übertragung von Daten im Zeitmultiplexverfahren aus Nachrichtentechnischen Fachberichten, "Fernwirktechnik V", Band 31, 1966, Verlag Vierweg, Braunschweig, Seite 6, bekannt. Aus "Technisch Bulletin Nr. 216" Juli 1973, Seiten 1 und 2, Koning en Hartmann ist eine Datenübertragungsstrecke bekannt, die sowohl sendeals auch empfangsseitig von 8 auf 16 bit erweitert wurde.
  • Die Umwandlung von bitparallelen Signalen in bitserielle Signale bzw. die Umkehrung dieses Vorgangs ist eine Notwendigkeit bei der Datenfernverarbeitung bzw. beim Fernschreibverkehr. Aber auch lokale Rechnerverbundnetzwerke bedienen sich dieser Umwandlung, wenn beispielsweise ein Terminal in einem anderen Gebäudetrakt als der Rechner installiert ist Bei Microprozessoren sind für diese Wandlung gesonderte Peripheriebausteine, sogenannte Universal Synchronous/Asynchronous Receiver/Transmitter (USART) verwendbar. Es sind aber auch Software-Lösungen bekannt, bei denen Standard I/O Ports zur Anwendung kommen können.
  • Bei der Übertragung von beispielsweise Fernschreibsignalen sind die zu übertragenden Daten durch den ASCII-Code (American Standard Code for Information Interchange) definiert und die Pegel auf den Übertragungsleitungen in besonderen Normen wie beispielsweise bei der Spannungsschnittstelle RS 232 (CCITT-Empfehlung von V24) normiert.
  • Für bestimmte Anwendungsbereiche wie beispielsweise in der Kraftfahrzeug-Elektronik ist eine Microprozessor-Lösung zur seriellen Datenübertragung zu aufwendig, wenn beispielsweise Schalterstellungen für verschiedene Verbraucher als parallele Eingangsinformationen in ein serielles Datenwort gewandelt werden sollen, um auf der Empfängerseite entsprechend den Schalterstellungen bitparallelen Relais als Stellglieder anzusteuern.
  • Eine Erweiterung der bitparallelen Eingangsinformationen erfolgt bei Microprozessoren über die I/O Ports mit einer entsprechenden Adressierung und einem softwaremäßigen Programmieraufwand.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Wandlung von bitparallelen in bitserielle Daten und umgekehrt anzugeben, die wenig Schaltungsaufwand erfordert und ohne Softwareaufwand auskommt, und daß bei Bedarf die Anzahl der bitparallelen Eingangs- bzw. Ausgangsinformationen verändert werden können.
  • Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Anspruches 1 gelöst.
  • Vorteile:
    Die erfindungsgemäße Schaltungsanordnung hat den wesentlichen Vorteil, daß ohne Programmieraufwand und mittels gleichartiger Sende- und Empfangseinrichtungen im Hinblick auf die Kraftfahrzeug-Elektronik viele Steuerleistungen eines Kabelbaums eingespart werden können, die Datenübertragungssicherheit durch Mehrfachvergleich erhöht ist und eine Unterbrechnung der Datenübertragungsstrecke diagnostiziert werden kann.
  • Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Ein Ausführungsbeispiel der Erfindung ist in den Figuren dargestellt und wird im folgenden näher beschrieben:
  • Es zeigen:
    • Figur 1:
    Ein Blockschaltbild mehrerer kaskadierter Sende- bzw. Empfangseinrichtungen zur seriellen Datenübertragung.
    Figur 2:
    Den zeitlichen Verlauf eines Datenwortes.
    Figur 3:
    Ein Blockschaltbild der Sendeeinrichtung.
    Figur 4:
    Ein Blockschaltbild der Empfangseinrichtung.
    Figur 5:
    Eine Schaltungsanordnung zur Speisespannungsversorgung der Sendeeinrichtung über die Datenübertragungsstrecke.
    Figur 6:
    Ein Impulsschema für die Decodierschaltungen.
    Figur 7:
    Beschaltung der Empfangseinrichtung.
  • Das in Figur 1 gezeigte Blockschaltbild setzt sich aus mehreren gleichartigen Sendeeinrichtungen So, S₁, ... Sn, einer Datenübertragungsstrecke Ü und mehreren Empfangseinrichtungen Eo, E₁ ... En zusammen.
  • Jede Sendeeinrichtung Sn besitzt eine gleiche Anzahl paralleler Eingangsinformationen IEn, im ausgeführten Beispiel sind es acht, die entsprechend der Anordnung der n Sendeeinrichtungen Sn sequentiell auf der Datenübertragungsstrecke Ü zu einem Datenwort zusammengefügt sind, wie es die Figur 2 zeigt. Auf der Empfängerseite werden in den zugeordneten Empfangseinrichtungen En die Eingangsinformationen IEn in die gleiche Anzahl entsprechender paralleler Ausgangsinformationen IAn gewandelt, um Relais als Stellglieder (St) oder direkt Logikschaltkreise anzusteuern.
  • Dabei besteht das Datenwort in Figur 2 aus einem Startimpuls SI mit einer Impulsdauer von beispielsweise 312 µs, dem sich mehrere Datenblöcke DB entsprechend der Anzahl der bitparallelen Eingangsinformationen anschließen, gefolgt von einer definierten Datenpause DP.
  • Ein Datenblock besteht dabei aus einem Synchronisationsbit mit beispielsweise 156 µs, einem anschließenden Informationsbit der gleichen Zeitdauer, gefolgt von zwei Nullbits zu je 156 µs Dauer.
  • Die Sendeeinrichtung S ist zu diesem Zweck wie in Figur 3 gezeigt aufgebaut:
    Über eine Oszillator OSZ, der durch externe Beschaltung am Anschluß 0 in seiner Grundfrequenz beeinflußt werden kann, wird eine Taktfrequenz fo erzeugt, die über den einen Eingang eines ersten OR-Gatters OR₁ einer Frequenzteilerstufe T zugeführt ist. Dem anderen Eingang des OR-Gatters OR₁ kann ein externer Taktgeber über den Anschluß Takteingang TE zugeführt werden, insbesondere dann, wenn mehrere gleichartige Sendeeinrichtungen Sn kaskadiert werden und von nur einer Sendeeinrichtung, dem Master - beispielsweise So - der Takt für alle nachgeordneten Sendeeinrichtungen Sn abgeleitet wird. Dazu werden die Oszillatoreingänge On dieser nachgeordneten Sendeeinrichtungen mit Low-Potential verbunden, und sie arbeiten dann als sogenannte Slaves im Zusammenwirken mit dem Master.
  • Die nachfolgenden Erläuterungen beziehen sich auf ein Ausführungsbeispiel der Erfindung mit zwei gleichartigen Sende- bzw. Empfangseinrichtungen.
  • Die Frequenzteilerstufe T besteht dabei aus einer Kette von rückgekoppelten bistabilen Kippstufen, beispielsweise D-Flip-Flops, so daß verschiedene Frequenzteilerverhältnisse vorhanden sind, und die heruntergeteilten Frequenzlagen werden zur Bildung des Datenwortes über erfindungsgemäße Decodierschaltungen wie Startimpuls-Decoder SID, Kaskade-Rest-Decoder KD, Puls-Pausen-Decoder PPD, Freigabedecoder FD und Scan-Impuls-Decoder SCD miteinander verknüpft, daneben steuert die Frequenzteilerstufe T eine Verzögerungschaltung VZ an.
  • Das in Figur 6 gezeigte Impulsschema zeigt die Ausgangssignale der einzelnen Decodierschaltungen.
  • Aus der Taktfrequenz fo des Oszillator-Ausgangssignals gemäß Figur 6a werden über die Decodierschaltungen folgende Ausgangssignale erzeugt:
    • Scan-Impulse für die Abfrage der Schalterstellungen gemaß Figur 6b bis 6i.
    • Puls-Pausendecoder-Impuls gemäß Figur 6l.
    • Startimpuls gemäß Figur 6k.
    • Die Eingangsinformationen gemäß Figur 6m an einem Beispiel dargestellt.
    • Freigabeimpulse gemäß Figur 6n.
    • Die zwischengespeicherten Eingangsinformationen gemäß Figur 6o.
    • Das eigentliche Datenwort wie es auf der Datenübertragungsstrecke ausgesendet wird, gemäß Figur 6p.
    • Das Ausgangssignal des Kaskade-Reset-Decoders gemäß Figur 6q.
  • Das Zusammenwirken der einzelnen dekodierten Impulse geschieht folgendermaßen:
  • Jeder Scanimpuls SCIn des Scan-Impuls-Decoders SCD wird der Basis eines zugeordneten Transistores Tn in Figur 3 zugefühlt, dessen Emitter mit der Schnittstelle der Eingangssinformationsgeberschaltung verbunden wird. Der Anschluß-Pin für diese Eingangsinformation IEn ist außerdem über eine in Sperrichtung gepolte Zenerdiode gegen Bezugspotential geschaltet. Die Kollektoren aller Transistoren Tn sind zusammengeschaltet und dem invertierenden Eingang eines Komparators K₇ zugeführt. Dieser Eingang wird außerdem über einen Widerstand R₁ mit einer Betriebsspannungsversorgungseinheit Ustab/POR verbunden.
  • Die gleiche Betriebsspannungsversorgungseinheit speist einen Spannungsteiler aus den zwei Widerständen R₂, R₃, deren Verbindungsknotenpunkt dem nichtinvertierenden Eingang der Komparatorstufe K₇ zugeführt ist.
  • Zeigt die Eingangsinformation IEn zum Zeitpunkt des anstehenden Scan-Impulses SCIn einen logischen High-Pegel größer beispielsweise 2,5 V, wird dieser Zustand als geöffneter Schalter interpretiert und das Ausgangssignal des Komparators K₁ ist logisch Null bzw. Low-Potential. Umgekehrt, wenn die Eingangsinformation logisch Null ist oder auf Low-Pegel liegt, der Schalter also geschlossen ist, ist das Ausgangssignal des Komparators K₁ logisch 1 oder High-Pegel.
  • Die Ausgangssignale von Komparatorstufe K₇ und Freigabedecoder FD werden über ein AND-Gatter AND₁ verknüpft, dessen Ausgangssignal einem Eingang eines zweiten OR-Gatters OR₂ mit mehreren Eingängen zugeführt wird. Den weiteren Eingängen dieses OR-Gatters werden die Ausgangssignale des Startimpulsdecoders SID und des Puls-Pausendecoders PPD zugeführt. Über einen Verstärker V₁ mit dem Anschluß Dateneingang Slave DES, werden die Daten der nachgeordneten Sendeeinrichtung, beispielsweise S₁, welche als Slave betrieben wird, einem weiteren Eingang des OR-Gatters OR₂ zugeführt, dessen Ausgang eine Gegentaktendstufe GT ansteuert, deren Ausgangssignal das Datenwort auf der Datenübertragungsstrecke Ü darstellt.
    Die Gegentaktendstufe GT wird zur Aussendung eines Datenwortes W unmittelbar nach dem Anlegen der Versorgungsspannung Us über den Ausgang der Verzögerungsschaltung VZ für einen definierten Zeitraum blockiert, der durch Auszählen einer bestimmten Frequenzlage der Teilerstufe T festgelegt ist.
  • Das Ausgangssignal des Kaskade-Reset-Decoders KD wird über eine zweite Verstärkerschaltung V₂ dem Anschluß für den Kaskade-Reset Ausgang KRA zugeführt.
  • Über einen dritten Verstärker V₃ steht das Signal der Grundfrequenz fo am Anschluß des Taktausgangs TA an.
  • Der Speisespannungsversorgungseinheit Ustab/POR wird eine Versorgungsspannung Us zugeführt, von der die stabilisierte Spannung UStab abgeleitet wird.
  • Das in Figur 6p gezeigte Datenwort W beginnt mit einem Startimpuls von beispielsweise 312 µs Dauer, ihm folgen acht Datenblöcke DB zu je 624 µs Dauer, wobei jeder Datenblock mit einem Synchronisationsbit von 156 µs Dauer beginnt. Ihm schließen sich die gescannten Eingangsinformationen IEn an, wobei eine logische 0 bedeutet, daß der betreffende Schalter geschlossen ist. Im Beispiel der Figur 6p ist also jeder zweite Schalter geschlossen. Auf das Informationsbit folgen zwei Nullbits zu je 156 µs.
  • Über die Master-Slave Programmierstufe MS können die Frequenzsteilerstufen T und der Puls-Pausendecoder PPD bei logischem Null-Pegel an ihrem Kaskade-Reset-Eingang KRE gesperrt und bei einem High-Pegel freigegeben werden. Die Umschaltung dieser Pegel wird bei kaskadierendem Betrieb im Master-Slave Modus durch das Kaskade-Reset-Signal vorgenommen, welches im Kaskadereset-Decoder KD erzeugt wird und am Kaskade-Reset-Ausgang KRA des Masters zur Verfügung steht, und der als Slave betriebenen, nachgeordneten Sendeeinrichtung zugeführt wird.
  • Als Datenübertragungsstrecke Ü kann eine galvanisch gekoppelte elektrische Verbindungsleitung eingesetzt werden. Es ist aber auch eine optoelektronische Übertragungsstrekke möglich, die auf der Senderseite beispielsweise aus einer Leuchtdiode LED besteht, die von der Gegentaktendstufe GT mit dem Anschluß DA des Datenausgangs der Sendeeinrichtung angesteuert wird.
    Diese Leuchtdiode pulst das Datenwort W galvanisch getrennt beispielsweise über eine Glasfaser auf einen Phototransistor, der auf der Empfängerseite angeordnet ist und die nachgeschaltete Empfangseinrichtung ansteuert.
  • Der Dateneingang DE der Empfangseinrichtung E ist mit dem invertierenden Eingang einer Komparatorstufe K₆ und mit der Kathode einer in Sperrichtung gepolten Zenerdiode Z₂ verbunden, deren Anode mit Bezugspotential verbunden ist.
    Der nichtinvertierende Eingang dieses Komparators ist über den Mittelabgriff eines Spannungsteilers, bestehend aus den Widerständen R5, R6, an eine Referenzspannung angeschlossen.
  • Durch den Komparator K₆ wird das empfangene Datenwort W zur Weiterverarbeitung in der Empfangseinrichtung E digital auf einen definierten Spannungspegel aufbereitet und einer Startimpuls-Erkennungsschaltung STE, einer Abtastimpuls-Erzeugerstufe AP und einem Eingang eines AND-Gatters AND₂ zugeführt. Das AND-Gatter AND₂ wird dann freigegeben, wenn in der Startimpuls-Erkennungs-Schaltung STE der Startimpuls detektiert wurde und mit diesem Signal der andere Eingang des AND-Gatters AND₂ angesteuert wird.Die Startimpuls-Erkennungsschaltung wird von einer heruntergeteilten Frequenzlage einer Frequenzteilerstufe der Empfangseinrichtung TE angesteuert, in der nach dem Ende der Datenpause mit der ersten negativen Flanke durch Auszählen geprüft wird, ob eine Mindestimpulsdauer vorhanden ist, die als Startimpuls interpretiert werden kann. Die Frequenzteilerstufe TE wird zu diesem Zweck von einer Oszillatorschaltung OSZE mit dem Anschluß OE der Empfangseinrichtung angesteuert, deren Grundfrequenzlage foE ca. 4 mal so groß ist wie die der Sendeeinrichtung. Der Oszillator OSZE kann über den Ausgang eines Betriebsart-Speichers BA gesperrt oder freigegeben werden, indem dessen Anschluß, der Programmierpin PP, auf High oder Low-Potential gelegt wird.
  • Die Grundfrequenz foE des Oszillators OSZE wird zusätzlich einer Taktausgangsstufe TA mit dem Anschluß TAE zugeführt, deren Funktion ebenfalls durch ein entsprechendes Steuersignal des Betriebsart-Speichers BA bestimmt wird.
  • Die Frequenzteilerstufe TE steuert weitere Baugruppen der Empfangseinrichtung E mit verschieden heruntergeteilten Frequenzlagen an. Dazu gehöhren die Abtastimpuls-Erzeugerstufe AP, ein Daten-Ende-Decoder DED, der das Ende der übertragenen Daten erkennt und diesen Zeitpunkt einer Ablaufsteuerung A mitteilt.
    Die Ablaufsteuerung A wird ebenfalls von verschiedenen Frequenzlagen der Teilerstufe TE angesteuert. Die weitere Verarbeitung des empfangenen Datenwortes erfolgt über eine erste Zähleinrichtung Z₁, die über ein weiteres Ausgangssignal des Betreibsartspeichers BA angesteuert wird und dementsprechend die ersten acht bit als Master-Empfänger oder die zweiten acht bit als Slave-Empfänger auszählt. Daneben wird dem Zähler Z₁ noch das Ausgangssignal des AND-Gatters AND₂ zugeführt.
  • Der Ausgang des Zählers Z₁ und der Ausgang der Abtastimpuls-Erzeugerstufe AP steuern eine Datendecodier-Schaltung DD an, deren Steuerleitungen eine Verteilerfunktion übernehmen, indem sie einem nachgeschalteten Auffangspeicher SPA, der aus taktgesteuerten D-Flip-Flops besteht, an deren Takteingängen zugeführt werden. An allen Dateneingängen dieser D-Flip-Flops liegt dabei das Ausgangssignal des AND-Gatters AND₂ an, welches identisch ist mit dem Datenwort. Dadurch werden in die Flip-Flops des Auffangspeichers SPA nacheinander im Raster des Abtastimpulses nur die Eingangsinformationen IEn eingelesen und stehen somit als bitparallele Information zur Verfügung. Dem Auffangspeicher SPA ist ein identischer Zwischenspeicher SPZ nachgeschaltet.
  • Die in den Auffangspeicher SPA eingelesenen Informationen werden nach dem Erkennen des Datenendes mit dem Inhalt des Zwischenspeichers SPZ verglichen. Bei Äquivalenz wird ein zweiter Zähler Z₂, der als 4-er Zähler arbeitet, eine Stufe weitergezählt. Der Vergleich der Dateninhalte von Auffangspeicher SPA und Zwischenspeicher SPZ erfolgt in der Komparatorstufe K₁, die bei Äquivalenz ein Steuersignal an den Zähler Z₂ und die Ablaufsteuerung abgibt.
  • Bei Antivalenz wird der Zähler Z₂ über die Ablaufsteuerung A zurückgesetzt. Diese steuert außerdem die Speicher SPA, SPZ und SPO sowie die Komparatoren K₁ und K₂ an. Nach jedem Vergleich werden die Daten aus dem Auffangspeicher SPA in den Zwischenspeicher übernommen. Nach viermaliger Äquivalenz wird der Inhalt des Zwischenspeichers SPZ mit dem Inhalt des ihm nachgeschalteten Ausgangsspeichers SPO über einen Komparator K₂ verglichen. Bei Äquivalenz wird der Zähler Z₂ zurückgesetzt, da sich die Eingangsinformationen IEn nicht geändert haben. Bei Antivalenz, haben sich die Eingangsinformationen geändert und folgender Vorgang läuft ab: Die Informationen werden vom Zwischenspeicher SPZ in den Ausgangsspeicher SPO übernommen und auf die dem Ausgangsspeicher SPO nachgeschalteten Treiberstufen übertragen, wo sie als bitparallele Ausgangsinformationen IAn zur Ansteuerung von Stellgliedern oder Logikschaltkreisen zur Verfügung stehen.
  • Ein Ausgang des Komparators K₂ und eine Steuerleitung der Ablaufsteuerung sind einer Kurzschlußerkennungsschaltung KS zugeführt, durch die nach ca. 35 ms nach der Datenausgabe des Ausgangsspeichers auf die Treiberstufen diese für ca. 10 ms lang auf Kurzschlußverhalten überprüft werden. Dazu werden die Kollektor-Emitterspannungen der aktiven Treiberstufen, die als Open-Kollektor-Transistoren mit den Anschlüssen TRA bzw. IAn ausgeführt sind, über eine Komparatorstufe viermal hintereinander abgefragt, um sicherzustellen, daß kein Störimpuls vorliegt.
    Steht ein Kurzschlußsignal für ca. 10 ms an, wird der entsprechende Transistor gesperrt.
    Der gesperrte Zustand bleibt gespeichert und kann nur durch Abschalten und nochmaliges Einschalten der Speisespannungsversorgungseinheit Ustab/POR durch ein sogenanntes "Power On Reset" wieder gelöscht werden, die in der gleichen Art wie die der Sendeeinrichtung ausgeführt ist.
  • Eine weitere Schutzmaßnahme für die Treiberstufen wird durch eine Sicherheitsprüfeinrichtung PR, die von einer Frequenzlage der Frequenzteilerstufe TE angesteuert wird, vorgenommen.
    Dadurch wird sichergestellt, daß bei einem Bruch oder Kurzschluß der Datenübertragungsstrecke Ü alle Treiberausgänge nach einer definierten Zeit von ca. 50 ms gesperrt werden. Der Störfall kann optisch oder akustisch angezeigt werden, wenn eine Eingangsinformation der Sendereinrichtung fest mit Bezugspotential auf einem logischen Low-Pegel liegt und der entsprechende Ausgang gemäß Figur 7 beschaltet wird.
  • Weitere Baugruppen der Empfängerschaltung sind drei Komparatoren K₃, K₄, K₅, deren Ausgangssignale auf die Treiberstufen einwirken.
  • Werden von den Ausgangsstufen beispielsweise Relais angesteuert, so können diese nach dem Einschalten für ca. 120 ms statisch angesteuert werden. In dieser Zeit findet auch die Kurzschlußprüfung der Ausgänge statt. Anschließend können die Ausgänge getaktet angesteuert werden, mit der Grundfrequenz des Oszillators der Empfängerschaltung foE, um die Verlustleistung in den Treiberstufen zu reduzieren. Die Betriebsart für statische oder getaktete Ansteuerung der Ausgänge kann durch den Anschlußpin TAus mit dem nichtinvertierenden Eingang des Komparators K₅ festgelegt werden, und die Ansteuerung erfolgt statisch, wenn TAus mit der Versorgungsspannung Us verbunden wird. Verbindung mit Bezugspotential führt zu getakteter Ansteuerung.
  • Die nichtinvertierenden Eingänge der Komparatoren K₄ und K₃ sind miteinander verbunden und an den Anschluß LD herausgeführt.
    Der Ausgang des Komparators K₄ ist mit dem Ausgang des Komparators K₅ verbunden.
    Der Eingang LD fühlt die Spannung des Bordnetzes ab.
  • Ist der Spannungspegel der Bordspannung, der über einen Spannungsteiler am Anschluß LD zur Verfügung steht, unterhalb einer eingestellten Referenzspannung URef1, welche am invertierenden Eingang des Komparators K₄ anliegt, wird über den Komparatorausgang von K₄ die getaktete Ansteuerung der Relais unterbunden.
  • Bei positiven Spannungsspitzen und hohen Störimpulsen werden die Treibertransistoren der Treiberstufen über den Ausgang des Komparators K₃, an dessen invertierendem Eingang die Referenzspannung URef2 liegt, in den leitenden Zustand geschaltet. Außerdem wird bei positiven Überspannungen jede Kurzschlußabfrage unterbunden.
  • Kaskadierung (Master-Slave-Betrieb) der Empfangseinrichtung:
    Die Bestimmung von Master oder Slave wird durch Beschaltung des Programmierpins PP vorgenommen:
    • Master:
    PP an Us
    Allein:
    PP offen
    Slave:
    PP an Masse
  • In der Betriebsart Master wird der Oszillator OSZE am Pin OE mit einem RC Glied beschaltet und der Taktausgang TAE ist aktiv. Wird der Empfänger allein betrieben, ist TAE gesperrt.
  • In der Betriebsart Slave ist der Oszillator gesperrt und muß vom Taktausgang des Masters angesteuert werden, der Taktausgang des Slaves ist gesperrt.
  • Datenerkennung: Der Master erkennt das Startbit und dekodiert die ersten 8 Informationsbits.
    Der Slave erkennt ebenfalls das Startbit, dekodiert jedoch die zweiten 8 Informationsbits.
  • Bis auf die synchrone Taktsteuerung laufen die Funktionen bei Master und Slave unabhängig voneinander ab.
  • In Figur 5 ist eine Beschaltungsart der Sendeeinrichtung So dargestellt. Dabei erfolgt die Speisespannungsversorgung der Sendeeinrichtung über die Datenübertragungsstrecke Ü. Dazu wird der Widerstand Rp in Figur 1 durch die Diode Dp ersetzt, wobei die Kathode mit dem Anschluß-Pin US der Sendereinrichtung So und die Anode direkt mit der Datenübertragungsstrecke Ü verbunden werden.
  • Die in den Figuren 3 und 4 dargestellten Schaltungsblöcke sind vollständig monolithisch integrierbar.

Claims (12)

  1. Schaltungsanordnung zur seriellen Datenübertragung mit einer Sendeeinrichtung (S) mit mehreren bitparallelen Eingangsinformationen (IEn), einer seriellen Datenübertragungsstrecke (Ü) und einer Empfangseinrichtung (E), über die die übertragenen Daten in bitparallele Ausgangsinformationen (IAn) zur Ansteuerung von Stellgliedern (St) oder Logikschaltkreisen entsprechend gewandelt werden, wobei auf der Datenübertragungsstrecke (Ü) die zu übertragenden Daten ein Datenwort (W) bilden, das sich aus einem Startimpuls (SI), mehreren Informationseinheiten entsprechend der Anzahl der bitparallelen Eingangsinformationen, die einen Datenblock (DB) bilden und einer definierten Datenpause (DP) zusammensetzt, dadurch gekennzeichnet, daß die Anzahl der bitparallelen Eingangs- und Ausgangsinformationen (IEn, IAn) durch Kaskadierung mehrerer gleichartiger Sende- bzw. Empfangseinrichtungen (Sn, En) erhöht ist, wobei bei synchroner Taktsteuerung jeweils eine Sende- und Empfangseinrichtung (So, Eo) als Masterstufe und die übrigen Sende- und Empfangseinrichtungen als Slavestufen mittels einer eingebauten Master-Slave-Programmierstufe (MS) dienen, derart, daß auf der Datenübertragungsstrecke (Ü) das Datenwort (W) durch sequentielles Aneinanderfügen einer entsprechenden erhöhten Anzahl Datenblöcke (DB) mit jeweils der gleichen Anzahl von Informationseinheiten pro Datenblock (DB) verändert wird, wobei Speicher (SPA, SPZ, SPO) für den Mehrfachvergleich die Datenübertragungssicherheit erhöhen.
  2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei der Kaskadierung mehrerer gleichartiger Sende- bzw. Empfangseinrichtungen die Generierung des Datenwortes (W) auf der Datenübertragungsstrecke (Ü) eine Verkürzung der Datenpause oder Verlängerung des Datenwortes oder Erhöhung der Sendefrequenz zur Folge hat, und das sequentielle Aneinandersetzen der Datenblöcke über eine Kaskadierungsschaltung (KD) und einer extern programmierbaren Speichereinrichtung (MS) in der Sendeeinrichtung (S) erfolgt, wodurch die Reihenfolge der einzelnen Datenblöcke auf der Datenübertragungsstrecke (Ü) festgelegt wird und auf der Seite der Empfangseinrichtungen (E) über eine entsprechend programmierbare Speichereinrichtung (BA) für die gewählte Betriebsart die einzelnen Datenblöcke den entsprechend Empfangseinrichtungen (En) zugeordnet werden.
  3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Datenausgabe der Sendeeinrichtung (S) auf der Datenübertragungsstrecke (Ü) über eine Gegentaktendstufe (GT) mit einer Strombegrenzung erfolgt.
  4. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß in der Empfangseinrichtung (E) über eine Ablaufsteuerung (A), einen Auffangspeicher (SPA), einen nachgeschalteten Zwischenspeicher (SPZ), dem ein Ausgangsspeicher (SPO) nachgeschaltet ist, einem ersten Komparator (K₁), der den Inhalt von Aufrangspeicher (SPA) mit dem Inhalt des Zwischenspeichers (SPZ) vergleicht und einem zweiten Komparator (K₂), der den Inhalt des Zwischenspeichers (SPZ) mit dem Inhalt des Ausgangsspeichers (SPO) vergleicht und einem Zähler (Z₂) die Übertragungssicherheit von Sendeeinrichtung (S) und Datenübertragungsstrecke (Ü) gegenüber Störeinflüssen erhöht wird durch mehrmaliges Abfragen derselben Eingangsinformationen (IEn) und anschließendem Vergleich des empfangenen Bit-Musters in den Komparatoren (K₁, K₂) mit anschließender Inkrementierung im Zähler (Z₂) bei Äquivalenz, bis eine definierte Sollzahl erreicht ist, oder durch Zurücksetzen des Zählers (Z₂) bei Antivalenz und erneuter Abfragung der Eingangsinformationen (IEn).
  5. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß bei Kurzschluß oder Bruch der Datenübertragungsstrecke (Ü) in der Empfangseinrichtung (E) alle Treiberstufen (Tr) der bitparallelen Ausgänge nach einer definierten Ansprechzeit gesperrt werden.
  6. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Datenübertragungsstrecke (Ü) aus einer elektrischen Verbindungsleitung oder einer senderseitigen optoelektronischen Sendeeinrichtung, einer Glasfaser und einer empfängerseitigen optoelektronischen Empfangseinheit besteht.
  7. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine Unterbrechung der Datenübertragungsstrecke (Ü) optisch über eine Leuchtdiode (DK) oder akustisch über eine elektroakustische Wandlereinheit zur Anzeige gebracht wird, indem eine der bitparallelen Eingangsinformationen (IEn) konstant auf Bezugspotential eingestellt bleibt und in der zugeordneten bitparallelen Treiberstufe die Leuchtdiode oder elektroakustische Wandlereinheit angeschlossen ist.
  8. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Speisespannungsversorgung der Sendereinrichtung gesondert oder über die Datenübertragungsstrecke (Ü) erfolgt.
  9. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die bitparallelen Treiberstufen (Tr) der Empfangseinrichtung (E) bei hohen schädlichen Spannungsspitzen der Versorgungsspannung in den leitenden Zustand geschaltet werden.
  10. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die bitparallelen Ausgangsinformationseinheiten (IAn) bei der Ansteuerung von Relais als Endverbraucher wahlweise statisch oder getaktet angesteuert werden zur Minimierung der Verlustleistung.
  11. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die bitparallelen Treiberstufen der Empfangseinrichtung (E) durch mehrmaliges aufeinanderfolgendes Abfragen der Kollektor-Emitter Spannungen auf Kurzschlußverhalten der angeschlossenen Last überprüft werden, in einem Zeitrahmen, in dem in der Empfangseinrichtung (E) die Treiberstufen (Tr) in den leitenden Zustand geschaltet werden.
  12. Schaltungsanordnung nach einem der vorangehenden Ansprüche, gekennzeichnet durch die Verwendung in der Kraftfahrzeug-Elektronik.
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