KR0125210Y1

KR0125210Y1 - 디지탈 시스템에서의 여러 동기 타이밍 발생회로

Info

Publication number: KR0125210Y1
Application number: KR2019930031887U
Authority: KR
Inventors: 이재철
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1993-12-31
Filing date: 1993-12-31
Publication date: 1998-10-01
Also published as: KR950021871U

Abstract

본 고안은 디지털 시스템의 클럭 동기 발생회로에 관한 것으로 특히, 다수의 외부 통신망과 각각 일대일로 연결되어 인가되는 동기클럭을 재생하는 다수개의 클럭재생수단과, 상기 클럭재생수단들로 부터 발생하는 재생클럭을 인가받아 클럭신호의 이상유무를 감시하는 클럭신호 감시수단과, 상기 클럭신호 감지수단에서 출력되는 클럭 감시신호를 래치 동작하는 클럭래치수단과, 상기 클럭래치수단에서 출력되는 신호에 따라 상기 클럭재생수단들로 부터 발생되는 재생클럭을 선택하는 클럭선택수단 및 상기 클럭선택수단에서 출력되는 클럭신호를 안정적으로 보상하는 클럭신호 보상수단을 포함하는 것을 특징으로 하는 디지탈 시스템에서의 여러 동기 타이밍 발생회로를 제공하여 외부 통신망으로부터 인가되는 비정상 또는 불량의 동기클럭으로 인한 시스템의 오동작을 방지할 수 있는 효과가 있다.

Description

디지털 시스템에서의 여러 동기 타이밍 발생회로

제1도는 본 고안에 따른 디지털 시스템에서의 여러 동기 타이밍 발생회로의 상세 회로 구성도.

제2도는 본 고안에서 사용되는 크럭선택부의 동작 진리표.

제3도는 본 고안에서 사용되는 멀티바이브 레이터의 동작 타이밍 예시도.

* 도면의 주요부분에 대한 부호의 설명

100A~100C : 클럭재생기 200 : 클럭신호 감시부

200A~200C : 단안정 멀티바이브 레이터 OR1~OR3 : OR게이트

300 : 클럭래치부 400 : 클럭선택부

500 : 클럭신호 보상부 NOR1~NOR3 : NOR게이트

C1~C4 : 콘덴서 R1~R7 : 저항

600 : 클럭발생부

본 고안은 디지털 시스템의 클럭 동기 발생회로에 관한 것으로 특히, 다수의 외부 통신망을 수용하는 시스템에서 사용되는 클럭 동기 발생회로에 관한 것이다.

일반적으로, 디지털 시스템의 모든 동작은 메인 클럭에 동기되어 이루어지게 되는데, 만약 상기 메인 클럭이 일그러지거나 정확하지 않으면 전체 시스템의 동작이 비정상적으로 운영되어질 수 있으므로 클럭발생 회로는 매우 중요한 장치이다.

그러므로, 디지털 시스템이 시스템 내부적으로만 동작되는 경우에는 시스템에서 자체에 구비되어 있는 클럭발생 회로에서 생성되어지는 메인 클럭에 맞추어 동작하면 되지만, 상기 디지털 시스템이 외부의 통신망(예를 들어, ISDN망, 디지털 교환망)과 연결되어 사용되는 경우는 반드시 연결되어 있는 통신망과 클럭 동기의 정합이 이루어져야 한다.

이때 상술한 바와 같이 외부의 통신망과 연결되어 사용되는 경우에 연결되어 있는 외부의 통신망들은 상기 디지털 시스템에 데이터의 전송시 자체 통신망의 동기클럭에 맞추어 송신데이타를 전송하며 또한 자체의 동기클럭을 송신하게 되는데, 상기 외부의 통신망과 연결되어 있는 디지털 시스템에서는 외부 통시망으로부터 들어오는 동기클럭을 재생하고 재생된 클럭에 동기된 메인클럭을 생성해야만 상기 외부 통신망에서 인가되는 데이터를 인식할 수 있게된다.

이때, 상기 외부 통신망으로부터 들어와 재생된 클럭을 일반적으로 타이밍 소스(Timing Source)라 하는데 디지털 시스템의 메인 클럭(Main Clock)과 반드시 동기를 이루어야 하는 기준(reference)클럭을 말한다.

그러나, 상기와 같은 종래의 일반적인 클럭발생 회로는 연결되어 있는 각 외부 통신방으로부터 인가되어 재생되는 클럭이 비정상적인 경우 또는 연결되어 있는 외부 통신망 각각이 서로다른 동기클럭을 사용하는 경우 시스템 전반의 효율에 저하를 가져올 뿐만 아니라 더욱이 시스템의 동작상에 지장을 초래 할 수 있다는 문제점이 발생되었다.

상기와 같은 문제점을 해소하기 위한 본 고안의 목적은 소정갯수의 동기클럭을 발생시킬 수 있는 클럭발생수단을 구비하고 연결되어 있는 다수개의 외부통신망에서 인가되는 재생된 클럭을 사용하여 상기 클럭발생수단을 구동하므로서 보다 안정적인 동기클럭을 생성시켜 외부 통신망으로부터 인가되는 비정상 또는 불량의 동기클럭으로 인한 시스템의 오동작을 방지할 수 있는 디지털 시스템에서의 여러 동기 타이밍 발생회로를 제공하는데 있다.

상기 목적을 달성하기 위한 본 고안의 특징은, 다수의 외부 통신망을 수용하는 시스템에서 사용되는 클럭 동기 발생회로에 있어서, 다수의 외부 통신망과 각각 일대일로 연결되어 인가되는 동기클럭을 재생하는 다수개의 클럭재생수단과, 상기 클럭재생수단들로부터 발생되는 재생클럭을 인가받아 클럭신호의 이상유무를 감시하는 클럭신호 감시수단과, 상기 클럭신호 감시수단으로 출력되는 클럭 감시신호를 래치 동작하는 클럭래치수단과, 상기 클럭래치수단에서 출력되는 신호에 따라 상기 클럭재생수단들로부터 발생되는 재생클럭을 선택하는 클럭선택수단 및 상기 클럭선택수단에서 출력되는 클럭신호를 안정적으로 보상하는 클럭신호 보상수단을 포함하여 외부 통신상으로부터 인가되는 비정상 또는 불량의 동기클럭으로 인한 시스템의 오동작을 방지할 수 있는데 있다.

이하, 첨부한 도면을 참조하여 본 고안에 따른 바람직한 일 실시예를 설명한다.

제1도는 본 고안에 따른 디지털 시스템에서의 여러 동기 타이밍 발생회로의 상세 회로 구성도로서, 다수의 외부 통신망과 각각 일대일로 연결되어 인가되는 동기클럭을 재생하는 다수개의 클럭재생기(100A~100C)와, 상기 클럭재생기(100A~100C)들로부터 발생되는 재생클럭을 인가받아 클럭신호의 이상유무를 감시하는 클럭신호 감시부(200)와, 상기 클럭신호 감시부(200)에서 출력되는 클럭 감시신호를 래치 동작하는 클럭래치부(300)와, 상기 클럭래치부(300)에서 출력되는 신호에 따라 상기 클럭재생기(100A~100C)들로부터 발생되는 재생클럭을 선택하는 클럭선택부(400) 및 상기 클럭선택부(400)에서 출력되는 클럭신호를 기준으로 하여 시스템의 동기클록을 발생시키는 시스템 클럭발생기(500)로 크게 구성되어 있으며, 그 구성은 외부 통신망이 3개만 연결되어 있는 상태의 예시도이다.

또한, 모든 외부 통신망으로부터 인가되는 클럭신호가 모두 비정상일 경우 시스템 동기클럭으로 사용하기 위한 클럭발생부(600)을 더포함하여 구성되어 있다.

상기와 같은 구성에서 상기 클럭신호 감시부(200)의 상세 구성을 살펴보면, 제1 클럭재생기(100A)로부터 출력되는 재생클럭을 제1 데이터 입력단에 인가받고 접지전위의 반전신호를 제1 데이터 입력단에 인가받아 논리합동작하여 출력하는 제1 OR게이트(OR1)와, 상기 제1 OR게이트(OR1)의 출력신호를 트리그신호로하여 동작하는 제1 단안정 멀티바이브 레이터(200A)와, 제2 클럭재생기(100B)로부터 출력되는 재생클럭을 제1 데이터 입력단에 인가받고 접지전위의 반전신호를 제1 데이터 입력단에 인가받아 논리합동작하여 출력하는 제2 OR게이트(OR2)와, 상기 제2 OR게이트(OR2)의 출력신호를 트리그 신호로하여 동작하는 제2 단안정 멀티바이브 레이터(200B)와, 제3 클럭재생기(100C)로부터 출력되는 재생클럭을 제1 데이터 입력단에 인가받고 접지전위의 반전신호를 제2 데이터 입력단에 인가받아 논리합동작하여 출력하는 제3 OR게이트(OR3)와, 상기 제3 OR게이트(OR3)의 출력신호를 트리그 신호로하여 동작하는 제3 단안정 멀티바이브 레이터(200C)로 크게 구성되어 진다.

또한, 상기 클럭래치부(300)는 상기 제1 단안정 멀티바이브 레이터(200A)의 출력신호를 제1 데이터 입력단에 인가받는 제1 NOR게이트(NOR1)와; 상기 제2 단안정 멀티바이브 레이터(200B)의 출력신호를 제2 데이터 입력단에 인가받고 상기 제1 NOR게이트(NOR1)의 출력신호를 제1 데이터 입력단에 인가받으며 출력신호를 상기 제1 NOR게이트(NOR1)의 제3 데이터 입력단에 인가하는 제2 NOR게이트(NOR2) 및 상기 제3 단안정 멀티바이브 레이터(200C)의 출력신호를 제3 데이터 입력단에 인가받고 상기 제2 NOR게이트(NOR1)의 출력신호를 제1 데이터 입력단에 인가받으며 상기 제2 NOR게이트(NOR2)의 출력신호를 제2 데이터 입력단에 인가받아 부정논리합 동작한 후 결과에 따른 출력데이타를 상기 제1 NOR게이트(NOR1)의 제2 데이터 입력단에 인가하고 상기 제2 NOR게이트(NOR2)의 제3 데이터 입력단에 인가하는 제3NOR게이트(NOR3)로 구성되어 있다.

상기와 같이 구성되는 본 고안에 따른 디지털 시스템에서의 여러 동기 타이밍 발생회로의 바람직한 동작예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도는 본 고안에서 사용되는 클럭선택부의 동작 진리표이며, 제3도는 본 고안에서 사용되는 멀티바이브 레이터의 동작 타이밍 예시도이다.

제1도에 도시되어 있는 바와 같이 3개의 타이밍 소스를 갖는 디지털 시스템의 경우 각각의 외부 통신망에 대한 클럭 재생기(100A~100C)가 각각 하나씩 연결되어 외부로부터 들어오는 클럭 및 데이터를 복원한다.

상기 클럭 재생기(100A~100C)에서 복원된 클럭은 클럭신호 감시부(200)내의 단안정 멀티바이브레이터(200A~200C)에 연결되어 이곳에서 각 라인으로부터의 재생된 클럭이 정상적으로 출력되고 있는가를 판단하여, 각 라인에서 재생되는 클럭이 정상이면 각 멀티바이브레이터 출력이 로우상태가 되고 재생되는 클럭이 비정상이면 하이상태가 된다. 이때 상기 단안정 멀티바이브레터(200A~200C)에서 재생클럭의 정상과 비정상의 판단기준은 각 머리바이브레터의 동기신호 입력단에 연결되어 동기신호를 인가하고 있는 저항(R)과 콘덴서(C)값의 시정수에 의해서 이루어진다.

이후 상기 각각의 단안정 멀티바이브레터(200A~200C)의 출력은 3개의 3입력 NOR게이트(NOR1~NOR3)에 연결되어 우선순위에 따라 클럭선택부(400)의 선택제어신호 입력단(A, B. C)에 인가된다.

이때 클럭선택의 우선순위는 제1 NOR게이트(NOR1)의 출력신호 즉, 제1 클럭재셍기(100A)의 출력신호를 최우선으로 하고, 제2 클럭재생기(100B)와 제3 클럭재생기(100C)의 출력신호의 순위는 동일하다. 그러나, 상기와 같은 우선순위 결정은 최초 전원인가시에 초기화 동작때 뿐이고 그 후에는 라인들의 상태에 따라 동작하게 된다.

상기 클럭선택부(400)는 최종적으로 선택된 라인의 상태를 A, B, C 입력으로 받아서 어느 라인으로부터 오는 클럭을 시스템클럭 발생기(500)의 기준클럭 입력으로 할 것인가를 행하는 멀티 플렉서이다(제2도 참조). 만약, 인가되는 라인의 상태가 모두 비정상이라면 클럭발생부(600)에서 발생되는 클럭신호를 상기 시스템 클럭발생기(500)의 기준 클럭으로 연결된다.

상기와 같이 동작하는 본 고안에 따른 디지털 시스템에서의 여러 동기 타이밍 발생회로를 제공하여 여러 외부 통신망중 하나 또는 어느것이 비 정상상태가 되어도 시스템클럭 발생에 영향이 없이 시스템 내부 또는 시스템과 정상인 외부 통신망과의 통신에 동작을 할 수 있으며 부가적으로 스위칭이 부드러워서 지나친 스위칭동작으로 인한 오동작을 막을 수 있는 효과가 있다

Claims

다수의 외부 통신망을 수용하는 시스템에서 사용되는 클럭 동기 발생회로에 있어서, 다수의 외부 통신망과 각각 일대일로 연결되어 인가되는 동기클럭을 재생하는 다수개의 클럭재생수단과; 상기 클럭재생수단들로부터 발생되는 재생클럭을 인가받아 클럭신호의 이상유무를 감시하는 클럭신호 감시수단과; 상기 클럭신호 감시수단에서 출력되는 클럭 감시신호를 래치 동작하는 클럭래치수단과; 상기 클럭래치수단에서 출력되는 신호에 따라 상기 클럭재생수단들로부터 발생되는 재생클럭을 선택하는 클럭선택수단; 및 상기 클럭선택수단에서 출력되는 클럭신호를 안정적으로 보상하는 클럭신호 보상수단을 포함하여 외부 통신망으로부터 인가받은 비정상 또는 불량의 동기클럭으로 인한 시스템의 오동작을 방지할 수 있는 것을 특징으로 하는 디지털 시스템에서의 여러 동기 타이밍 발생회로.
제1항에 있어서, 연결되어 있는 모든 외부 통신망으로부터 인가되는 클럭신호가 모두 비정상일 경우 시스템 동기클럭의 기준 클럭을 제공하기 위한 기준 클럭발생 수단을 더 포함하는 것을 특징으로 하는 디지털 시스템에서의 여러 동기 타이밍 발생회로.
제1항에 있어서, 임의의 제1 클럭재생기로부터 출력되는 재생클럭을 제1 데이터 입력단에 인가받고 접지전위의 반전신호를 제1 데이터 입력단에 인가받아 논리합동작하여 출력하는 제1 논리합수단과; 상기 제1 논리합수단의 출력신호를 트리그 신호로하여 동작하는 제1 단안정 멀티바이브 레이터와; 임의의 제2 클럭재생기로부터 출력되는 재생클럭을 제1 데이터 입력단에 인가받고 접지전위의 반전신호를 제1 데이터 입력단에 인가받아 논리합동작하여 출력하는 제2 논리합수단과; 상기 제2 논리합수단의 출력신호를 트리그 신호로하여 동작하는 제2 단안정 멀티바이브 레이터와; 임의의 제3 클럭재생기로부터 재생클럭을 제1 데이터 입력단에 인가받고 접지전위의 반전신호를 제1 데이터 입력단에 인가받아 논리합동작하여 출력하는 제3 논리합수단; 및 상기 제3 논리합수단의 출력신호를 트리그 신호로하여 동작하는 제3 단안정 멀티바이브 레이터로 구성되어 지는 것을 특징으로 하는 디지털 시스템에서의 여러 동기 타이밍 발생회로.
제1항 또는 제3항에 있어서, 상기 클럭래치수단은 상기 제1 단안정 멀티바이브 레이터의 출력신호를 제1 데이터 입력단을 인가받는 제1 부정논리합 수단과; 상기 제2 단안정 멀티바이브 레이터의 출력신호를 제2 데이터 입력단에 인가받고 상기 제1 부정논리합 수단의 출력신호를 제1 데이터 입력단에 인가받으며 출력신호를 상기 제1 부정논리합 수단의 제3 데이터 입력단에 인가하는 제2 부정논리합 수단; 및 상기 제3 단안정 멀티바이브 레이터의 출력신호를 제3 데이터 입력단에 인가받도 상기 제1 부정논리합 수단의 출력신호를 제1 데이터 입력단에 인가받으며 상기 제2 부정논리합 수단의 출력신호를 제2 데이터 입력단에 인가받아 부정논리합 동작한후 결과에 따른 출력데이터 를 상기 제1 부정논리합 수단의 제2 데이터 입력단에 인가하고 상기 제2 부정논리합 수단의 제3 데이터 입력단에 인가하는 제3 부정논리합 수단으로 구성되어 지는 것을 특징으로 하는 디지털 시스템에서의 여러 동기 타이밍 발생회로.