JP2003204252A - 遅延回路、及び試験装置 - Google Patents
遅延回路、及び試験装置Info
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Abstract
(57)【要約】
【課題】 所望の遅延量、所望の遅延分解能、及び所望
の可変遅延範囲を生成する遅延回路を提供する。 【解決手段】 入力信号を所望の時間遅延させた遅延信
号を出力する遅延回路であって、入力信号に応じて発光
し、遅延信号を出力する発光素子と、第１発光素子の発
光閾電流より小さいバイアス電流を、第１発光素子に予
め供給するバイアス電流源と、所望の遅延時間に基づい
て、バイアス電流を制御するバイアス電流制御部と、入
力信号に応じて、発光素子を発光させるための変調電流
を発光素子に供給する変調電流源と、遅延回路における
遅延分解能に基づいて、変調電流を制御する変調電流制
御部とを備える。変調電流制御部は、遅延回路における
可変遅延範囲に更に基づいて、変調電流を制御する。
の可変遅延範囲を生成する遅延回路を提供する。 【解決手段】 入力信号を所望の時間遅延させた遅延信
号を出力する遅延回路であって、入力信号に応じて発光
し、遅延信号を出力する発光素子と、第１発光素子の発
光閾電流より小さいバイアス電流を、第１発光素子に予
め供給するバイアス電流源と、所望の遅延時間に基づい
て、バイアス電流を制御するバイアス電流制御部と、入
力信号に応じて、発光素子を発光させるための変調電流
を発光素子に供給する変調電流源と、遅延回路における
遅延分解能に基づいて、変調電流を制御する変調電流制
御部とを備える。変調電流制御部は、遅延回路における
可変遅延範囲に更に基づいて、変調電流を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号を所望の
時間遅延させる遅延回路、及び電子デバイスを試験する
試験装置に関する。特に本発明は、発光素子を用いた遅
延回路に関する。
時間遅延させる遅延回路、及び電子デバイスを試験する
試験装置に関する。特に本発明は、発光素子を用いた遅
延回路に関する。
【０００２】
【従来の技術】従来、半導体デバイス等の電子デバイス
を試験する試験装置は、試験信号を所望の時間だけ遅延
させる遅延回路を備えている。当該遅延回路は、遅延時
間を所望の時間に変化できる可変遅延回路であって、リ
ニアライズメモリ等に格納した情報に基づいて、遅延時
間を制御していた。
を試験する試験装置は、試験信号を所望の時間だけ遅延
させる遅延回路を備えている。当該遅延回路は、遅延時
間を所望の時間に変化できる可変遅延回路であって、リ
ニアライズメモリ等に格納した情報に基づいて、遅延時
間を制御していた。
【０００３】当該遅延回路は、複数の遅延素子を有し、
遅延設定値とリニアライズメモリ等に格納した情報とに
基づいて、任意の遅延素子に入力信号を通過させ、所望
の遅延時間を生成していた。当該遅延素子は、バッファ
等の電気回路素子により構成される。
遅延設定値とリニアライズメモリ等に格納した情報とに
基づいて、任意の遅延素子に入力信号を通過させ、所望
の遅延時間を生成していた。当該遅延素子は、バッファ
等の電気回路素子により構成される。
【０００４】
【発明が解決しようとする課題】しかし、近年の電子デ
バイスの高精度化、高速化に伴い、電子デバイスを試験
する試験装置及び遅延回路においても、より高精度化、
高速化が要求される。しかし、従来の電気回路素子によ
る遅延回路、及び試験装置は、高精度化、高速化に対し
てほぼ限界に達し、新たな手段による遅延回路等が望ま
れていた。また、高精度の遅延回路を構成する場合、直
線性の極めて良い可変遅延の実現が困難となっていた。
バイスの高精度化、高速化に伴い、電子デバイスを試験
する試験装置及び遅延回路においても、より高精度化、
高速化が要求される。しかし、従来の電気回路素子によ
る遅延回路、及び試験装置は、高精度化、高速化に対し
てほぼ限界に達し、新たな手段による遅延回路等が望ま
れていた。また、高精度の遅延回路を構成する場合、直
線性の極めて良い可変遅延の実現が困難となっていた。
【０００５】そこで本発明は、上記の課題を解決するこ
とのできる遅延回路、及び試験装置を提供することを目
的とする。この目的は、特許請求の範囲における独立項
に記載の特徴の組み合わせにより達成される。また従属
項は本発明の更なる有利な具体例を規定する。
とのできる遅延回路、及び試験装置を提供することを目
的とする。この目的は、特許請求の範囲における独立項
に記載の特徴の組み合わせにより達成される。また従属
項は本発明の更なる有利な具体例を規定する。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態においては、入力信号を所望の
時間遅延させた遅延信号を出力する遅延回路であって、
入力信号に応じて発光し、発光信号を遅延信号として出
力する第１発光素子と、第１発光素子が発光を開始する
発光閾電流より小さいバイアス電流を、第１発光素子に
予め供給する第１バイアス電流源とを備えることを特徴
とする遅延回路を提供する。
に、本発明の第１の形態においては、入力信号を所望の
時間遅延させた遅延信号を出力する遅延回路であって、
入力信号に応じて発光し、発光信号を遅延信号として出
力する第１発光素子と、第１発光素子が発光を開始する
発光閾電流より小さいバイアス電流を、第１発光素子に
予め供給する第１バイアス電流源とを備えることを特徴
とする遅延回路を提供する。
【０００７】また、遅延回路は、所望の時間に基づい
て、バイアス電流源におけるバイアス電流を制御するバ
イアス電流制御部を更に備えてよい。また、遅延回路
は、入力信号に応じて、第１発光素子を発光させるため
の変調電流を第１発光素子に供給する変調電流源と、遅
延回路における遅延分解能に基づいて、変調電流源にお
ける変調電流を制御する変調電流制御部とを更に備えて
よい。
て、バイアス電流源におけるバイアス電流を制御するバ
イアス電流制御部を更に備えてよい。また、遅延回路
は、入力信号に応じて、第１発光素子を発光させるため
の変調電流を第１発光素子に供給する変調電流源と、遅
延回路における遅延分解能に基づいて、変調電流源にお
ける変調電流を制御する変調電流制御部とを更に備えて
よい。
【０００８】変調電流制御部は、遅延回路における可変
遅延範囲に更に基づいて、変調電流源における変調電流
を制御してよい。また、バイアス電流制御部は、第１発
光素子の温度に更に基づいて、バイアス電流源における
バイアス電流を制御してよい。また、遅延回路は、第１
発光素子を加熱又は冷却する温度制御部を更に備えてよ
い。温度制御部は、遅延回路における可変遅延範囲に基
づいて、第１発光素子を加熱又は冷却してよい。
遅延範囲に更に基づいて、変調電流源における変調電流
を制御してよい。また、バイアス電流制御部は、第１発
光素子の温度に更に基づいて、バイアス電流源における
バイアス電流を制御してよい。また、遅延回路は、第１
発光素子を加熱又は冷却する温度制御部を更に備えてよ
い。温度制御部は、遅延回路における可変遅延範囲に基
づいて、第１発光素子を加熱又は冷却してよい。
【０００９】また、遅延回路は、第１発光素子が出力し
た発光信号を電気信号に変換し、電気信号を遅延信号と
して出力する光電変換部を更に備えてよい。また、遅延
回路は、入力信号に応じて発光し、発光信号を遅延信号
として出力し、第１発光素子とバンド間遷移時間時定数
の異なる第２発光素子と、第２発光素子が発光を開始す
る発光閾電流より小さいバイアス電流を、第２発光素子
に予め供給する第２バイアス電流源と、所望の時間に基
づいて、第１発光素子又は第２発光素子のいずれかに入
力信号を供給する選択部とを更に備えてよい。また、第
１発光素子及び第２発光素子はレーザダイオードであっ
て、第１発光素子のベース材料と、第２発光素子のベー
ス材料とは異なる材料であってよい。
た発光信号を電気信号に変換し、電気信号を遅延信号と
して出力する光電変換部を更に備えてよい。また、遅延
回路は、入力信号に応じて発光し、発光信号を遅延信号
として出力し、第１発光素子とバンド間遷移時間時定数
の異なる第２発光素子と、第２発光素子が発光を開始す
る発光閾電流より小さいバイアス電流を、第２発光素子
に予め供給する第２バイアス電流源と、所望の時間に基
づいて、第１発光素子又は第２発光素子のいずれかに入
力信号を供給する選択部とを更に備えてよい。また、第
１発光素子及び第２発光素子はレーザダイオードであっ
て、第１発光素子のベース材料と、第２発光素子のベー
ス材料とは異なる材料であってよい。
【００１０】本発明の第２の形態においては、電子デバ
イスを試験する試験装置であって、電子デバイスを試験
するための試験信号を生成するパターン発生部と、試験
信号を整形した信号を電子デバイスに供給する波形整形
部と、所望のタイミングを発生するタイミング発生部
と、試験信号に基づいて、電子デバイスが出力する出力
信号を、タイミング発生部が発生したタイミングでサン
プリングするサンプリング部と、サンプリング部におけ
るサンプリング結果に基づいて、電子デバイスの良否を
判定する判定部とを備え、タイミング発生部は、基準ク
ロックを発生する基準クロック発生部と、基準クロック
を所望の時間遅延させた遅延信号を、所望のタイミング
として出力する遅延回路とを有し、遅延回路は、基準ク
ロックに応じて発光し、発光信号を遅延信号として出力
する第１発光素子と、発光素子が発光を開始する発光閾
電流より小さいバイアス電流を、発光素子に予め供給す
るバイアス電流制御部とを有することを特徴とする試験
装置を提供する。
イスを試験する試験装置であって、電子デバイスを試験
するための試験信号を生成するパターン発生部と、試験
信号を整形した信号を電子デバイスに供給する波形整形
部と、所望のタイミングを発生するタイミング発生部
と、試験信号に基づいて、電子デバイスが出力する出力
信号を、タイミング発生部が発生したタイミングでサン
プリングするサンプリング部と、サンプリング部におけ
るサンプリング結果に基づいて、電子デバイスの良否を
判定する判定部とを備え、タイミング発生部は、基準ク
ロックを発生する基準クロック発生部と、基準クロック
を所望の時間遅延させた遅延信号を、所望のタイミング
として出力する遅延回路とを有し、遅延回路は、基準ク
ロックに応じて発光し、発光信号を遅延信号として出力
する第１発光素子と、発光素子が発光を開始する発光閾
電流より小さいバイアス電流を、発光素子に予め供給す
るバイアス電流制御部とを有することを特徴とする試験
装置を提供する。
【００１１】尚、上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又、発明となりうる。
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又、発明となりうる。
【００１２】
【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。
【００１３】図１は、本発明に係る試験装置１００の構
成の一例を示す。試験装置１００は、電子デバイス１０
を試験する。試験装置１００は、パターン発生部２０、
波形整形部２２、遅延回路３０、信号入出力部２４、及
び判定部２６を備える。パターン発生部２０は、電子デ
バイス１０を試験するための試験信号を生成し、波形整
形部２２又は遅延回路３０に供給する。
成の一例を示す。試験装置１００は、電子デバイス１０
を試験する。試験装置１００は、パターン発生部２０、
波形整形部２２、遅延回路３０、信号入出力部２４、及
び判定部２６を備える。パターン発生部２０は、電子デ
バイス１０を試験するための試験信号を生成し、波形整
形部２２又は遅延回路３０に供給する。
【００１４】遅延回路３０は、入力信号を所望の時間遅
延させる。本例において、遅延回路３０は、パターン発
生部２０から受け取った試験信号を所望の時間遅延さ
せ、波形整形部２２に供給する。遅延回路３０は可変遅
延回路であって、電子デバイス１０を試験するべき試験
パターンに基づいて、試験信号を遅延させてよい。
延させる。本例において、遅延回路３０は、パターン発
生部２０から受け取った試験信号を所望の時間遅延さ
せ、波形整形部２２に供給する。遅延回路３０は可変遅
延回路であって、電子デバイス１０を試験するべき試験
パターンに基づいて、試験信号を遅延させてよい。
【００１５】波形整形部２２は、受け取った試験信号を
整形し、整形した試験信号を信号入出力部２４を介して
電子デバイス１０に供給する。信号入出力部２４は、電
子デバイス１０に試験信号を供給し、電子デバイス１０
が試験信号に基づいて出力する出力信号を受け取る。信
号入出力部２４は、受け取った出力信号を判定部２６に
供給する。
整形し、整形した試験信号を信号入出力部２４を介して
電子デバイス１０に供給する。信号入出力部２４は、電
子デバイス１０に試験信号を供給し、電子デバイス１０
が試験信号に基づいて出力する出力信号を受け取る。信
号入出力部２４は、受け取った出力信号を判定部２６に
供給する。
【００１６】判定部２６は、試験信号に基づいて電子デ
バイス１０が出力する出力信号に基づいて、電子デバイ
ス１０の良否を判定する。判定部２６は、例えば電子デ
バイス１０が試験信号に基づいて出力するべき期待値信
号と、電子デバイス１０が出力した出力信号とを比較し
て電子デバイス１０の良否を判定してよい。この場合、
パターン発生部２０は、発生した試験信号に基づいて当
該期待値信号を生成し、判定部２６に供給してよい。
バイス１０が出力する出力信号に基づいて、電子デバイ
ス１０の良否を判定する。判定部２６は、例えば電子デ
バイス１０が試験信号に基づいて出力するべき期待値信
号と、電子デバイス１０が出力した出力信号とを比較し
て電子デバイス１０の良否を判定してよい。この場合、
パターン発生部２０は、発生した試験信号に基づいて当
該期待値信号を生成し、判定部２６に供給してよい。
【００１７】また、遅延回路３０は、所望のタイミング
を生成し、当該タイミングを判定部２６に供給してよ
い。つまり、遅延回路３０はタイミング発生器であって
よい。例えば、遅延回路３０は基準クロックを受け取
り、受け取った基準クロックに基づいて所望のタイミン
グを生成してよい。判定部２６は、当該タイミングに基
づいて、電子デバイス１０の出力信号をサンプリング
し、当該サンプリング結果に基づいて電子デバイス１０
の良否を判定してよい。
を生成し、当該タイミングを判定部２６に供給してよ
い。つまり、遅延回路３０はタイミング発生器であって
よい。例えば、遅延回路３０は基準クロックを受け取
り、受け取った基準クロックに基づいて所望のタイミン
グを生成してよい。判定部２６は、当該タイミングに基
づいて、電子デバイス１０の出力信号をサンプリング
し、当該サンプリング結果に基づいて電子デバイス１０
の良否を判定してよい。
【００１８】図２は、遅延回路３０の構成の一例を示
す。遅延回路３０は、入力信号を所望の時間遅延させた
遅延信号を出力する。本例において、遅延回路３０は、
試験信号を入力信号として受け取り、試験信号を所望の
時間遅延させた遅延信号を、試験信号として信号入出力
部２４に供給する。また、他の例においては、遅延回路
３０は、基準クロックを入力信号として受け取り、基準
クロックを所望の時間遅延させた遅延信号を、所望のタ
イミングとして判定部２６に供給してよい。遅延回路３
０は、発光素子３２、バイアス電流源３４、変調電流源
３６、バイアス電流制御部３８、変調電流制御部４２、
温度制御部４６、光電変換部４８、及びトランジスタ
（５２、５４）を備える。
す。遅延回路３０は、入力信号を所望の時間遅延させた
遅延信号を出力する。本例において、遅延回路３０は、
試験信号を入力信号として受け取り、試験信号を所望の
時間遅延させた遅延信号を、試験信号として信号入出力
部２４に供給する。また、他の例においては、遅延回路
３０は、基準クロックを入力信号として受け取り、基準
クロックを所望の時間遅延させた遅延信号を、所望のタ
イミングとして判定部２６に供給してよい。遅延回路３
０は、発光素子３２、バイアス電流源３４、変調電流源
３６、バイアス電流制御部３８、変調電流制御部４２、
温度制御部４６、光電変換部４８、及びトランジスタ
（５２、５４）を備える。
【００１９】発光素子３２は、入力信号に応じて発光
し、発光信号を遅延信号として出力する。バイアス電流
源３４は、発光素子３２が発光を開始する発光閾電流よ
り小さい順方向のバイアス電流を、発光素子３２に供給
する。そして、発光素子３２には、バイアス電流源３４
によるバイアス電流が流れる。当該バイアス電流の電流
量は、プログラマブルに制御可能である。発光素子３２
は、例えばレーザダイオードであってよい。
し、発光信号を遅延信号として出力する。バイアス電流
源３４は、発光素子３２が発光を開始する発光閾電流よ
り小さい順方向のバイアス電流を、発光素子３２に供給
する。そして、発光素子３２には、バイアス電流源３４
によるバイアス電流が流れる。当該バイアス電流の電流
量は、プログラマブルに制御可能である。発光素子３２
は、例えばレーザダイオードであってよい。
【００２０】バイアス電流制御部３８は、入力信号を遅
延させるべき所望の時間を示す、遅延量設定データに基
づいて、バイアス電流源３４におけるバイアス電流を制
御する。例えば、バイアス電流制御部３８は、ユーザに
よって指示された遅延設定値に基づく遅延量設定データ
を受け取ってよい。また、バイアス電流制御部３８は、
当該遅延量設定データと、当該遅延量設定データが示す
遅延量を生成するための当該バイアス電流の電流値を示
すデータとを対応付けて格納するバイアスデータメモリ
と、バイアスデータメモリに格納したディジタルデータ
をアナログデータに変換するディジタルアナログコンバ
ータとを有してよい。この場合、バイアス電流制御部３
８は、バイアスデータメモリが格納したデータに基づい
て、バイアス電流を制御する。
延させるべき所望の時間を示す、遅延量設定データに基
づいて、バイアス電流源３４におけるバイアス電流を制
御する。例えば、バイアス電流制御部３８は、ユーザに
よって指示された遅延設定値に基づく遅延量設定データ
を受け取ってよい。また、バイアス電流制御部３８は、
当該遅延量設定データと、当該遅延量設定データが示す
遅延量を生成するための当該バイアス電流の電流値を示
すデータとを対応付けて格納するバイアスデータメモリ
と、バイアスデータメモリに格納したディジタルデータ
をアナログデータに変換するディジタルアナログコンバ
ータとを有してよい。この場合、バイアス電流制御部３
８は、バイアスデータメモリが格納したデータに基づい
て、バイアス電流を制御する。
【００２１】発光素子３２は、入力信号に応じて発光す
るが、遅延回路３０が入力信号を受け取ってから、発光
素子３２が発光する間には、発光素子３２による発光遅
延が生じる。発光素子３２における発光遅延時間は、図
５において後述するように発光素子３２に流れるバイア
ス電流に基づいて定まる。バイアス電流制御部３８が、
当該バイアス電流を制御することにより、所望の時間遅
延させた遅延信号を生成することができる。
るが、遅延回路３０が入力信号を受け取ってから、発光
素子３２が発光する間には、発光素子３２による発光遅
延が生じる。発光素子３２における発光遅延時間は、図
５において後述するように発光素子３２に流れるバイア
ス電流に基づいて定まる。バイアス電流制御部３８が、
当該バイアス電流を制御することにより、所望の時間遅
延させた遅延信号を生成することができる。
【００２２】また、バイアス電流制御部３８は、発光素
子３２の温度を示す温度データに更に基づいて、バイア
ス電流源３４におけるバイアス電流を制御する。図６に
おいて後述するように、発光素子３２における発光遅延
時間は、発光素子３２の温度に依存する。発光素子３２
の温度に基づいて、バイアス電流源３４におけるバイア
ス電流を制御することにより、発光素子３２の温度変化
による遅延時間の誤差を低減することができる。バイア
ス電流制御部３８は、遅延量設定データに対応するバイ
アスデータメモリのデータが示す電流値に、発光素子３
２の温度に基づく係数を乗算した電流値に、バイアス電
流源３４におけるバイアス電流を制御する。当該バイア
スデータメモリは、発光素子３２の温度に対応する係数
を更に格納してよい。
子３２の温度を示す温度データに更に基づいて、バイア
ス電流源３４におけるバイアス電流を制御する。図６に
おいて後述するように、発光素子３２における発光遅延
時間は、発光素子３２の温度に依存する。発光素子３２
の温度に基づいて、バイアス電流源３４におけるバイア
ス電流を制御することにより、発光素子３２の温度変化
による遅延時間の誤差を低減することができる。バイア
ス電流制御部３８は、遅延量設定データに対応するバイ
アスデータメモリのデータが示す電流値に、発光素子３
２の温度に基づく係数を乗算した電流値に、バイアス電
流源３４におけるバイアス電流を制御する。当該バイア
スデータメモリは、発光素子３２の温度に対応する係数
を更に格納してよい。
【００２３】変調電流源３６は、入力信号に応じて、発
光素子３２を発光させるための順方向の変調電流を発光
素子３２に供給する。変調電流源３６は、トランジスタ
５２を介して発光素子３２と電気的に接続される。トラ
ンジスタ５２は、ベースに入力信号を受け取り、入力信
号に応じた変調電流を発光素子３２に流す。つまり、変
調電流源３６は、入力信号を増幅した変調電流を発光素
子３２に供給する。
光素子３２を発光させるための順方向の変調電流を発光
素子３２に供給する。変調電流源３６は、トランジスタ
５２を介して発光素子３２と電気的に接続される。トラ
ンジスタ５２は、ベースに入力信号を受け取り、入力信
号に応じた変調電流を発光素子３２に流す。つまり、変
調電流源３６は、入力信号を増幅した変調電流を発光素
子３２に供給する。
【００２４】変調電流制御部４２は、遅延回路３０にお
ける遅延分解能を示す分解能データに基づいて、変調電
流源３６における変調電流を制御する。つまり、変調電
流制御部４２は、遅延回路３０において要求される遅延
分解能に応じて変調電流を制御する。図５において後述
するように、発光素子３２に流れる変調電流を制御する
ことにより、発光素子３２における発光遅延時間の分解
能を制御することができる。変調電流制御部４２は、変
調電流の電流値を遅延回路３０における遅延分解能に対
応付けて格納する変調データメモリと、変調データメモ
リに格納したディジタルデータをアナログデータに変換
するディジタルアナログコンバータとを有してよい。
ける遅延分解能を示す分解能データに基づいて、変調電
流源３６における変調電流を制御する。つまり、変調電
流制御部４２は、遅延回路３０において要求される遅延
分解能に応じて変調電流を制御する。図５において後述
するように、発光素子３２に流れる変調電流を制御する
ことにより、発光素子３２における発光遅延時間の分解
能を制御することができる。変調電流制御部４２は、変
調電流の電流値を遅延回路３０における遅延分解能に対
応付けて格納する変調データメモリと、変調データメモ
リに格納したディジタルデータをアナログデータに変換
するディジタルアナログコンバータとを有してよい。
【００２５】また、変調電流制御部４２は、遅延回路３
０における可変遅延範囲を示すダイナミックレンジデー
タに基づいて、変調電流源３６における変調電流を制御
してよい。図５において後述するように、発光素子３２
に流れる変調電流を制御することにより、発光素子３２
における発光遅延時間の可変範囲を制御することができ
る。前述した変調データメモリは、変調電流の電流値を
遅延回路３０における可変遅延範囲に対応付けて格納し
てよい。
０における可変遅延範囲を示すダイナミックレンジデー
タに基づいて、変調電流源３６における変調電流を制御
してよい。図５において後述するように、発光素子３２
に流れる変調電流を制御することにより、発光素子３２
における発光遅延時間の可変範囲を制御することができ
る。前述した変調データメモリは、変調電流の電流値を
遅延回路３０における可変遅延範囲に対応付けて格納し
てよい。
【００２６】温度制御部４６は、発光素子３２を加熱又
は冷却する。例えば、温度制御部４６は、発光素子３２
を一定の温度に保つように発光素子３２を加熱又は冷却
してよい。発光素子３２の温度を制御することにより、
発光素子３２の温度変化による遅延時間の誤差を低減す
ることができる。
は冷却する。例えば、温度制御部４６は、発光素子３２
を一定の温度に保つように発光素子３２を加熱又は冷却
してよい。発光素子３２の温度を制御することにより、
発光素子３２の温度変化による遅延時間の誤差を低減す
ることができる。
【００２７】また、温度制御部４６は、遅延回路３０に
おける可変遅延範囲に基づいて、発光素子３２を加熱又
は冷却してよい。発光素子３２の温度を制御することに
より、発光素子３２の発光閾電流を制御することができ
る。このため、図６において後述するように、発光素子
３２の温度を制御することにより、発光素子３２におけ
る発光遅延時間の可変範囲を制御することができる。温
度制御部４６は、発光素子３２の温度と、遅延回路３０
における可変遅延範囲とを対応付けて格納する温度デー
タメモリと、温度データメモリに格納したディジタルデ
ータをアナログデータに変換するディジタルアナログコ
ンバータとを有してよい。
おける可変遅延範囲に基づいて、発光素子３２を加熱又
は冷却してよい。発光素子３２の温度を制御することに
より、発光素子３２の発光閾電流を制御することができ
る。このため、図６において後述するように、発光素子
３２の温度を制御することにより、発光素子３２におけ
る発光遅延時間の可変範囲を制御することができる。温
度制御部４６は、発光素子３２の温度と、遅延回路３０
における可変遅延範囲とを対応付けて格納する温度デー
タメモリと、温度データメモリに格納したディジタルデ
ータをアナログデータに変換するディジタルアナログコ
ンバータとを有してよい。
【００２８】トランジスタ５４は、ベース端子にベース
電圧Ｖｂが与えられる。可変遅延回路３０の入力信号が
ディジタル信号である場合、ベース電圧Ｖｂは、当該デ
ィジタル信号のＨ論理レベルとＬ論理レベルとの中間の
レベルを示す電圧値であることが好ましい。当該入力信
号は、トランジスタ５２のベース端子に入力される。ま
た、トランジスタ５２及びトランジスタ５４のベース端
子に与えられる信号は、当該入力信号に基づく差動信号
であってもよい。トランジスタ５２への入力信号がＨ論
理を示す場合、トランジスタ５４はカットオフ状態とな
り、トランジスタ５２に変調電流が流れ、発光素子３２
にはバイアス電流と変調電流との和の電流が流れる。ま
た、入力信号がＬ論理を示す場合、トランジスタ５２は
カットオフ状態となり、トランジスタ５４に変調電流が
流れ、発光素子３２にはバイアス電流が流れる。以上の
ように、発光素子３２に流れる電流をスイッチング制御
することにより、発光素子３２に流れる電流を精度よく
制御することができる。
電圧Ｖｂが与えられる。可変遅延回路３０の入力信号が
ディジタル信号である場合、ベース電圧Ｖｂは、当該デ
ィジタル信号のＨ論理レベルとＬ論理レベルとの中間の
レベルを示す電圧値であることが好ましい。当該入力信
号は、トランジスタ５２のベース端子に入力される。ま
た、トランジスタ５２及びトランジスタ５４のベース端
子に与えられる信号は、当該入力信号に基づく差動信号
であってもよい。トランジスタ５２への入力信号がＨ論
理を示す場合、トランジスタ５４はカットオフ状態とな
り、トランジスタ５２に変調電流が流れ、発光素子３２
にはバイアス電流と変調電流との和の電流が流れる。ま
た、入力信号がＬ論理を示す場合、トランジスタ５２は
カットオフ状態となり、トランジスタ５４に変調電流が
流れ、発光素子３２にはバイアス電流が流れる。以上の
ように、発光素子３２に流れる電流をスイッチング制御
することにより、発光素子３２に流れる電流を精度よく
制御することができる。
【００２９】光電変換部４８は、発光素子３２が出力し
た発光信号を電気信号に変換し、当該電気信号を遅延信
号として出力する。光電変換部４８は、例えばフォトダ
イオードを有する回路であってよい。
た発光信号を電気信号に変換し、当該電気信号を遅延信
号として出力する。光電変換部４８は、例えばフォトダ
イオードを有する回路であってよい。
【００３０】以上説明した遅延回路３０によれば、発光
素子３２の発光遅延時間を利用することにより、所望の
時間の遅延を生成することができる。また、発光素子３
２に供給するバイアス電流、変調電流、及び発光素子３
２の温度を制御することにより、所望の分解能、及び所
望の可変遅延範囲を有する遅延を精度よく生成すること
ができる。
素子３２の発光遅延時間を利用することにより、所望の
時間の遅延を生成することができる。また、発光素子３
２に供給するバイアス電流、変調電流、及び発光素子３
２の温度を制御することにより、所望の分解能、及び所
望の可変遅延範囲を有する遅延を精度よく生成すること
ができる。
【００３１】図３は、発光素子３２の発光遅延時間の原
理を説明する図である。本例では、発光素子３２がレー
ザダイオードである場合について説明する。図３におい
て、発光素子３２の発光閾電流密度をＪthとして説明す
る。図３上段のグラフに示すように、発光素子３２に発
光閾電流密度Ｊthより小さい、電流密度Ｊbの電流が流
れている場合、発光素子３２の注入キャリア密度は図３
中段のグラフに示すように発光閾キャリア密度ｎthより
小さいｎbとなる。
理を説明する図である。本例では、発光素子３２がレー
ザダイオードである場合について説明する。図３におい
て、発光素子３２の発光閾電流密度をＪthとして説明す
る。図３上段のグラフに示すように、発光素子３２に発
光閾電流密度Ｊthより小さい、電流密度Ｊbの電流が流
れている場合、発光素子３２の注入キャリア密度は図３
中段のグラフに示すように発光閾キャリア密度ｎthより
小さいｎbとなる。
【００３２】この状態で、発光素子３２に電流密度Ｊp
の変調電流が供給された場合、発光素子３２の注入キャ
リア密度は時定数τnで増加する。変調電流が供給され
てから時間ｔｄ経過し、注入キャリア密度は発光閾キャ
リア密度ｎthに達した場合に、発光素子３２はレーザ発
振を開始し、図３下段に示すように光子密度の増加が開
始する。当該時間ｔdが、発光素子３２の発光遅延時間
となる。
の変調電流が供給された場合、発光素子３２の注入キャ
リア密度は時定数τnで増加する。変調電流が供給され
てから時間ｔｄ経過し、注入キャリア密度は発光閾キャ
リア密度ｎthに達した場合に、発光素子３２はレーザ発
振を開始し、図３下段に示すように光子密度の増加が開
始する。当該時間ｔdが、発光素子３２の発光遅延時間
となる。
【００３３】ここで、発光遅延時間ｔbは下式で与えら
れる。
れる。
【数１】
ただし、Ｊは注入キャリア密度、Ｉpは変調電流、Ｉbは
バイアス電流、Ｉthは発光閾電流を指す。上式から明ら
かなように、変調電流、バイアス電流、及び発光閾電流
を制御することにより、発光素子３２の発光遅延時間を
制御できる。
バイアス電流、Ｉthは発光閾電流を指す。上式から明ら
かなように、変調電流、バイアス電流、及び発光閾電流
を制御することにより、発光素子３２の発光遅延時間を
制御できる。
【００３４】図４は、発光素子３２の変調電流及び発光
閾電流と、発光遅延時間との関係の一例を示す。図４に
おいて、横軸は変調電流を示し、縦軸は発光遅延時間を
示す。図４に示すように、変調電流が増大した場合に、
発光素子３２の発光遅延時間は減少し、発光閾電流Ｉth
が増大した場合、発光素子３２の発光遅延時間は増大す
る。
閾電流と、発光遅延時間との関係の一例を示す。図４に
おいて、横軸は変調電流を示し、縦軸は発光遅延時間を
示す。図４に示すように、変調電流が増大した場合に、
発光素子３２の発光遅延時間は減少し、発光閾電流Ｉth
が増大した場合、発光素子３２の発光遅延時間は増大す
る。
【００３５】図５は、発光素子３２のバイアス電流及び
変調電流と、発光遅延時間との関係を示す。図５におい
て、横軸はバイアス電流を示し、縦軸は発光遅延時間を
示す。図４に示すように、変調電流Ｉpを固定し、バイ
アス電流を増大した場合、発光素子３２の発光遅延時間
は直線的に減少する。
変調電流と、発光遅延時間との関係を示す。図５におい
て、横軸はバイアス電流を示し、縦軸は発光遅延時間を
示す。図４に示すように、変調電流Ｉpを固定し、バイ
アス電流を増大した場合、発光素子３２の発光遅延時間
は直線的に減少する。
【００３６】図２に関連して説明した遅延回路３０にお
いては、バイアス電流を制御し発光素子３２の発光遅延
時間を制御する。発光遅延時間はバイアス電流に対して
直線的に変化するため、バイアス電流を制御することに
より、遅延回路３０における遅延時間を精度よく制御す
ることができる。
いては、バイアス電流を制御し発光素子３２の発光遅延
時間を制御する。発光遅延時間はバイアス電流に対して
直線的に変化するため、バイアス電流を制御することに
より、遅延回路３０における遅延時間を精度よく制御す
ることができる。
【００３７】また、図２に関連して説明した遅延回路３
０においては、変調電流を制御し発光素子３２における
遅延分解能及び可変遅延範囲を制御する。図５に示すよ
うに、変調電流を増加させた場合、発光素子３２におけ
る可変遅延範囲は増大する。また、バイアス電流を予め
定められた階調数で変化させ、所望の遅延量を生成する
場合、変調電流を増大させるとバイアス電流の１階調毎
の遅延変化量が増加する。すなわち、変調電流を制御す
ることにより、遅延回路３０の遅延分解能を制御するこ
とができる。
０においては、変調電流を制御し発光素子３２における
遅延分解能及び可変遅延範囲を制御する。図５に示すよ
うに、変調電流を増加させた場合、発光素子３２におけ
る可変遅延範囲は増大する。また、バイアス電流を予め
定められた階調数で変化させ、所望の遅延量を生成する
場合、変調電流を増大させるとバイアス電流の１階調毎
の遅延変化量が増加する。すなわち、変調電流を制御す
ることにより、遅延回路３０の遅延分解能を制御するこ
とができる。
【００３８】図６は、発光素子３２のバイアス電流及び
発光閾電流と、発光遅延時間との関係を示す。図６にお
いて横軸はバイアス電流を示し、縦軸は発光遅延時間を
示す。図６に示すように、バイアス電流を同一の範囲で
変化させる場合、発光閾電流Ｉthを増加させると発光素
子３２における発光遅延時間の可変範囲は、増加方向に
シフトする。すなわち、発光素子３２の発光閾電流Ｉth
を制御することにより、発光素子３２における発光遅延
時間の可変範囲を制御することができる。図２に関連し
て説明した遅延回路３０は、発光素子３２の温度を制御
することにより発光素子３２の発光閾電流を制御し、遅
延回路３０の可変遅延範囲を制御する。
発光閾電流と、発光遅延時間との関係を示す。図６にお
いて横軸はバイアス電流を示し、縦軸は発光遅延時間を
示す。図６に示すように、バイアス電流を同一の範囲で
変化させる場合、発光閾電流Ｉthを増加させると発光素
子３２における発光遅延時間の可変範囲は、増加方向に
シフトする。すなわち、発光素子３２の発光閾電流Ｉth
を制御することにより、発光素子３２における発光遅延
時間の可変範囲を制御することができる。図２に関連し
て説明した遅延回路３０は、発光素子３２の温度を制御
することにより発光素子３２の発光閾電流を制御し、遅
延回路３０の可変遅延範囲を制御する。
【００３９】図７は、遅延回路３０の構成の他の例を示
す。遅延回路３０は、複数の発光素子３２、複数のバイ
アス電流源３４、複数の変調電流源３６、バイアス電流
制御部３８、変調電流制御部４２、温度制御部４６、複
数の光電変換部４８、複数のトランジスタ（５２、５
４）、及び選択部５６を備える。図７において、図２と
同一の符号を附したものは、図２に関連して説明したも
のと同一又は同様の機能及び構成を有する。本例におい
て、遅延回路３０は、第１発光素子３２ａ、第２発光素
子３２ｂ、第１バイアス電流源３４ａ、第２バイアス電
流源３４ｂ、第１光電変換部４８ａ、第２光電変換部４
８ｂ、第１トランジスタ５２ａ、第２トランジスタ５２
ｂ、第３トランジスタ５４ａ、及び第４トランジスタ５
４ｂを備える。
す。遅延回路３０は、複数の発光素子３２、複数のバイ
アス電流源３４、複数の変調電流源３６、バイアス電流
制御部３８、変調電流制御部４２、温度制御部４６、複
数の光電変換部４８、複数のトランジスタ（５２、５
４）、及び選択部５６を備える。図７において、図２と
同一の符号を附したものは、図２に関連して説明したも
のと同一又は同様の機能及び構成を有する。本例におい
て、遅延回路３０は、第１発光素子３２ａ、第２発光素
子３２ｂ、第１バイアス電流源３４ａ、第２バイアス電
流源３４ｂ、第１光電変換部４８ａ、第２光電変換部４
８ｂ、第１トランジスタ５２ａ、第２トランジスタ５２
ｂ、第３トランジスタ５４ａ、及び第４トランジスタ５
４ｂを備える。
【００４０】第１発光素子３２ａ及び第２発光素子３２
ｂは、図２に関連して説明した発光素子３２と同一又は
同様の機能及び構成を有する。第２発光素子３２ｂは、
第１発光素子３２ａとは異なるバンド間遷移時間時定数
τnを有する。
ｂは、図２に関連して説明した発光素子３２と同一又は
同様の機能及び構成を有する。第２発光素子３２ｂは、
第１発光素子３２ａとは異なるバンド間遷移時間時定数
τnを有する。
【００４１】第１バイアス電流源３４ａ及び第２バイア
ス電流源３４ｂは、図２に関連して説明したバイアス電
流源３４と同一又は同様の機能及び構成を有する。第１
バイアス電流源３４ａ及び第２バイアス電流源３４ｂ
は、それぞれ対応する発光素子３２に、対応する発光素
子３２の発光閾電流より小さいバイアス電流を発光素子
３２に予め供給する。
ス電流源３４ｂは、図２に関連して説明したバイアス電
流源３４と同一又は同様の機能及び構成を有する。第１
バイアス電流源３４ａ及び第２バイアス電流源３４ｂ
は、それぞれ対応する発光素子３２に、対応する発光素
子３２の発光閾電流より小さいバイアス電流を発光素子
３２に予め供給する。
【００４２】第１変調電流源３６ａ及び第２変調電流源
３６ｂは、図２に関連して説明した変調電流源３６と同
一又は同様の機能及び構成を有する。第１変調電流源３
６ａ及び第２変調電流源３６ｂは、それぞれ対応する発
光素子３２に、入力信号に応じて変調電流を供給する。
第１光電変換部４８ａ及び第２光電変換部４８ｂは、図
２に関連して説明した光電変換部４８と同一又は同様の
機能及び構成を有する。
３６ｂは、図２に関連して説明した変調電流源３６と同
一又は同様の機能及び構成を有する。第１変調電流源３
６ａ及び第２変調電流源３６ｂは、それぞれ対応する発
光素子３２に、入力信号に応じて変調電流を供給する。
第１光電変換部４８ａ及び第２光電変換部４８ｂは、図
２に関連して説明した光電変換部４８と同一又は同様の
機能及び構成を有する。
【００４３】選択部５６は、遅延回路３０における所望
の遅延時間に基づいて、第１発光素子３２ａ又は第２発
光素子３２ｂのいずれかに入力信号を供給するかを選択
する。本例において、選択部５６は、第１発光素子３２
ａ又は第２発光素子３２ｂのいずれかに入力信号に基づ
く変調電流を供給するかを選択する。選択部５６は、選
択した発光素子３２に対応するトランジスタ５２のベー
ス端子５８に、入力信号を供給する。第１発光素子３２
ａ及び第２発光素子３２ｂは、異なるバンド間遷移時間
時定数τnを有する。このため、図９において後述する
ように第１発光素子３２ａにおける遅延分解能及び可変
遅延範囲と、第２発光素子３２ｂにおける遅延分解能及
び可変遅延範囲とは、それぞれ異なる。
の遅延時間に基づいて、第１発光素子３２ａ又は第２発
光素子３２ｂのいずれかに入力信号を供給するかを選択
する。本例において、選択部５６は、第１発光素子３２
ａ又は第２発光素子３２ｂのいずれかに入力信号に基づ
く変調電流を供給するかを選択する。選択部５６は、選
択した発光素子３２に対応するトランジスタ５２のベー
ス端子５８に、入力信号を供給する。第１発光素子３２
ａ及び第２発光素子３２ｂは、異なるバンド間遷移時間
時定数τnを有する。このため、図９において後述する
ように第１発光素子３２ａにおける遅延分解能及び可変
遅延範囲と、第２発光素子３２ｂにおける遅延分解能及
び可変遅延範囲とは、それぞれ異なる。
【００４４】選択部５６は、遅延回路３０における遅延
時間の遅延分解能及び／又は可変遅延範囲に基づいて、
いずれの発光素子３２に入力信号を供給するかを選択す
る。選択部５６は、発光素子３２毎の遅延分解能及び遅
延範囲を示す特性テーブルを格納する特性テーブルメモ
リを有してよい。選択部５６は、当該特性テーブルに基
づいて、いずれの発光素子３２に入力信号を供給するか
を選択する。本例における遅延回路３０によれば、所望
の分解能の遅延を容易に生成することができる。また、
広い可変遅延範囲の遅延を容易に生成することができ
る。
時間の遅延分解能及び／又は可変遅延範囲に基づいて、
いずれの発光素子３２に入力信号を供給するかを選択す
る。選択部５６は、発光素子３２毎の遅延分解能及び遅
延範囲を示す特性テーブルを格納する特性テーブルメモ
リを有してよい。選択部５６は、当該特性テーブルに基
づいて、いずれの発光素子３２に入力信号を供給するか
を選択する。本例における遅延回路３０によれば、所望
の分解能の遅延を容易に生成することができる。また、
広い可変遅延範囲の遅延を容易に生成することができ
る。
【００４５】図８は、特性テーブルの一例を示す。特性
テーブルメモリは、図８に示すような特性テーブルを格
納する。特性テーブルは、複数の発光素子３２のそれぞ
れの遅延分解能及び適正遅延範囲を、それぞれの発光素
子３２毎に示す。
テーブルメモリは、図８に示すような特性テーブルを格
納する。特性テーブルは、複数の発光素子３２のそれぞ
れの遅延分解能及び適正遅延範囲を、それぞれの発光素
子３２毎に示す。
【００４６】図９は、発光素子３２のバイアス電流及び
バンド間遷移時間時定数τnと、発光遅延時間との関係
を示す。図９において、横軸はバイアス電流を示し、縦
軸は発光遅延時間を示す。図７に関連して説明した遅延
回路３０においては、バンド間遷移時間時定数τnの異
なる発光素子３２のいずれかを選択することにより、所
望の遅延分解能及び所望の可変遅延範囲を有する遅延を
生成する。図９に示すように、バンド間遷移時間時定数
τnが大きい場合、発光素子３２における可変遅延範囲
は増大する。また、バイアス電流を予め定められた階調
数で変化させ、所望の遅延量を生成する場合、バンド間
遷移時間時定数が大きいとバイアス電流の１階調毎の遅
延変化量が増加する。すなわち、バンド間遷移時間時定
数τnの異なる発光素子３２のいずれかを選択すること
により、遅延回路３０の遅延分解能及び可変遅延範囲を
制御することができる。
バンド間遷移時間時定数τnと、発光遅延時間との関係
を示す。図９において、横軸はバイアス電流を示し、縦
軸は発光遅延時間を示す。図７に関連して説明した遅延
回路３０においては、バンド間遷移時間時定数τnの異
なる発光素子３２のいずれかを選択することにより、所
望の遅延分解能及び所望の可変遅延範囲を有する遅延を
生成する。図９に示すように、バンド間遷移時間時定数
τnが大きい場合、発光素子３２における可変遅延範囲
は増大する。また、バイアス電流を予め定められた階調
数で変化させ、所望の遅延量を生成する場合、バンド間
遷移時間時定数が大きいとバイアス電流の１階調毎の遅
延変化量が増加する。すなわち、バンド間遷移時間時定
数τnの異なる発光素子３２のいずれかを選択すること
により、遅延回路３０の遅延分解能及び可変遅延範囲を
制御することができる。
【００４７】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施形態に記載の範囲
には限定されない。上記実施形態に、多様な変更または
改良を加えることができる。そのような変更または改良
を加えた形態も本発明の技術的範囲に含まれ得ること
が、特許請求の範囲の記載から明らかである。
たが、本発明の技術的範囲は上記実施形態に記載の範囲
には限定されない。上記実施形態に、多様な変更または
改良を加えることができる。そのような変更または改良
を加えた形態も本発明の技術的範囲に含まれ得ること
が、特許請求の範囲の記載から明らかである。
【００４８】また、本実施の形態においては、試験装置
に含まれる遅延回路を一実施形態として説明したが、本
発明が試験装置に限定されないことは明らかである。例
えば、タイミング発生器、通信装置、コンピュータ、時
計等の様々なアプリケーションに応用可能であることは
明らかである。
に含まれる遅延回路を一実施形態として説明したが、本
発明が試験装置に限定されないことは明らかである。例
えば、タイミング発生器、通信装置、コンピュータ、時
計等の様々なアプリケーションに応用可能であることは
明らかである。
【００４９】
【発明の効果】以上の説明から明らかなように、本発明
に係る遅延回路によれば、所望の遅延を容易に生成する
ことができる。また、所望の遅延分解能及び所望の可変
遅延範囲を有する遅延を容易に生成することができる。
また、本発明に係る試験装置によれば、容易に電子デバ
イスの試験を行うことができる。
に係る遅延回路によれば、所望の遅延を容易に生成する
ことができる。また、所望の遅延分解能及び所望の可変
遅延範囲を有する遅延を容易に生成することができる。
また、本発明に係る試験装置によれば、容易に電子デバ
イスの試験を行うことができる。
【図１】 本発明に係る試験装置１００の構成の一例を
示す図である。
示す図である。
【図２】 遅延回路３０の構成の一例を示す図である。
【図３】 発光素子３２の発光遅延時間の原理を説明す
る図である。
る図である。
【図４】 発光素子３２の変調電流及び発光閾電流と、
発光遅延時間との関係の一例を示す図である。
発光遅延時間との関係の一例を示す図である。
【図５】 発光素子３２のバイアス電流及び変調電流
と、発光遅延時間との関係を示す図である。
と、発光遅延時間との関係を示す図である。
【図６】 発光素子３２のバイアス電流及び発光閾電流
と、発光遅延時間との関係を示す図である。
と、発光遅延時間との関係を示す図である。
【図７】 遅延回路３０の構成の他の例を示す図であ
る。
る。
【図８】 特性テーブルの一例を示す図である。
【図９】 発光素子３２のバイアス電流及びバンド間遷
移時間時定数τnと、発光遅延時間との関係を示す図で
ある。
移時間時定数τnと、発光遅延時間との関係を示す図で
ある。
１０・・・電子デバイス、２０・・・パターン発生部、
２２・・・波形整形部、２４・・・信号入出力部、２６
・・・判定部、３０・・・遅延回路、３２・・・発光素
子、３４・・・バイアス電流源、３６・・・変調電流
源、３８・・・バイアス電流制御部、４２・・・変調電
流制御部、４６・・・温度制御部、４８・・・光電変換
回路、５２・・・トランジスタ、５４・・・トランジス
タ、５６・・・選択部、５８・・・ベース端子、１００
・・・試験装置
２２・・・波形整形部、２４・・・信号入出力部、２６
・・・判定部、３０・・・遅延回路、３２・・・発光素
子、３４・・・バイアス電流源、３６・・・変調電流
源、３８・・・バイアス電流制御部、４２・・・変調電
流制御部、４６・・・温度制御部、４８・・・光電変換
回路、５２・・・トランジスタ、５４・・・トランジス
タ、５６・・・選択部、５８・・・ベース端子、１００
・・・試験装置
Claims (11)
- 【請求項１】 入力信号を所望の時間遅延させた遅延信
号を出力する遅延回路であって、 前記入力信号に応じて発光し、発光信号を前記遅延信号
として出力する第１発光素子と、 前記第１発光素子が発光を開始する発光閾電流より小さ
いバイアス電流を、前記第１発光素子に予め供給する第
１バイアス電流源とを備えることを特徴とする遅延回
路。 - 【請求項２】 前記所望の時間に基づいて、前記バイア
ス電流源における前記バイアス電流を制御するバイアス
電流制御部を更に備えることを特徴とする請求項１に記
載の遅延回路。 - 【請求項３】 前記入力信号に応じて、前記第１発光素
子を発光させるための変調電流を前記第１発光素子に供
給する変調電流源と、 前記遅延回路における遅延分解能に基づいて、前記変調
電流源における前記変調電流を制御する変調電流制御部
とを更に備えることを特徴とする請求項１に記載の遅延
回路。 - 【請求項４】 前記変調電流制御部は、前記遅延回路に
おける可変遅延範囲に更に基づいて、前記変調電流源に
おける前記変調電流を制御することを特徴とする請求項
３に記載の遅延回路。 - 【請求項５】 前記バイアス電流制御部は、前記第１発
光素子の温度に更に基づいて、前記バイアス電流源にお
ける前記バイアス電流を制御することを特徴とする請求
項２に記載の遅延回路。 - 【請求項６】 前記第１発光素子を加熱又は冷却する温
度制御部を更に備えることを特徴とする請求項１に記載
の遅延回路。 - 【請求項７】 前記温度制御部は、前記遅延回路におけ
る可変遅延範囲に基づいて、前記第１発光素子を加熱又
は冷却することを特徴とする請求項６に記載の遅延回
路。 - 【請求項８】 前記第１発光素子が出力した前記発光信
号を電気信号に変換し、前記電気信号を前記遅延信号と
して出力する光電変換部を更に備えることを特徴とする
請求項１に記載の遅延回路。 - 【請求項９】 前記入力信号に応じて発光し、発光信号
を前記遅延信号として出力し、前記第１発光素子とバン
ド間遷移時間時定数の異なる第２発光素子と、 前記第２発光素子が発光を開始する発光閾電流より小さ
いバイアス電流を、前記第２発光素子に予め供給する第
２バイアス電流源と、 前記所望の時間に基づいて、前記第１発光素子又は前記
第２発光素子のいずれかに前記入力信号を供給する選択
部とを更に備えることを特徴とする請求項１に記載の遅
延回路。 - 【請求項１０】 前記第１発光素子及び前記第２発光素
子はレーザダイオードであって、 前記第１発光素子のベース材料と、前記第２発光素子の
ベース材料とは異なる材料であることを特徴とする請求
項９に記載の遅延回路。 - 【請求項１１】 電子デバイスを試験する試験装置であ
って、 前記電子デバイスを試験するための試験信号を生成する
パターン発生部と、 前記試験信号を整形した信号を前記電子デバイスに供給
する波形整形部と、 所望のタイミングを発生するタイミング発生部と、 前記試験信号に基づいて、前記電子デバイスが出力する
出力信号を、前記タイミング発生部が発生した前記タイ
ミングでサンプリングするサンプリング部と、 前記サンプリング部におけるサンプリング結果に基づい
て、前記電子デバイスの良否を判定する判定部とを備
え、 前記タイミング発生部は、 基準クロックを発生する基準クロック発生部と、 前記基準クロックを所望の時間遅延させた遅延信号を、
前記所望のタイミングとして出力する遅延回路とを有
し、 前記遅延回路は、 前記基準クロックに応じて発光し、発光信号を前記遅延
信号として出力する第１発光素子と、 前記発光素子が発光を開始する発光閾電流より小さいバ
イアス電流を、前記発光素子に予め供給するバイアス電
流制御部とを有することを特徴とする試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002002349A JP3875106B2 (ja) | 2002-01-09 | 2002-01-09 | 遅延回路、及び試験装置 |
| PCT/JP2003/000093 WO2003061126A1 (en) | 2002-01-09 | 2003-01-09 | Delay circuit and test apparatus |
| DE10392204T DE10392204T5 (de) | 2002-01-09 | 2003-01-09 | Verzögerungsschaltung und Prüfvorrichtung |
| US10/887,760 US7339152B2 (en) | 2002-01-09 | 2004-07-09 | Delay circuit and test apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002002349A JP3875106B2 (ja) | 2002-01-09 | 2002-01-09 | 遅延回路、及び試験装置 |
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|---|---|
| JP2003204252A true JP2003204252A (ja) | 2003-07-18 |
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|---|---|---|---|---|
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| JPH08226957A (ja) * | 1995-02-21 | 1996-09-03 | Advantest Corp | 半導体試験装置のタイミング補正装置 |
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| US6275084B1 (en) * | 1998-06-17 | 2001-08-14 | Texas Instruments Incorporated | Phase modulated input/output circuit |
| WO2003061160A1 (fr) * | 2002-01-09 | 2003-07-24 | Advantest Corporation | Circuit de modulation de phase, appareil d'essai, et systeme de communication |
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2002
- 2002-01-09 JP JP2002002349A patent/JP3875106B2/ja not_active Expired - Fee Related
-
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- 2003-01-09 DE DE10392204T patent/DE10392204T5/de not_active Withdrawn
- 2003-01-09 WO PCT/JP2003/000093 patent/WO2003061126A1/ja active Application Filing
-
2004
- 2004-07-09 US US10/887,760 patent/US7339152B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008117622A1 (ja) * | 2007-03-23 | 2008-10-02 | Advantest Corporation | 試験装置および電子デバイス |
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| JP5171811B2 (ja) * | 2007-03-23 | 2013-03-27 | 株式会社アドバンテスト | 試験装置および電子デバイス |
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| WO2003061126A1 (en) | 2003-07-24 |
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