KR20080004671A

KR20080004671A - 동적 ｄｄｒ 제어방법

Info

Publication number: KR20080004671A
Application number: KR1020060063257A
Authority: KR
Inventors: 김남일
Original assignee: 주식회사 대우일렉트로닉스
Priority date: 2006-07-06
Filing date: 2006-07-06
Publication date: 2008-01-10

Abstract

본 발명은 고속의 DDR이 동작시 DDR 자체의 편차나 PCB 및 H/W상의 동작시간상 차이로 발생하는 오류를 개선시키는 동적 DDR 제어 방법에 관한 것이다. 즉, 본 발명에서는 고속의 DDR 동작시 DDR 자체의 편차나 PCB 및 H/W상의 동작시간상 차이로 발생하는 오류를 개선하기 위하여 DDR이 PCB에 부착된 채로 제품이 조립되는 경우 최초의 상태에서 부팅 시 임의의 테스트 데이터를 DDR에 여러 번 리드/라이트를 반복하면서, 데이터 손실이 적은 최적의 DDR 제어 파라미터를 구함으로써, 최적의 DDR 동작을 구현할 수 있도록 한다.

DDR, 동적, PCB, 부팅, EEPROM

Description

동적 ＤＤＲ 제어방법{METHOD FOR CONTROLLING DYNAMICALLY DDR}

도 1은 본 발명의 실시 예가 적용되는 DDR 콘트롤러 회로 구성도,

도 2는 본 발명의 실시 예에 따른 동적 DDR 제어처리 흐름도,

도 3은 본 발명의 실시 예에 따른 동적 DDR 제어를 위한 제어신호 타이밍도.

<도면의 주요 부호에 대한 간략한 설명>

100 : 콘트롤러 102 : DDR

104 : 클럭 발생부

본 발명은 DDR(double date rate) 메모리에 관한 것으로, 특히 고속의 DDR이 동작시 DDR 자체의 편차나 PCB 및 H/W상의 동작시간상 차이로 발생하는 오류를 개선시키는 동적 DDR 제어 방법에 관한 것이다.

통상적으로, DDR 메모리는 하나의 클럭 주기에 두 개의 데이터를 처리하는 메모리로서, 외부에서 입력되는 클럭의 상승에지(edge)와 하강에지에서 데이터를 입/출력할 수 있는 바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM(Synchronous Dram)에 qlk여 두 배의 대역폭을 구현할 수 있어 고속 동작이 가능한 메모리이다.

한편, 위와 같은 DDR 메모리를 시스템에 사용하는 경우 DDR은 고속으로 동작함으로, H/W의 PCB 패턴이나 배치 등에 따라 DDR 제품이 가지고 있는 동작속도가 영향을 받는다. 이에 F/W(Firmware)에서는 DDR을 제어하는 경우 DDR 제어 파형의 동작시간 타이밍을 보상하게 되는데, 이는 설계후, 시스템이 구성된 상태에서 동작 파형을 관측하고, 최적의 시간을 찾아 F/W에 고정된 값을 셋팅하게 된다.

그러나 위와 같은 종래 보상동작은 DDR 부품마다 동작에 편차가 있어 이를 모두 F/W에서 보상하는데는 한계가 있어, DDR의 동작을 제품별로 최적화하지 못하는 문제점이 있었다.

즉, 종래 DDR 제조시 DDR이 PCB에 부착된 이후, F/W에서 최적의 동작 타이밍을 찾기 위해 실험실에서 여러번에 걸쳐 파형을 측정하고, 동작을 테스트하여 임의의 값을 결정하며, 결정된 값은 F/W에 고정 값으로서 항상 같은 타이밍으로 동작을 하게 된다. 그러나, 위와 같이 고정된 타이밍 값은 DDR 실제 제품에 조립되는 경우 DDR의 동작 편차 PCB상의 H/W에 따라 발생하는 편차에 따라 DDR의 동작을 최적으로 동작시키지 못하는 문제점이 있었다.

따라서, 본 발명의 목적은 고속의 DDR이 동작시 DDR 자체의 편차나 PCB 및 H/W상의 동작시간상 차이로 발생하는 오류를 개선시키는 동작 DDR 제어 방법을 제 공함에 있다.

상술한 목적을 달성하기 위한 본 발명은 고속의 DDR 동작시 PCB 또는 H/W상 동작시간 차이로 발생하는 오류를 개선시키기 위한 동적 DDR 제어 방법으로서, (a)상기 DDR이 제품에 조립된 최초의 상태에서 부팅되는 경우 상기 DDR로 임의의 테스트 데이터를 여러 번 리드/라이트 반복시키는 단계와, (b)상기 테스트 데이터의 리드/라이트 시 상기 DDR의 동작을 제어하는 콘트롤러의 제어신호 동작시간 파라미터를 변경하면서 DDR에서의 데이터 손실율을 검사하는 단계와, (c)상기 데이터 손실율이 가장 작은 상기 콘트롤러의 제어신호 동작시간 파라미터를 상기 DDR 구동을 위한 최적의 파라미터값으로 산출하는 단계와, (d)상기 산출된 최적의 동작시간 파라미터값으로 상기 DDR의 동작을 제어하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.

도 1은 본 발명의 실시 예가 적용되는 DDR 콘트롤러의 회로 구성을 도시한 것이다.

이하 상기 도 1을 참조하면, 클럭 발생부(104)는 DDR 콘트롤러(100)의 제어에 의해 클럭신호를 발생하여 DDR(double date rate) 메모리 디바이스(102)로 인가시킨다.

DDR 콘트롤러(100)는 리드 제어회로부(106), 라이트 제어회로부(108), 내부 데이터 스트로브 신호 생성부(110)를 포함한다. 내부 데이터 스트로브 신호 생성 부(110)는 안정적인 DDR 데이터의 리드 및 라이트 동작을 보장하기 위해 클럭의 상승 에지가 유효 데이터의 중앙부에 위치하는 내부 데이터 스트로브 신호를 생성하여 출력한다.

리드 제어회로부(106)는 내부 데이터 스트로브 신호 생성부(110)에서 생성된 내부 데이터 스트로브 신호를 클럭 입력으로 하여 DDR 메모리 디바이스(102)로부터 데이터를 리드한다. 라이트 제어회로부(108)는 내부 데이터 스트로브 신호 생성부(110)로부터 입력받은 내부 데이터 스트로브 신호를 DDR 메모리 디바이스(102)에 데이터 스트로브 신호로 전송한다.

도 2는 본 발명의 실시 예에 따른 DDR 콘트롤러(controller)에서 제품의 최초 부팅시 동적으로 DDR(double date rate)의 리드 라이트를 수행하여 DDR의 리드(read) 라이트(write)를 위한 제어신호의 타이밍을 최적화시키는 동작 제어 흐름을 도시한 것이다. 이하 도 1 및 도 2를 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.

먼저, DDR이 PCB에 부착된 채로 제품이 조립된 최초의 상태에서 부팅 시 DDR 콘트롤러(controller)(100)는 (S200)단계에서 (S202)단계로 진행해서 DDR로 데이터 리드/라이트 동작을 위한 초기 제어신호 타이밍(timing)(동작시간)을 셋팅(setting)하게 된다.

이어 콘트롤러(100)는 (S204)단계에서 위 셋팅된 타이밍의 제어신호를 이용하여 DDR 메모리 디바이스(102)로 테스트 데이터의 리드/라이트를 반복 수행한 후, (S206)단계에서 위 초기 셋팅된 타이밍 제어신호를 이용한 리드/라이트 동작시 발 생하는 데이터 리드/라이트 에러율을 검사한다.

도 3은 클럭 신호의 상승 및 하강 에지에서 리드/라이트 제어신호에 의해 DDR(102)로 데이터를 리드 또는 라이트하기 위한 DDR 콘트롤러(100)의 제어신호 타이밍도를 도시한 것이다.

위와 같이 DDR(102)로 데이터를 리드/라이트 하기 위한 콘트롤러(100)로부터의 제어신호 타이밍은 초기에 고정된 값으로 셋팅되어 있기 때문에 DDR(102)이 실제로 PCB에 부착되어 개별 제품으로 조립되는 경우 제품별 R, L, C 값들에 의해 제어신호 타이밍에 지연이 발생할 수 있음은 전술한 바와 같다.

따라서 본 발명에서는 위 도 3에서와 같이, 초기 셋팅된 제어신호의 타이밍(300)을 위 (S206)단계에서 DDR(102)로 테스트 데이터에 대한 리드/라이트 반복 수행 후, 에러율을 검사하여 제어신호의 타이밍을 클럭의 상승 에지에 맞도록 미세 조정(302)하여 제품별로 최적화되도록 조정하고자 하는 것이다.

즉, 위 (S206)단계에서 초기 셋팅된 타이밍 제어신호를 이용한 DDR(102)로의 데이터 리드/라이트 동작에서 데이터 에러율이 미리 설정된 기준치 이상 발생하여 제어신호의 타이밍이 최적화되지 못한 것으로 검사되는 경우, 콘트롤러(100)는 (S208)단계에서 (S210)단계로 진행해서 (S204)∼(S210)단계를 반복하면서, 여러 번의 데이터 리드/라이트시 DDR 디바이스(102)의 동작을 제어하는 동작시간 파라미터를 변경하여 에러율이 기준치 이내로 최적화 되도록 제어신호의 타이밍을 미세하게 조정시킨다.

이어, 콘트롤러(100)는 (S208)단계에서 DDR(102)로 리드/라이트 되는 테스트 데이터의 에러율이 미리 설정된 기준치 이내로 최적화되는 경우, (S212)단계로 진행해서 위와 같이 에러율이 기준치 이내로 작게 나타나는 제어신호 타이밍을 DDR(102)로 리드/라이트 하기 위한 최적의 제어신호 타이밍 값으로 설정하고, (S214)단계에서 이를 EEPROM에 저장하여 해당 제품의 최적 타이밍 값으로 저장 보관한다.

상기한 바와 같이, 본 발명에서는 고속의 DDR 동작시 DDR 자체의 편차나 PCB 및 H/W상의 동작시간상 차이로 발생하는 오류를 개선하기 위하여 DDR이 PCB에 부착된 채로 제품이 조립되는 경우 최초의 상태에서 부팅 시 임의의 테스트 데이터를 DDR에 여러 번 리드/라이트를 반복하면서, 데이터 손실이 적은 최적의 DDR 제어 파라미터를 구함으로써, 최적의 DDR 동작을 구현할 수 있도록 한다.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.

이상에서 설명한 바와 같이, 본 발명에서는 고속의 DDR 동작시 DDR 자체의 편차나 PCB 및 H/W상의 동작시간상 차이로 발생하는 오류를 개선하기 위하여 DDR이 PCB에 부착된 채로 제품이 조립되는 경우 최초의 상태에서 부팅 시 임의의 테스트 데이터를 DDR에 여러 번 리드/라이트를 반복하면서, 데이터 손실이 적은 최적의 DDR 제어 파라미터를 구함으로써, 최적의 DDR 동작을 구현할 수 있도록 하는 이점 이 있다.

Claims

고속의 DDR 동작시 PCB 또는 H/W상 동작시간 차이로 발생하는 오류를 개선시키기 위한 동적 DDR 제어 방법으로서,

(a)상기 DDR이 제품에 조립된 최초의 상태에서 부팅되는 경우 상기 DDR로 임의의 테스트 데이터를 여러 번 리드/라이트 반복 시키는 단계와,

(b)상기 테스트 데이터의 리드/라이트 시 상기 DDR의 동작을 제어하는 콘트롤러의 제어신호 동작시간 파라미터를 변경하면서 DDR에서의 데이터 손실율을 검사하는 단계와,

(c)상기 데이터 손실율이 가장 작은 상기 콘트롤러의 제어신호 동작시간 파라미터를 상기 DDR 구동을 위한 최적의 파라미터값으로 산출하는 단계와,

(d)상기 산출된 최적의 동작시간 파라미터값으로 상기 DDR의 동작을 제어하는 단계

를 포함하는 동적 DDR 제어방법.
제1항에 있어서,

상기 (c)단계에서 산출되는 최적의 동작시간 파라미터값은, 상기 DDR이 조힙된 제품의 EEPROM상에 저장되어 상기 DDR 동작 시 참조되도록 하는 것을 특징으로 하는 동적 DDR 제어방법.