JP3352762B2 - インサーキットエミュレータのクロック供給装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサの
応用製品のハードウェアのデバッグ支援ツールであるイ
ンサーキットエミュレータのクロック供給装置に関し、
特に、プロセッサに関するクロックに同期した信号の入
出力に関して、プロセッサから出力される信号の遅延時
間が大き過ぎて正しい動作を行わない場合、クロックタ
イミングを連続的に変化させて正しい動作を行なう状態
にさせることにより、不具合の箇所を特定することを可
能としたインサーキットエミュレータのクロック供給装
置に関する。

【０００２】

【従来の技術】従来よりインサーキットエミュレータに
おいては、ターゲットとなるハードウェアの電気的透過
性を確保するために、様々な方法が取られている。

【０００３】例えば、ＰＬＬ回路によってクロック信号
を生成し、バッファやケーブルを経由することにより生
じる電気的遅延や、信号の負荷の増加による影響を除去
できるようになり、インサーキットエミュレータ接続時
であっても、実際にプロセッサが接続されている状況と
同じように動作することが可能となった（特願平３−２
６０３６５）。

【０００４】従来のインサーキットエミュレータの構成
を図７に示す。デバッグのターゲットとなるユーザボー
ド３上のクロック信号生成回路１５により、クロック信
号ＴＣＬＫを生成して、アドレスデコードタイミング発
生回路１７、並びにソケット１４を介して、インサーキ
ットエミュレータ１０１に供給する。

【０００５】アドレスデコードタイミング発生回路１７
は、アドレスの内容をデコードして判断し、メモリ１９
に対して、チップセレクト信号ＣＳ＃を出力し、インサ
ーキットエミュレータ１０１に対して、データ転送終了
を示すデータ転送完了信号ＤＣ＃をＬＯＷレベルにす
る。

【０００６】アドレスデコードタイミング発生回路１７
は、クロック信号ＴＣＬＫに同期して動作し、クロック
信号ＴＣＬＫの立ち上がりでバススタート信号ＢＳ＃が
ＬＯＷレベルで、しかもアドレスバスの上位（Ａ０〜Ａ
１５) が、メモリ１９を示している時は、データ転送完
了信号ＤＣ＃信号をＬＯＷレベルにする。また、メモリ
１９に対しても同様に、アドレスバスＡ０〜Ａ１５が、
メモリ１９を示し、アドレスストローブ信号ＡＳ＃がＬ
ＯＷレベルならば、デバイス選択を示すチップセレクト
信号ＣＳ＃をＬＯＷレベルにする。

【０００７】メモリ１９は、チップセレクト信号ＣＳ＃
がＬＯＷレベルの時に、データバスＤ０〜Ｄ３１に対し
て、アドレスバスの下位Ａ１６〜Ａ３１で選択された内
容を出力する。

【０００８】インサーキットエミュレータ１０１のクロ
ック供給装置１３は、プロセッサ１１に対して、電気的
透過性を維持しながら、クロック信号ＰＣＬＫを供給す
る。つまり、プロセッサ１１に供給されるクロック信号
ＰＣＬＫは、ユーザボード３上で得られるクロック信号
ＴＣＬＫに対して遅延の無い状態で変化する。従って、
プロセッサ１１は、ソケット１４の位置にプロセッサ１
１がある場合と同じタイミングで動作することになる。

【０００９】プロセッサ１１は、クロック信号ＰＣＬＫ
の立ち上がりから、バスサイクルを起動し、アドレスバ
スＡ０〜Ａ３１にアドレスを出力すると、同時に、バス
サイクル開始を示すバススタート信号ＢＳ＃をＬＯＷレ
ベルにする。そのクロック信号ＰＣＬＫの立ち上がりで
アドレスストローブ信号ＡＳ＃をＬＯＷレベルにする。
次のクロック信号ＰＣＬＫの立ち上がりで、バススター
ト信号ＢＳ＃をＨＩＧＨレベルにし、そのクロック信号
ＰＣＬＫの立ち下がりで、データ転送完了信号ＤＣ＃信
号を調べ、ＬＯＷレベルになっている場合は、次のクロ
ック信号ＰＣＬＫの立ち上がりで、データバスＤ０〜Ｄ
３１からデータを取り込む。

【００１０】一方、クロック信号ＰＣＬＫの立ち下がり
で、データ転送完了信号ＤＣ＃信号がＨＩＧＨレベルの
時は、クロック信号ＰＣＬＫにおける次のクロック以降
の毎クロックの立ち下がりで、データ転送完了信号ＤＣ
＃がＬＯＷレベルになるのを待ち、データ転送完了信号
ＤＣ＃がＬＯＷレベルとなったら、次のクロック信号Ｐ
ＣＬＫの立ち上がりで、データバスＤ０〜Ｄ３１からデ
ータを取り込む。

【００１１】ここで、従来のインサーキツトエミュレー
タ１０１をユーザボード３に接続し、０ウェイトのバス
サイクルを行う設計であったものが、アドレスデコード
タイミング発生回路１７の信号出力の遅れ等により、デ
ータ転送完了信号ＤＣ＃信号がＬＯＷレベルとなるため
の十分なセットアップタイムが確保できず、正しいバス
サイクルが行われない様子を、図８に示すタイミングチ
ャートを用いて説明する。

【００１２】プロセッサ１１は、クロック信号ＴＣＬＫ
の立ち上がりから、バススタート信号ＢＳ＃をＬＯＷレ
ベルにし、アドレスバスＡ０〜Ａ３１にアドレスデータ
ａを出力する。すると、ユーザボード３のアドレスデコ
ードタイミング発生回路１７は、これに合わせて、メモ
リ１９にチップセレクト信号ＣＳ＃を出力すると共に、
インサーキットエミュレータ１０１に対してデータ転送
完了信号ＤＣ＃を出力する。

【００１３】しかしここでは、データ転送完了信号ＤＣ
＃を認識する際のクロック信号ＰＣＬＫの立ち上がりに
対するセットアップタイムが不足しているために、プロ
セッサ１１は、バスサイクルがまだ継続しているものと
判断し、データバスＤ０〜Ｄ３１からデータを取り込む
ことを行わず、アドレスバスＡ０〜Ａ３１の値を保持し
て、データ転送完了信号ＤＣ＃信号がＬＯＷレベルにな
るのを待っている。しかしながら、アドレスデコードタ
イミング発生回路１７は、すでに、バスサイクルは終了
したものとして、データ転送完了信号ＤＣ＃をＨＩＧＨ
レベルにしており、この場合、バスサイクルは終了せ
ず、この状態を繰り返してしまう。

【００１４】これらの技術を利用したインサーキットエ
ミュレータ１０１を利用しても、実際に動かないユーザ
ボード３は、結局動かない状態を忠実に再現するだけ
で、例えば、どの程度セットアップタイムが不足してい
るか、これとは逆にどの程度セットアップタイムに余裕
があるかなどを実際に確認することは不可能であった。
従って、このような場合には、以下に示す２つの方法に
より実際に確認を行っていた。

【００１５】（１）ユーザボード上のプロセッサに与え
るクロック周期を変化させる。

【００１６】タイミングが厳しい場合、クロック信号の
周期を長くし、セットアップタイムに余裕を持たせる。
また、タイミングマージンの限界を調べる場合、クロッ
ク信号の周期を短くして、セットアップタイムの余裕な
どをなくしている。

【００１７】この（１）の方法の場合、すべてのバスサ
イクルに関して、セットアップタイムが変化してしまう
ため、どのデバイスに対するバスサイクルでセットアッ
プタイムが不足しているかなどを調べることが困難であ
った。

【００１８】（２）アドレスデコードタイミング発生回
路１７、メモリ１９等の回路を構成する部品を交換す
る。或いは、アドレスデコードタイミング発生回路１７
の構成を変更するなどにより、デコード時間などを変化
させ、セットアップタイムを変化させる。

【００１９】この（２）の方法では、主に、ボード上の
部品の交換、あるいは、配線の変更などが必要であり、
効率的に作業を行うことが困難であった。また、セット
アップタイムを連続的に変化させることは容易ではな
い。

【００２０】従来のインサーキットエミュレータでは、
このような状況下で、セットアップタイムの過不足を実
際に動かして測定することに関して、特に支援を行って
いなかった。

【００２１】

【発明が解決しようとする課題】以上のように、従来の
インサーキットエミュレータのクロック供給装置では、
クロック信号に対するセットアップタイムがどの程度不
足しているか、またはどの程度余裕があるか等を実際に
確認することは不可能であり、例えば、ユーザボード上
のプロセッサに与えるクロック周期を変化させる方法に
よる場合には、バスサイクルを特定することが困難であ
る、また、回路の構成部品の交換による方法では、デバ
ッグ作業を効率的に行うことが困難であり、セットアッ
プタイムを連続的に変化させることが難しいという問題
があった。

【００２２】本発明は、上記問題点を解決するもので、
その目的は、プロセッサに関するクロックに同期した信
号の入出力に関して、プロセッサから出力される信号の
遅延時間が大き過ぎて正しい動作を行わない場合、クロ
ックタイミングを連続的に変化させて正しい動作を行な
う状態にさせることにより、不具合の箇所を特定するこ
とを可能としたインサーキットエミュレータのクロック
供給装置を提供することである。

【００２３】前記課題を解決するために、本発明では、
図１に示す如く、指定される時間差情報apdtに基づき、
当該インサーキットエミュレータ１のターゲットである
ユーザボード３を動作させる第１のクロック信号ＴＣＬ
Ｋの位相をずらした第２のクロック信号ＤＣＬＫ１を生
成する第１のクロック供給回路２３と、前記ユーザボー
ド３上の特定の構成要素１９−ｉ（ｉ＝１〜ｎ；ｎは任
意の正整数）に対するアクセスであるか否かを検出し
て、当該インサーキットエミュレータ１内のプロセッサ
１１に供給する第３のクロック信号ＰＣＬＫのタイミン
グ調整を行なうか否かを決定する判定手段２５と、前記
判定手段２５の判定結果に基づき、前記第１のクロック
信号ＴＣＬＫ及び第２のクロック信号ＤＣＬＫ１を選択
して出力する選択手段２７とを具備することである。

【００２４】また、本発明の別の特徴は、インサーキッ
トエミュレータ１のクロック供給装置１３において、前
記判定手段２５は、指定される前記ユーザボード３にお
けるメモリ空間内での位置情報apadr と、前記ユーザボ
ードをアクセスするアドレスＡＤＲとを比較するアドレ
ス比較手段３１を具備し、前記アドレス比較手段３１の
比較結果に基づき、当該インサーキットエミュレータ１
内のプロセッサ１１に供給する第３のクロック信号ＰＣ
ＬＫのタイミング調整を行なうか否かを決定することで
ある。

【００２５】更に、本発明の別の特徴は、インサーキッ
トエミュレータ１のクロック供給装置１３において、前
記判定手段２５は、指定されるタイミング情報aptim に
より、バスサイクル中の特定タイミングを設定するタイ
ミング設定手段３３を具備し、前記アドレス比較手段３
１の比較結果及び前記タイミング設定手段３３の特定タ
イミングに基づき、当該インサーキットエミュレータ１
内のプロセッサ１１に供給する第３のクロック信号ＰＣ
ＬＫのタイミング調整を行なうか否かを決定することで
ある。

【００２６】更に、本発明の別の特徴は、インサーキッ
トエミュレータ１のクロック供給装置１３において、前
記インサーキットエミュレータ１のクロック供給装置１
３は、前記第１のクロック信号ＴＣＬＫと前記第３のク
ロック信号ＰＣＬＫが同相となるような第４のクロック
信号ＴＣＬＫ１を生成する第２のクロック供給回路２１
を具備し、前記選択手段２７は、前記判定手段２５の判
定結果sel に基づき、前記第４のクロック信号ＴＣＬＫ
１及び第２のクロック信号ＤＣＬＫ１を選択して出力す
ることである。

【００２７】更に、本発明の別の特徴は、クロック供給
装置１３において、前記ユーザボード３におけるメモリ
空間内での位置情報apadr 及び前記タイミング情報apti
m は、それぞれ前記アドレス比較手段３１及び前記タイ
ミング設定手段３３内に設定可能であることである。

【００２８】更に、本発明の別の特徴は、インサーキッ
トエミュレータ１のクロック供給装置において、前記時
間差情報adptは、前記第１のクロック供給回路２３内に
設定可能であることである。

【００２９】

【作用】本発明のインサーキットエミュレータのクロッ
ク供給装置１３は、図１に示す如く、ｎ個（ｎは任意の
正整数）の構成要素１９−１〜１９−ｎと、前記構成要
素１９−１〜１９−ｎを駆動する第１のクロック信号Ｔ
ＣＬＫを生成するクロック信号生成回路１５とを備える
ユーザボード３に対して、ホストマシン５の制御の基
に、エミュレーションを行なうインサーキットエミュレ
ータ１内に搭載されるものである。

【００３０】本発明の第１の特徴のインサーキットエミ
ュレータのクロック供給装置では、第１のクロック供給
回路２３により、指定される時間差情報apdtに基づい
て、第１のクロック信号ＴＣＬＫに時間差を与えた第２
のクロック信号ＤＣＬＫ１を生成し、判定手段２５によ
り、ユーザボード３上の特定の構成要素１９−ｉ（ｉ＝
１〜ｎ）に対するアクセスであるか否かを検出して、プ
ロセッサ１１に供給する第３のクロック信号ＰＣＬＫの
タイミング調整を行なうか否かを決定し、判定手段２５
の判定結果に基づき、選択手段２７によって第１のクロ
ック信号ＴＣＬＫ及び第２のクロック信号ＤＣＬＫ１を
選択してプロセッサ１１に供給するようにしている。

【００３１】これにより、プロセッサ１１に供給する第
３のクロック信号ＰＣＬＫとして、ユーザボード３から
供給される状態と一致させて供給する場合と、予め指定
した時間差を与えて供給する場合とで選択可能となり、
また、判定手段２５によりユーザボード３上の特定の構
成要素１９−ｉに対するアクセスであるか否かで判断し
て、時間差を持つクロック信号として供給する場合を決
定しているので、不具合の原因となっているバスサイク
ルを特定することができ、プロセッサから出力される信
号の遅延時間が大き過ぎて正しい動作を行わない場合に
も、これを連続的に変化させることにより、正しい動作
を行なう状態にさせることにより、不具合の箇所を特定
することが可能となる。

【００３２】また、本発明の第２の特徴のインサーキッ
トエミュレータのクロック供給装置では、判定手段２５
は、指定されるメモリ空間内での位置情報apadr と、ユ
ーザボードをアクセスするアドレスＡＤＲとを比較する
アドレス比較手段３１を備えて、アドレス比較手段３１
の比較結果に基づいて、プロセッサ１１に供給する第３
のクロック信号ＰＣＬＫのタイミング調整を行なうか否
かを決定するようにしている。

【００３３】これにより、第１の特徴のインサーキット
エミュレータのクロック供給装置と同様に、不具合の原
因となっているバスサイクルを特定することができる。

【００３４】また、本発明の第３の特徴のインサーキッ
トエミュレータのクロック供給装置では、判定手段２５
は、指定されるタイミング情報aptim により、バスサイ
クル中の特定タイミングを設定するタイミング設定手段
３３を備えて、アドレス比較手段３１の比較結果及びタ
イミング設定手段３３の特定タイミングに基づき、例え
ばこれらの出力の論理和を取って、プロセッサ１１に供
給する第３のクロック信号ＰＣＬＫのタイミング調整を
行なうか否かを決定している。

【００３５】これにより、第１及び第２のインサーキッ
トエミュレータのクロック供給装置と同様に、不具合の
原因となっているバスサイクルを特定すると共に、該バ
スサイクル中のどのタイミングで、第３のクロック信号
ＰＣＬＫのタイミング調整を行なうかを指定することに
より、更に細かく不具合の箇所を特定することができ
る。

【００３６】また、本発明の第４の特徴のインサーキッ
トエミュレータのクロック供給装置では、第１のクロッ
ク信号ＴＣＬＫと第３のクロック信号ＰＣＬＫが同相と
なるような第４のクロック信号ＴＣＬＫ１を生成する第
２のクロック供給回路２１を、例えば、位相比較器、ロ
ーパスフィルタ、及び電圧制御発振器、並びにまたは分
周器等で構成して、選択手段２７において、判定手段２
５の判定結果sel に基づき、第４のクロック信号ＴＣＬ
Ｋ１及び第２のクロック信号ＤＣＬＫ１を選択して出力
するようにしている。

【００３７】これにより、第１、第２、及び第３のイン
サーキットエミュレータのクロック供給装置と同様の効
果を有すると共に、ユーザボード３から供給される第１
のクロック信号ＴＣＬＫに対して、遅延のない第３のク
ロック信号ＰＣＬＫをインサーキットエミュレータ１内
部へ供給することができ、電気的に極めて透過性の高い
状態を維持することができる。

【００３８】更に、本発明の第５及び第６の特徴のイン
サーキットエミュレータのクロック供給装置では、ユー
ザボード３におけるメモリ空間内での位置情報apadr 及
びタイミング情報aptim は、それぞれアドレス比較手段
３１内のレジスタＣＯＭＰ及びタイミング設定手段３３
内のレジスタＤＥＬＡＹに設定可能とし、また時間差情
報apdtも第１クロック供給回路２３内のレジスタＤＩＦ
Ｆ（図示せず）に設定可能としている。

【００３９】つまり、ホストマシン５からのコマンドに
よって、レジスタＣＯＭＰ及びレジスタＤＥＬＡＹにバ
スサイクルを特定する情報と、バスサイクル中のタイミ
ングを特定する情報とをそれぞれ設定し、更にレジスタ
ＤＩＦＦにタイミングを微調整する情報を設定すること
により、判定手段２５における判定処理を容易に行なう
ことができ、エミュレーションの作業効率を高めること
ができる。

【００４０】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。尚、記述中の信号名称について、信号名に続
いて＃の付くものは、その信号が負論理信号であること
を示す。

【００４１】図２に本発明の一実施例に係るインサーキ
ットエミュレータ、ユーザボード、及びホストマシンの
接続構成図を示す。本実施例では、エミュレーションの
ターゲットとなるユーザボード３にインサーキットエミ
ュレータ１を接続して、ホストマシン５の制御のもとに
エミュレーションを実行する。

【００４２】即ち、ユーザボード３上の本来プロセッサ
１１が接続されるソケット１４及びケーブルを介して、
第１のクロック信号ＴＣＬＫ、アドレスバスＡ０〜Ａ３
１、データバスＤ０〜Ｄ３１、バスサイクル制御信号Ｗ
Ｒ＃，ＢＳ＃，及びＡＳ＃等、並びにデータ転送終了信
号ＤＣ＃等が、インサーキットエミュレータ１と接続さ
れる。また、インサーキットエミュレータ１はホストマ
シン５と接続され、オペレータとの対話により、即ち、
オペレータからの指示に応じてインサーキットエミュレ
ータ１によるデバッグ処理が行なわれる。

【００４３】ユーザボード３上では、クロック信号生成
回路１５により第１のクロック信号ＴＣＬＫを生成し
て、アドレスデコードタイミング発生回路１７、並びに
ソケット１４を介してインサーキットエミュレータ１に
供給している。

【００４４】アドレスデコードタイミング発生回路１７
は、アドレスＡ０〜Ａ１５の内容をデコードして判断
し、メモリ１９に対してチップセレクト信号ＣＳ＃を出
力し、インサーキットエミュレータ１に対してデータ転
送完了信号ＤＣ＃を出力する。

【００４５】アドレスデコードタイミング発生回路１７
は、第１のクロック信号ＴＣＬＫに同期して動作し、第
１のクロック信号ＴＣＬＫの立ち上がりでバススタート
信号ＢＳ＃がＬＯＷレベルで、しかもアドレスバスの上
位（Ａ０〜Ａ１５) が、メモリ１９を示している時は、
データ転送完了信号ＤＣ＃信号をＬＯＷレベルにする。
また、メモリ１９に対しても同様に、アドレスバスＡ０
〜Ａ１５が、メモリ１９を示し、アドレスストローブ信
号ＡＳ＃がＬＯＷレベルならば、デバイス選択を示すチ
ップセレクト信号ＣＳ＃を出力する。

【００４６】メモリ１９は、チップセレクト信号ＣＳ＃
がＬＯＷレベルの時に、データバスＤ０〜Ｄ３１に対し
て、アドレスバスの下位Ａ１６〜Ａ３１で選択された内
容を出力する。

【００４７】インサーキットエミュレータ１のクロック
供給装置１３は、プロセッサ１１に対して、電気的透過
性を維持しながら、第３のクロック信号ＰＣＬＫを供給
する。つまり、プロセッサ１１に供給される第３のクロ
ック信号ＰＣＬＫは、ユーザボード３上で得られる第１
のクロック信号ＴＣＬＫに対して遅延の無い状態で変化
する。従って、プロセッサ１１は、ソケット１４の位置
にプロセッサ１１がある場合と同じタイミングで動作す
ることになる。

【００４８】プロセッサ１１は、第３のクロック信号Ｐ
ＣＬＫの立ち上がりから、バスサイクルを起動し、アド
レスバスＡ０〜Ａ３１にアドレスを出力すると同時に、
バススタート信号ＢＳ＃をＬＯＷレベルにする。次の第
３のクロック信号ＰＣＬＫの立ち上がりで、バススター
ト信号ＢＳ＃をＨＩＧＨレベルにし、次の第３のクロッ
ク信号ＰＣＬＫの立ち下がりで、データ転送完了信号Ｄ
Ｃ＃信号を調べ、ＬＯＷレベルになっている場合は、次
の第３のクロック信号ＰＣＬＫの立ち上がりで、データ
バスＤ０〜Ｄ３１からデータを取り込む。

【００４９】一方、第３のクロック信号ＰＣＬＫの立ち
下がりで、データ転送完了信号ＤＣ＃信号がＨＩＧＨレ
ベルの時は、第３のクロック信号ＰＣＬＫにおける次の
クロック以降の毎クロックの立ち下がりで、データ転送
完了信号ＤＣ＃がＬＯＷレベルになるのを待ち、データ
転送完了信号ＤＣ＃がＬＯＷレベルとなったら、次の第
３のクロツク信号ＰＣＬＫの立ち上がりで、データバス
Ｄ０〜Ｄ３１からデータを取り込む。

【００５０】以上の動作説明は、従来のインサーキット
エミュレータにおけるものと同じである。本実施例では
クロック供給装置１３を図３に示すような構成とするこ
とにより、以下に述べる機能を備えている。

【００５１】先ず、図３に従って、クロック供給装置１
３の構成を説明する。同図において、本実施例のインサ
ーキットエミュレータのクロック供給装置は、ホストマ
シン５からの時間差指定信号apdtにより時間差Δｔを保
持する時間差指定レジスタＤＩＦＦと、時間差指定レジ
スタＤＩＦＦに保持されたディジタル量の時間差Δｔを
アナログ量に変換して時間差指定信号apdt’に出力する
ＤＡコンバータ２２と、第１のクロック信号ＴＣＬＫの
位相を、時間差指定信号apdt’に基づき時間差Δｔだけ
ずらした第２のクロック信号ＤＣＬＫ１を生成する第１
のクロック供給回路２３’と、第１のクロック信号ＴＣ
ＬＫとプロセッサ１１に供給される第３のクロック信号
ＰＣＬＫとが同相となるように第４のクロック信号ＴＣ
ＬＫ１を生成する第２のクロック供給回路２１と、ユー
ザボード３上の特定の構成要素に対するアクセスである
か否かを検出して、プロセッサ１１に供給する第３のク
ロック信号ＰＣＬＫのタイミング調整を行なうか否かを
決定する判定手段２５と、判定手段２５の判定結果に基
づき、第４のクロック信号ＴＣＬＫ１及び第２のクロッ
ク信号ＤＣＬＫ１を選択して出力する選択手段２７とか
ら構成されている。

【００５２】第１のクロック供給回路２３’、第１のク
ロック信号ＴＣＬＫに対して一定の時間差（Δｔ）を持
つ第２のクロック信号ＤＣＬＫ１を生成する。この時間
差（Δｔ）は、予めホストマシン５からの時間差指定信
号apdtにより指定される。尚、時間差指定信号apdtの最
小変化量（量子）は、第１のクロックＴＣＬＫの周期に
比較して、無視できる程小さい（細かい）ものであると
する。

【００５３】第２のクロック供給回路２１は、例えば、
位相比較器、ローパスフィルタ、及び電圧制御発振器、
並びにまたは分周器等で構成して（特願平３−２６０５
６５参照）、ユーザボード３から得られる第１のクロッ
ク信号ＴＣＬＫに対して、プロセッサ１１に供給する第
３のクロック信号ＰＣＬＫの位相が一致するように、後
記信号選択ゲートＧ３の遅延時間を考慮した第４のクロ
ック信号ＴＣＬＫ１と、第４のクロック信号ＴＣＬＫ１
の立ち上がり／立ち下がりでは常に立ち上がりとなる、
即ち第４のクロック信号ＴＣＬＫ１の１／２周期の第５
のクロック信号ＴＣＬＫ２とを生成する。

【００５４】判定手段２５は、ホストマシン５によって
指定されるユーザボード３上のメモリ空間内でのアドレ
ス指定信号apadr 、並びにプロセッサ１１がユーザボー
ド３をアクセスするアドレスデータＡ０〜Ａ１５を比較
するアドレス比較回路３１と、ホストマシン５によって
指定されるタイミング指定信号aptim により、バスサイ
クル中の特定タイミングを設定するカウンタ３３とアド
レス比較回路３１及びカウンタ３３の出力の否定論理和
を取るＯＲゲートＧ２とから成っている。

【００５５】アドレス比較回路３１は、どのアドレスに
対するバスアクセスに対して第４のクロック信号ＰＣＬ
Ｋのタイミングの変更を行うかを指定するもので、その
対象となるアドレスの上位αをアドレス指定レジスタＣ
ＯＭＰに保持し、アドレスバスの上位Ａ０〜Ａ１５の内
容がαと一致した時に、一致信号equal#をＬＯＷレベル
とし、一致しない時にはＨＩＧＨレベルとして出力す
る。アドレス指定レジスタＣＯＭＰの値は、予めホスト
マシン５からのアドレス指定信号apadr により指定され
る。

【００５６】カウンタ３３は、どのクロックの変化する
タイミングを指定したものに変更するかを指定するもの
で、バススタート信号ＢＳ＃信号が、ＨＩＧＨレベルか
ら、ＬＯＷレベルに変化した時に、カウンタ３３の内容
をクリアして値を”０”とする。またカウンタ３３の内
容が、タイミング指定レジスタＤＥＬＡＹの値と一致し
た時に、カウンタ出力WAIT# をＬＯＷレベルとし、一致
しない時にはＨＩＧＨレベルとして出力する。タイミン
グ指定レジスタＤＥＬＡＹの値は、予めホストマシン５
からのタイミング指定信号aptim により指定される。

【００５７】ＯＲゲートＧ２は、アドレス比較が一致
（一致信号equal#がＬＯＷレベル）し、しかも、指定し
たクロックカウントになった時（カウンタ出力WAIT# が
ＬＯＷレベル）に、出力Btiming#をＬＯＷレベルとし、
そうでない時は、ＨＩＧＨレベルとして出力する。ま
た、この出力Btiming#を受けるフリップフロップＤＦＦ
は、第５のクロック信号ＴＣＬＫ２の立ち下がりで、Ｏ
ＲゲートＧ２の出力Btiming#がＨＩＧＨレベルの時、切
り替え信号Ａ／Ｂ＃をＨＩＧＨレベルとし、出力Btimin
g#がＬＯＷレベルの時には切り替え信号Ａ／Ｂ＃をＬＯ
Ｗレベルとする。尚、切り替え信号Ａ／Ｂは信号Ａ／Ｂ
＃の反転信号である。またフリップフロップＤＦＦは、
第５のクロック信号ＴＣＬＫ２が立ち下がるタイミング
以外はその値を保持する。

【００５８】また選択手段２７は、信号選択ゲートＧ３
により構成され、第４のクロック信号ＴＣＬＫ１及び第
２のクロック信号ＤＣＬＫ１の何れをプロセッサ１１に
第２のクロック信号ＰＣＬＫとして出力するかを切り替
え信号Ａ／Ｂ＃によって指定し、切り替え信号Ａ／Ｂ＃
がＨＩＧＨレベルの時は、第４のクロック信号ＴＣＬＫ
１を出力し、切り替え信号Ａ／Ｂ＃がＬＯＷレベルの時
は、第２のクロック信号ＤＣＬＫ１を出力する。

【００５９】次に、本実施例の動作を図４、図５、及び
図６に示すタイミングチャートを用いて説明する。

【００６０】先ず図４は、時間差指定apdt＝０、アドレ
ス指定apadr （アドレスバスの上位Ａ０〜Ａ１５）＝
α、タイミング指定aptim ＝１の下で、バスサイクルが
０ウェイトで行なわれる場合のタイミングチャートであ
る。

【００６１】クロック信号生成回路１５から生成される
第１のクロック信号ＴＣＬＫに対して、第２のクロック
信号ＤＣＬＫ１は時間差指定apdt＝０のため同位相、同
周期の信号として、第４のクロック信号は同周期で、信
号選択ゲートＧ３の遅延時間分（ｔ１）だけ位相の進ん
だ信号として生成され、また第５のクロック信号ＴＣＬ
Ｋ２は、第４のクロック信号ＴＣＬＫ１の１／２周期の
信号として生成されている。また、予め切り替え信号Ａ
／Ｂ＃はＨＩＧＨレベルになっているので、プロセッサ
１１には、第１のクロック信号ＴＣＬＫとタイミングの
一致した第３のクロック信号ＰＣＬＫが入力されてい
る。

【００６２】この状態で、プロセッサ１１はバスサイク
ルを開始し、アドレスバスＡ０〜Ａ３１にアドレス信号
を出力する。また、アドレス比較回路３１内のアドレス
指定レジスタＣＯＭＰには値”α”が設定されており、
カウンタ３３内のタイミング指定レジスタＤＥＬＡＹに
は値”１”が設定されている。

【００６３】アドレスバスの上位Ａ０〜Ａ１５が値”
α”の時、アドレス比較回路３１では、アドレス指定レ
ジスタＣＯＭＰ内の値と一致するので、一致信号equal#
はＬＯＷレベルとなる。一方カウンタ３３は、バススタ
ート信号ＢＳ＃信号がＬＯＷレベルに変化した時に内容
がクリアされて、その後、第５のクロック信号ＴＣＬＫ
２の立ち上がりでカウントアップされていくが、カウン
タ３３の内容とタイミング指定レジスタＤＥＬＡＹの内
容（＝１）が一致する時、出力WAIT# はＬＯＷレベルと
なる。

【００６４】その結果、ＯＲゲートＧ２の出力である信
号Btiming#はＬＯＷレベルとなり、切り替え信号Ａ／Ｂ
＃がＬＯＷレベルとなる間、信号選択ゲートＧ３では第
２のクロック信号ＤＣＬＫ１が選択されることとなる。

【００６５】プロセッサ１１は、第３のクロック信号Ｐ
ＣＬＫの立ち下がりのタイミングを基準点として、デー
タ転送完了信号ＤＣ＃をサンプリングしている。この場
合は、時間差指定apdt＝０であるため、データ転送完了
信号ＤＣ＃の第３のクロック信号ＰＣＬＫに対するセッ
トアップタイムが不足しており、この時点ではＨＩＧＨ
レベルであると判断する。プロセッサ１１は、第３クロ
ック信号において次にＬＯＷレベルになる時点を待つ
が、この場合も、従来技術の説明で述べた場合と同様に
バスサイクルが終了しなくなってしまう。

【００６６】このような場合、本実施例のインサーキッ
トエミュレータのクロック供給装置では、時間差指定ap
dt及びまたはタイミング指定aptim を変えて不具合とな
っているバスサイクル中のタイミングを特定することが
できる。

【００６７】図５は、時間差指定apdt＝Δｔ、アドレス
指定apadr （アドレスバスの上位Ａ０〜Ａ１５）＝α、
タイミング指定aptim ＝１の下で、バスサイクルが０ウ
ェイトで行なわれる場合のタイミングチャートである。

【００６８】この場合も、図４と同様に、データ転送完
了信号ＤＣ＃を入力する時の基準となる第３のクロック
信号ＰＣＬＫの立ち下がりが、ユーザボード３から得ら
れる第１のクロック信号ＴＣＬＫとは異なったタイミン
グで行なわれることになる。

【００６９】この時、データ転送完了信号ＤＣ＃の第３
のクロック信号ＰＣＬＫに対するセットアップタイム
は、図４の場合よりも指定された時間差Δｔだけ多く確
保されているので、プロセッサ１１は、ここでＬＯＷレ
ベルであると判断する。従って、プロセッサ１１は第３
のクロック信号ＰＣＬＫにおける次の立ち上がりで、デ
ータバスＤ０〜Ｄ３１からデータを取り込むことができ
る。

【００７０】つまり、時間差指定apdt＝Δｔ、アドレス
指定apadr （アドレスバスの上位Ａ０〜Ａ１５）＝α、
タイミング指定aptim ＝１の設定により正常な動作が確
認できたことにより、メモリ１９に対するバスサイクル
において、データ転送完了信号ＤＣ＃の第３のクロック
信号ＰＣＬＫに対するセットアップタイムがΔｔだけ不
足している、と判断できる。

【００７１】更に、図６は時間差指定apdt＝Δｔ、アド
レス指定apadr （アドレスバスの上位Ａ０〜Ａ１５）＝
α、タイミング指定aptim ＝２の下で、バスサイクルが
０ウェイトで行なわれる場合のタイミングチャートであ
る。

【００７２】この場合には、プロセッサ１１に第３のク
ロック信号ＰＣＬＫを供給して、データバスＤ０〜Ｄ３
１からデータを取り込む時に、第３のクロック信号ＰＣ
ＬＫの立ち上がりタイミングが指定された時間差Δｔ
（正確には、Δｔ＋ｔ１）だけ遅れて、データの取り込
みが行なわれることになる。

【００７３】即ち、カウンタ３３内のタイミング指定レ
ジスタＤＥＬＡＹには、予め値”２”が設定されてお
り、カウンタ３３の内容とタイミング指定レジスタＤＥ
ＬＡＹの内容（＝２）が一致する時、出力WAIT# はＬＯ
Ｗレベルとなり、ＯＲゲートＧ２の出力信号Btiming#は
ＬＯＷレベルとなり、切り替え信号Ａ／Ｂ＃がＬＯＷレ
ベルとなる間、第３のクロック信号ＰＣＬＫとして第２
のクロック信号ＤＣＬＫ１が選択されることとなり、デ
ータバスＤ０〜Ｄ３１上のデータを読み込む時のセット
アップタイムが時間差Δｔだけ余分に与えられたことに
なる。

【００７４】つまり図６では、データの読み込みタイミ
ングに関しての時間的余裕を確かめており、時間差Δｔ
を設定する時間差指定信号apdtは、ホストマシン５から
与えることが可能であり、時間差指定信号apdtを変化さ
せることにより、どの程度の時間差Δｔの指定で正しい
バスサイクルが行なえるかを調べることが可能である。

【００７５】このように、本実施例のインサーキットエ
ミュレータ１のクロック供給装置１３によれば、任意の
アドレスに対するバスサイクルの任意のクロツクの変化
するタイミングに対して、任意の遅延時間Δｔを設定す
ることが可能であり、バスサイクルを特定して、タイミ
ングの確認を行なうことが可能である。

【００７６】また、クロック供給装置１３内部で保持す
るアドレス指定レジスタＣＯＭＰ、タイミング指定レジ
スタＤＥＬＡＹの値、並びにプロセッサ１１に供給する
第３のクロック信号ＰＣＬＫのタイミングのずれ（Δ
ｔ）は、ホストマシン５から与えられるデバッグコマン
ドによって指定することができるので、これをプログラ
ム化することにより、バスサイクルの特定、並びに任意
のバスサイクルにおける第３のクロック信号ＰＣＬＫの
タイミングの特定を、連続的に変化させて、エミュレー
ションを実施することができ、デバッグ作業を効率良く
行なうことが可能である。

【００７７】尚、本実施例では、時間差指定レジスタＤ
ＩＦＦに保持される時間差Δｔ（ディジタル量）をアナ
ログ量に変換する手段としてＤＡコンバータ２２を使用
したが、時間差指定レジスタＤＩＦＦ内の値に応じて電
圧（アナログ量）を発生する可変電圧手段を使用しても
実現可能である。

【００７８】

【発明の効果】以上のように、本発明の第１及び第２の
特徴のインサーキットエミュレータのクロック供給装置
によれば、第１のクロック供給回路により、指定される
時間差情報に基づいて第１のクロック信号に時間差を与
えた第２のクロック信号を生成し、判定手段により、ア
ドレス比較手段における指定されるメモリ空間内での位
置情報とユーザボードをアクセスするアドレスとの比較
結果に基づいて、プロセッサに供給する第３のクロック
信号のタイミング調整を行なうか否かを決定し、判定手
段の判定結果に基づき、選択手段によって第１のクロッ
ク信号及び第２のクロック信号を選択してプロセッサに
供給することとしたので、プロセッサに供給する第３の
クロック信号として、ユーザボードから供給される状態
と一致させて供給する場合と、予め指定した時間差を与
えて供給する場合との選択が可能となり、また、判定手
段によりユーザボード上の特定の構成要素に対するアク
セスであるか否かで判断して、時間差を持つクロック信
号として供給する場合を決定しているので、不具合の原
因となっているバスサイクルを特定することができ、プ
ロセッサから出力される信号の遅延時間が大き過ぎて正
しい動作を行わない場合にも、これを連続的に変化させ
ることにより、正しい動作を行なう状態にさせることに
より、不具合の箇所を特定することの可能なインサーキ
ットエミュレータのクロック供給装置を提供することが
できる。

【００７９】また、本発明の第３の特徴のインサーキッ
トエミュレータのクロック供給装置によれば、判定手段
において、アドレス比較手段による比較結果、並びにタ
イミング設定手段により特定タイミングに基づき、例え
ばこれらの出力の論理和を取って、プロセッサに供給す
る第３のクロック信号のタイミング調整を行なうか否か
を決定することとしたので、第１及び第２のインサーキ
ットエミュレータのクロック供給装置と同様に、不具合
の原因となっているバスサイクルを特定すると共に、該
バスサイクル中のどのタイミングで第３のクロック信号
のタイミング調整を行なうかを指定することにより、更
に細かく不具合の箇所を特定することの可能なインサー
キットエミュレータのクロック供給装置を提供すること
ができる。

【００８０】また、本発明の第４の特徴のインサーキッ
トエミュレータのクロック供給装置によれば、第１のク
ロック信号と第３のクロック信号が同相となるような第
４のクロック信号を生成する第２のクロック供給回路
を、例えば、位相比較器、ローパスフィルタ、及び電圧
制御発振器、並びにまたは分周器等で構成して、選択手
段において、判定手段の判定結果に基づき、第４のクロ
ック信号及び第２のクロック信号を選択して出力するこ
ととしたので、第１、第２、及び第３のインサーキット
エミュレータのクロック供給装置と同様の効果を有する
と共に、ユーザボードから供給される第１のクロック信
号に対して、遅延のない第３のクロック信号をインサー
キットエミュレータ内部へ供給することができ、電気的
に極めて透過性の高い状態を維持可能なインサーキット
エミュレータのクロック供給装置を提供することができ
る。

【００８１】更に、本発明の第５及び６の特徴のインサ
ーキットエミュレータのクロック供給装置によれば、ユ
ーザボードにおけるメモリ空間内での位置情報及びタイ
ミング情報を、それぞれアドレス比較手段内のレジスタ
及びタイミング設定手段内のレジスタに設定可能とし、
また、時間差情報を第１クロック供給回路内のレジスタ
に設定可能としたので、ホストマシンからのコマンドに
よって、各レジスタにバスサイクルを特定する情報、バ
スサイクル中のタイミングを特定する情報、及びタイミ
ングを微調整する情報をそれぞれ設定することにより、
判定手段における判定処理を容易に行なうことができ、
エミュレーションの作業効率を高めることの可能なイン
サーキットエミュレータのクロック供給装置を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例に係るインサーキットエミュ
レータ、ユーザボード、及びホストマシンの接続構成図
である。

【図３】実施例のインサーキットエミュレータのクロッ
ク供給装置の回路構成図である。

【図４】実施例において時間差指定apdt＝０、アドレス
指定apadr ＝α、タイミング指定aptim ＝１の下で、バ
スサイクルが０ウェイトで行なわれる場合のタイミング
チャートである。

【図５】実施例において時間差指定apdt＝Δｔ、アドレ
ス指定apadr ＝α、タイミング指定aptim ＝１の下で、
バスサイクルが０ウェイトで行なわれる場合のタイミン
グチャートである。

【図６】実施例において時間差指定apdt＝Δｔ、アドレ
ス指定apadr ＝α、タイミング指定aptim ＝２の下で、
バスサイクルが０ウェイトで行なわれる場合のタイミン
グチャートである。

【図７】従来のインサーキットエミュレータの構成図で
ある。

【図８】従来のインサーキットエミュレータの動作を説
明するタイミングチャートである。

【符号の説明】

１，１０１ インサーキットエミュレータ ３ ユーザボード ５ ホストマシン １１ プロセッサ １３，１１３ クロック供給装置 １４ ソケット １５ クロック信号生成回路 １７ アドレスデコードタイミング発生回路 １９ メモリ １９−ｉ（ｉ＝１〜ｎ） ユーザボード上の構成要素 ２１ 第２のクロック供給回路 ２２ ＤＡコンバータ ２３，２３’ 第１のクロック供給回路 ２５ 判定手段 ２７ 選択手段 ３１ アドレス比較回路（アドレス比較手段） ３３ カウンタ（タイミング設定手段） ＴＣＬＫ 第１のクロック信号 ＤＣＬＫ１ 第２のクロック信号 ＰＣＬＫ 第３のクロック信号 ＴＣＬＫ１ 第４のクロック信号 ＴＣＬＫ２ 第５のクロック信号 apadr アドレス指定信号（メモリ空間内の位置情報） ＡＤＲ アドレス aptim タイミング指定信号 apdt，apdt’ 時間差指定信号 sel 判定手段の判定結果 Ａ０〜Ａ３１ アドレスバス Ｄ０〜Ｄ３１ データバス ＷＲ＃ ライト信号 ＢＳ＃ バススタート信号 ＡＳ＃ アドレスストローブ信号 ＤＣ＃ データ転送終了信号 ＣＳ＃ チップセレクト信号 Ｇ１ ＡＮＤゲート Ｇ２ ＯＲゲート Ｇ３ 信号選択ゲート ＣＯＭＰ アドレス指定レジスタ ＤＥＬＡＹ タイミング指定レジスタ ＤＩＦＦ 時間差指定レジスタ ＤＦＦ フリップフロップ equal# 一致信号 WAIT# カウンタ出力 Btiming# ＯＲゲート出力 Ａ／Ｂ＃，Ａ／Ｂ 切り替え信号 Δｔ 指定された時間差 ｔ１ 位相差

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−169815（ＪＰ，Ａ) 特開 平５−66993（ＪＰ，Ａ) 特開 昭61−183751（ＪＰ，Ａ) 特開 平５−100887（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/277 G06F 12/00,12/06 G06F 13/20 - 13/42 G06F 1/04

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 プロセッサと、このプロセッサがアクセ
   スする複数の構成要素を搭載したユーザボードのデバッ
   クを行うためのインサーキットエミュレータにクロック
   信号を供給するクロック供給装置であって、指定される
   時間差情報に基づき、当該インサーキットエミュレータ
   のターゲットである前記ユーザボードに接続され、前記
   ユーザボードを動作させる第１のクロック信号を受け、
   前記第１のクロック信号の位相をずらした第２のクロッ
   ク信号を生成する第１のクロック供給回路と、前記ユー
   ザボード上の前記構成要素の中から任意に選択された１
   つの構成要素に対して、当該インサーキットエミュレー
   タ内のプロセッサによるアクセスが行われたか否かを検
   出して、当該インサーキットエミュレータ内のプロセッ
   サを動作させる第３のクロック信号のタイミング調整を
   行なうか否かを決定する判定手段と、前記判定手段の判
   定結果に基づき、前記第１のクロック信号及び第２のク
   ロック信号のいずれかを前記第３のクロック信号として
   選択して出力する選択手段とを有すると共に前記判定手
   段は、指定される前記ユーザボードにおけるメモリ空間
   内での、前記選択された１つの構成要素の位置情報と、
   前記ユーザボードをアクセスするアドレスとを比較する
   アドレス比較手段を有し、前記アドレス比較手段の比較
   結果に基づき、当該インサーキットエミュレータ内のプ
   ロセッサに供給する第３のクロック信号のタイミング調
   整を行なうか否かを決定することを特徴とするインサー
   キットエミュレータのクロック供給装置。
2. 【請求項２】 前記判定手段は、指定されるタイミング
   情報により、バスサイクル中の特定タイミングを設定す
   るタイミング設定手段を有し、前記アドレス比較手段の
   比較結果及び前記タイミング設定手段の特定タイミング
   に基づき、当該インサーキットエミュレータ内のプロセ
   ッサに供給する第３のクロック信号のタイミング調整を
   行なうか否かを決定することを特徴とする請求項１に記
   載のインサーキットエミュレータのクロック供給装置。
3. 【請求項３】 前記インサーキットエミュレータのクロ
   ック供給装置は、前記第１のクロック信号と前記第３の
   クロック信号が同相となるように前記第１のクロック信
   号の位相を調整する第２のクロック供給回路を有し、前
   記選択手段は、前記判定手段の判定結果に基づき、前記
   第２のクロック供給回路で調整された前記第１のクロッ
   ク信号と前記第２のクロック信号のいずれかを選択して
   出力することを特徴とする請求項１または２に記載のイ
   ンサーキットエミュレータのクロック供給装置。
4. 【請求項４】 前記ユーザボードにおけるメモリ空間内
   での位置情報及び前記タイミング情報は、それぞれ前記
   アドレス比較手段及び前記タイミング設定手段内に設定
   可能であることを特徴とする請求項２または３に記載の
   インサーキットエミュレータのクロック供給装置。
5. 【請求項５】 前記時間差情報は、前記第１のクロック
   供給回路内に設定可能であることを特徴とする請求項
   １、２、３、または４に記載のインサーキットエミュレ
   ータのクロック供給装置。
6. 【請求項６】 プロセッサと、このプロセッサがアクセ
   スする複数の構成要素を搭載したユーザボードのデバッ
   クを行うためのインサーキットエミュレータにクロック
   信号を供給するクロック供給装置であって、指定される
   時間差情報に基づき、当該インサーキットエミュレータ
   のターゲットである前記ユーザボードに接続され、前記
   ユーザボードを動作させる第１のクロック信号を受け、
   前記第１のクロック信号の位相をずらした第２のクロッ
   ク信号を生成する第１のクロック供給回路と、前記ユー
   ザボード上の前記構成要素の中から選択された１つの構
   成要素に対して、当該インサーキットエミュレータ内の
   プロセッサを動作させる第３のクロック信号のタイミン
   グ調整を行なうか否かを決定する判定手段と、前記判定
   手段の判定結果に基づき、前記第１のクロック信号及び
   第２のクロック信号のいずれかを前記第３のクロック信
   号として選択して出力する選択手段とを有すると共に前
   記判定手段は、指定されるタイミング情報により、バス
   サイクル中の特定タイミングを設定するタイミング設定
   手段を有し、前記タイミング設定手段の特定タイミング
   に基づき、当該インサーキットエミュレータ内のプロセ
   ッサに供給する第３のクロック信号のタイミング調整を
   行なうか否かを決定することを特徴とするインサーキッ
   トエミュレータのクロック供給装置。
7. 【請求項７】 前記判定手段は、前記第１のクロック信
   号をカウントするカウンタを含み、任意のカウント値が
   前記タイミング設定手段に保持され、前記カウンタの値
   が、前記タイミング設定手段に保持されたカウント値と
   一致した時に 、当該インサーキットエミュレータ内のプ
   ロセッサに供給する第３のクロック信号のタイミング調
   整を行なうことを特徴とする請求項６に記載のインサー
   キットエミュレータのクロック供給装置。