CN101233689A - 延迟锁定环 - Google Patents

Abstract

一种延迟锁定环(100)，包括：至少两个延迟元件，其中第一个延迟元件(10)具有一条正延迟线和用来接收时钟的输入端，第二个延迟元件(11)具有一条负延迟线和用来接收时钟的输入端；用来从两条延迟线之一选择时钟的时钟选择器(13)；具有用来接收数据的输入端并且比较该数据的相位和所选择的时钟的相位的相位检测器(14)；和产生控制信号的控制块(12)，用于控制两条延迟线，使得它们对来自相位检测器(14)的信号沿相反的方向起作用。该延迟锁定环适用于在准同步通讯系统中产生精确的时钟。

Description

延迟锁定环

技术领域

本发明涉及一种延迟锁定环。

背景技术

在目前的技术中延迟锁定环已为人所熟知。

在现代高速通讯中，经常需要将时钟修正至输入信号。这可以通过采用延迟锁定环(DDL)锁定数据流的跃迁来延迟时钟来实现。

这种延迟锁定环具有有限的工作范围(最小和最大延迟和工作频率)，这限制了可以补偿的时钟到数据偏斜量。这又导致了对被接受数据的紧张要求(在高数据速率下通常是不可能的)。为克服这种缺点，提出了几种“无限范围”延迟的方法。这通常包含两个或更多独立的延迟锁定环，每个都有各自的控制、启动、范围和稳定性要求。

现有技术已知的简单的模拟延迟锁定环有一个由其物理(加工技术)参数决定的最小延迟和所通过信号的频率决定的最大延迟。

对于高频时的延迟，需要极长延迟链。这意味着延迟线的高灵敏性(每单位控制信号的延迟)并且导致抖动，这又限制了最大可用延迟。一个典型的延迟锁定环具有限于大约两个时钟周期的可用补偿范围。现有技术的延迟锁定环的初始化并不简单。为正确工作，延迟锁定环必须在两次修正中采用已知的延迟初始化，以保证正确的锁定和保证足够的范围。这需要附加电路。

现有技术的无限范围模拟延迟锁定环由几个简单的模拟延迟锁定环组合而成。每个都有各自的范围限制和启动电路。该组合也必须控制，意味着更高阶的控制环，因而是更复杂的稳定性问题。

在另一方面，现有技术的数字或半数字延迟锁定环具有多个接头，可以分步地从接头中选择延迟。由于步长一般都很粗略，可以通过插值生成所需的相位。插值平滑时钟边沿由此导致了抖动。该方法也需要复杂的控制电路。在延迟锁定环延迟线上所需的接头进一步限制了它的最大工作频率。

已知延迟锁定环的一个问题是不能在非常宽的频率范围上同时保持良好稳定性地应用。并且，在数据速率不完全等于接收器的参考时钟频率的系统中，已知的延迟锁定环不适合于精确的接收器的时钟产生。

发明内容

本发明的目的是提供一种消除上述缺点的改进的延迟锁定环。

为此，根据本发明，该延迟锁定环包括：至少两个延迟元件，其中第一个延迟元件具有正延迟线和用来接收时钟的输入端，第二个延迟元件具有负延迟线和用来接收时钟的输入端；时钟选择器，用来从两条延迟线之一选择时钟；相位检测器，用来接收数据并比较该数据和时钟之一的相位的具有输入端；和控制块，用来产生控制信号，用来控制两条延迟线，使之沿相反的方向起作用。

本发明基于如下见解：延迟锁定环可以使用对于控制信号的变化沿相反的方向起作用的两条并联的延迟线。根据本发明，该延迟锁定环适用于很宽的频率范围(典型地比现有技术的延迟锁定环高)，同时保持良好稳定性。根据本发明的延迟锁定环物理上也是小的，并且表现出良好抗噪声和抗抖动性能。根据本发明的延迟锁定环可以连续增大或减小插入时钟路径的延迟。这等效于稍微减小或增大了频率。因此，依据本发明的延迟锁定环适合于准同步通讯系统(plesio-synchronouscommunication systems)中的精确接收器时钟的产生，其中数据速率不完全等于接收器参考时钟速率。这种系统在接收器中传统上使用功率和面积开销大的过采样技术。本发明不仅明显减少了功率和面积，而且也提高了采样精度。

该延迟锁定环的进一步的特点在于控制块取决于当前选择的延迟线而解译相位检测器的输出和比较两条延迟线输出时钟的相位。

在本发明进一步实施例中，在校准延迟线时，控制块确定所需的延迟线并将此指示给时钟选择器。

在本发明进一步实施例中，公共控制信号VC控制两条延迟线，两条延迟线对公共控制信号中的变化沿相反的方向起作用。

此外，选择该延迟线，使得产生需要的延迟所需的控制信号VC总是保持在控制信号水平Vmin和控制信号水平Vmax之间的期望范围内。这是为了性能最佳，而不是工作原理的要求。

本发明的进一步优点在于控制信号水平Vmin和Vmax是通过两条延迟线的延迟使得可以从任一延迟线选择时钟的点。

该延迟锁定环进一步的特征在于如果控制信号VC增加，则通过正延迟线的延迟增加并且通过负延迟线的延迟减小。

依据权利要求9，相位检测器产生一个上行信号(up signal)，其在第一条延迟线被选择时引起控制信号VC的增大，在第二条延迟线被选择时引起控制信号VC的减小。

该延迟锁定环的进一步特征在于产生一个下行信号(down signal)，其在第一条延迟线被选择时引起控制信号VC的减小，在第二条延迟线被选择时引起控制信号VC的增大。

本发明的特征在于该延迟锁定环包括一个时钟多路复用器，该时钟多路复用器从分别来自负延迟线和正延迟线的两个时钟信号中的一个选择输出时钟信号。

在进一步实施例中，该延迟锁定环包括延迟线选择器，该延迟线选择器跟踪延迟线的输出。

本发明的特点在于，当来自负延迟线和正延迟线的时钟信号同相时，延迟线选择器检测到已到达工作区边界，并且选择延迟线，使得控制信号VC返回工作区。

依据本发明，延迟线选择器使用来自数据相位检测器的当前上行和下行信号来决定两个时钟信号中的哪一个成为激活的采样时钟。

在本发明的一个优选实施例中，该延迟锁定环的特征在于，当相位检测器指示采样时钟过于提前时，控制信号VC向中心位置Vmid驱动时，在工作区边界，延迟锁定环增加其延迟。

并且，该延迟锁定环的特征在于，当相位检测器指示采样时钟过于滞后时，控制信号VC向中心位置Vmid驱动时，在工作区边界，延迟锁定环减小其延迟，同时。

并且，该延迟锁定环的征在于，延迟线被设置成相反的延迟特性的一对延迟线。

在本发明的一个优选实施例中，当延迟锁定环到达工作区的边界时，延迟线选择器选择需要控制信号转向工作区中心的延迟线。

依据本发明的另一个实施例，延迟锁定环(DLL)可以通过在每条延迟线中强制相同的延迟来初始化。

在一个优选实施例中，每条延迟线需要在仅仅1/2时钟的周期上控制延迟(如图3所示)。因此，不需要构建长延迟链来获取多时钟周期延迟。因为在延迟线中的最大延迟很小，因此增益(每单位控制电平的延迟)很低，增加了稳定性和降低了对控制电压(改进了抖动性能)或来自电源的噪声的灵敏性。也降低了功耗。即使对于低频输出时钟，这些都是期望保留的优点。

在本发明进一步的实施例中，每条延迟线可以在超过1/2时钟周期的范围上控制延迟。

在本发明进一步的实施例中，对于低频数据速率，如果施加时钟输入端的时钟是所需频率的整数倍，延迟线仍然可以保持小尺寸。然后，时钟在输出端上分频。

对于此实施例，来自相位检测器的上行和下行信号的长度与正延迟线与负延迟线的输入时钟频率的速率匹配。

时钟路径中的延迟方法是权利要求23和24的主题。

采用本发明锁定至微小频率差别的数据流的时钟的方法是权利要求25和26的主题。

附图说明

将参照附图更详细描述本发明，其中

图1是依据本发明的延迟锁定环的框图。

图2是依据本发明的延迟锁定环的另一实施例框图。

图3是依据本发明的延迟特性图。

图4是阐明依据本发明在延迟线中插入延迟的图表。

图5示出了恒定变化的延迟的控制信号的图表。

图6示出了依据本发明的延迟线的电路。

图7示出了依据本发明的、将根据图6的延迟线设置成相反特性的一对延迟线的电路。

图8示出了依据本发明的延迟线选择器的电路。

图9示出了依据本发明的延迟线选择器的信号的图表。

图10示出了依据本发明的时钟校准检测电路。

图11示出了依据本发明的延迟线比较器的电路。

图12说明依据本发明的、示出非期望工作区的延迟特性。

图13示出了依据本发明初始化的框图。

具体实施方式

图1示出了依据本发明的一个实施例的延迟锁定环100的框图。所述延迟锁定环100包括：至少两个延迟元件，其中第一个延迟元件有一条正延迟线10和一个用来接收时钟的输入端，第二个延迟元件有一条负延迟线11和一个用来接收时钟的输入端。并且，该延迟锁定环包含一个用来从两条延迟线之一选择时钟的时钟选择器13，和一个相位检测器14，以及一个用来产生一个或多个用来控制两条延迟线10，11的控制信号的控制块12。该相位检测器14有一个用来接收数据并且比较该数据的相位和所选择的时钟的相位，返回适当的相位高(phase up)和相位低(phase down)脉冲。控制块13取决于当前选择的延迟线而解译相位检测器14的输出，并且调整控制信号以相应地修正相位。因此来自相位检测器14的相位高(phase up)是否导致控制信号的增大或减小取决于所选择的延迟线。控制块12也比较两条延迟线10，11输出的时钟的相位。在校准时，控制块12决定所需的延迟线并将此指示给时钟选择器13。选择延迟线10，11，使得产生所需的延迟所要求的控制信号总是维持在期望的范围内，其中，界限是通过两条延迟线10，11上的延迟使得可以从任一延迟线中选择时钟的点。因为任何所需的相位变化都会使控制信号在这个范围内，依据本发明的延迟锁定环100可以跟踪输入数据的相位的无限变化。假定相位的改变率在延迟锁定环100的带宽范围内，延迟锁定环100将无滑移周期地(without slipping cycles)跟踪数据。因此，本发明可以用来产生锁定至与接收的时钟频率有微小频率差别的数据流的时钟。

为了详细描述和更容易理解本发明，将结合图2至13来详细描述所述的新型延迟锁定环。这涉及到使用一个公共控制信号来控制两条延迟线的本发明的一个实施例。应当理解，可能对延迟线使用单独的控制信号而不改变基本的工作原理。

图2和图3中的DLP(正延迟线)10和DLN(负延迟线)11是两条延迟线。如上所述，两者间的唯一必要的差别是对控制信号变化沿相反的方向起作用。如果控制信号VC增大，通过延迟线DLP10的延迟也增大，并且通过延迟线DLP11的延迟减小。图3示出了是两条延迟线10，11所得到的延迟特性。图2中反相器在DLP10的输出上加180度的相移，使得延迟锁定环100在图3中的中点A附近工作。采用差分时钟信号，本发明产生零延迟。采用单端时钟，引入小的延迟，这使工作点稍微偏离图3中的中点A。这并不影响工作工原理。反相器优选工作区的位置。但是，它不是本发明本质上所需的。

如图4所示，当控制信号VC＝Vmin时，时钟clk_n和clk_p同相，当控制信号VC＝Vmid时，时钟clk_n和clk_p相位差180度。当图3中VC从Vmin移至Vmax时，clk_p被延迟半个时钟周期，并且clk_n提前半个时钟周期。于是相对的变化是一个周期，并且clk_n和clk_p又同相。只要clk_n和clk_p同相，它们就无法区分，于是它们中的任何一个均可以被选择作为输出时钟clk_m的来源。图2中的时钟多路复用器18受延迟线选择器20控制，并且从分别来自延迟线的DLP10和DLN11的两个时钟clk_n和clk_p中的一个选择输出时钟clk_m。图2中的相位检测器14比较clk_m的相位和输入数据的相位。亚历山大(Alexander)型相位检测器14是典型地适合的。其他类型也可以。图2中的交叉多路复用器16根据当前选择的延迟线，交叉多路传输来自图2中的数据相位检测器14的上行和下行信号。因而，当一条延迟线10，11被选择时，来自图2中相位检测器的上行信号导致控制信号VC增大，当另一延迟线被选择时，将导致VC减小，对下行信号反之亦然。当选择的时钟改变时，输出可以被图2中的延迟线选择器20强制(force)。图2中的环路滤波器15对图2中的多路转换器16的输出进行积分，产生用于延迟线10，11的控制信号VC。典型地这可以是电荷泵和环路电容器电路。

图2中的延迟线选择器20跟踪延迟线的输出。当clk_n和clk_p同相时，图2中的延迟线选择器检测到已到达工作区19的边界，即已到达图4中的框B-C-D-E，并选择延迟线，使得VC被驱动回至工作区19中，即朝向图3中的Vmid方向。在图3中，延迟线选择器20利用来自数据相位检测器14的当前上行和下行信号决定两个时钟clk_n和clk_p中哪个成为激活的采样时钟clk_m。如果数据相位检测器14指示clk_m过于提前，选择在VC朝中心位置Vmid驱动时，相应延迟线10，11增加其延迟的时钟。如果数据相位检测器14指示clk_m过于滞后，选择在VC朝Vmid驱动时，相应延迟线减小其延迟的时钟。一个例子是假定数据比时钟稍低的速率到达。图2中的相位检测器14将不断需要增大在延迟线中的延迟。参考图3和5，控制信号将按以下方式变化：C-＞E(切换至DLN11)D-＞B(切换至DLP 10)C-＞E。在C点至E点间，该环路如同使用延迟线DLP10的现有技术的DLL一样，在D点至B电间，该环路如同使用延迟线DLN11的现有技术的DLL一样。在E点，图2中的延迟线选择器20决定延迟线DLN11将控制信号返回图3中的中点Vmin，由于图2中的相位检测器14指示需要更多的延迟，于是系统需要在减小控制信号水平的同时增加延迟。

两条信息是所需的——当偏离图3中的工作区19时，延迟线10，11有较大的延迟。如图3所示，允许(期望)的控制信号的界限是Vmin和Vmax，其定义是通过两条延迟线10，11上的延迟使得可以从任一延迟线中选择时钟的点。在这个点上，图2中的延迟线选择器20选择这样的延迟线，给定数据的当前相位，需要控制信号向其允许范围的中心变化(朝向图2中的Vmid)。

图2中的延迟线选择器20包括一个相位检测器以指示何时clk_n与clk_p是同相脉冲逻辑，以决定工作点是否在图3中的BC(VC＝Vmin)或DE(VC＝Vmax)处。可能的工作电路如图8所示。在初始化时，系统处于A点并且强制分开的时钟的相位。在这之后，clk_n和clk_p彼此相对移动，于是影响如图9中所示的信号p2_n2f和p2-n2r。因此，信号p2f_n2r指示系统已越过其工作边界并且控制信号VC需要向Vmid返回。信号p2f_n2r指示哪条延迟线目前引入更多的延迟，并且哪个方向VC必须改变。由于产生p2f_n2f和p2f_n2r信号的时钟只有一半的输入时钟速率，对跨越工作区的识别可能延迟一个时钟，增加在转换点的时钟的抖动。为避免此问题，如图10中所示使用额外的时钟校准检测电路。如果该系统在图3中的工作区19以内(信号p2f_n2f为高)，并且时钟没有校准(信号clks_aligned)为低，则图2中的延迟线选择器20不采取动作，继续使用当前选择的延迟线。但是，如果p2f_n2f为低，或clks_aligned为高电平，则延迟线选择器20取决于p2f_n2r选择时钟来源，并且相位检测器的输出如下：

	p2f_n2r＝0	p2f_n2r＝1
			相位检测器14指示需要更多的延迟	clk_n	clk_p
相位检测器14指示需要更少的延迟	clk_p	clk_n

控制信号VC的变化取决于p2f_n2r，而优先于图2中的交叉多路复用器16的输出。

对于图7中显示的实施例，示出了设置成相反特性的一对延迟线的延迟线电路(如图6中显示无补偿反相器延迟线(starved inverter delaylines))，信号p2f_n2r(其指示当前哪条延迟线引入更多延迟)可以从如图11中显示的延迟线中直接产生，因为延迟决定于延迟线中的电流，而电流又由控制信号VC设定。因为在切换点处延迟的差别相当大，不匹配引起的误差可以忽略不计。PMOS和NMOS与图8中显示的延迟线相匹配。

在初始化时，为了最优性能，系统必须处于图4中13中的B-C-D-E区域内。图12中的区域24(A-F-G)，25(D-E-H-J)，26(F-G-K-L)也可以，但这不是期望的工作区。在优选实施例中，在每条延迟线中强制的延迟是相同。初始化是简单的仅仅强制两条延迟路径以具有相同的延迟的操作。这仅仅在图3中的A点出现。实际上，系统可以在图3中的BCDE方框定义的工作范围内的任意点上开始，于是由不匹配产生的错误对初始化并没有明显的影响。假定延迟线结构如图7中所述，并使用如图11中所述的延迟线比较器，图13中的环路滤波器15的输入端馈入信号“负延迟线的更多延迟”，使得环路工作而在两条延迟线10，11中强制相等的延迟。因而，系统向图12中的工作点A移动。图13中的初始化器21控制图13中环路过滤器15的输入来源，直到环路稳定在图12中的A点处。在这点，图13中的延迟线比较器23的输出将在电源轨的中点附近。所得到的完整的系统如图13所示。

参考数字

100 延迟锁定环

10  负延迟线

11  正延迟线

12  控制块

13  时钟选择器

14  相位检测器

15  环路滤波器

16  交叉多路复用器(cross mux)

17  反相器

18  多路复用器(mux)

19  工作区

20  延迟线选择器

21  初始化器

22  初始化多路复用器(init mux)

23  延迟线比较器

24  区域

25  区域

26  区域

Claims (26)

1.一种延迟锁定环(100)，至少包括：

两个延迟元件，其中第一延迟元件具有一条正延迟线(10)和用来接收时钟的输入端，第二延迟元件具有一条负延迟线(11)和用来接收时钟的输入端；

时钟选择器(13)，用来从两条延迟线(10，11)之一选择时钟；

相位检测器(14)，具有用来接收数据的输入端，并且比较该数据的相位和时钟之一的相位；

控制块(12)，所述控制块产生一个或多个控制信号，用来控制两条延迟线(10，11)，使得它们对来自相位检测器的信号沿相反的方向起作用。

2.如权利要求1所述的延迟锁定环，其特征在于：使用公共控制信号来控制两条延迟线，所述两条延迟线对控制信号的变化沿相反的方向起作用。

3.如权利要求1或2所述的延迟锁定环，其特征在于：所述控制块(12)取决于当前选择的延迟线而解译相位检测器(14)的输出。

4.如权利要求1至3所述的延迟锁定环，其特征在于：所述控制块(12)解译相位检测器(14)的输出，该输出取决于当前选择的延迟线。

5.如权利要求1至4所述的延迟锁定环，其特征在于：所述控制块(12)比较来自两条延迟线(10，11)的多个时钟的相位。

6.如权利要求1至5所述的延迟锁定环，其特征在于：所述控制块(12)确定所需的延迟线(10，11)，并将此指示给时钟选择器(13)。

7.如权利要求6所述的延迟锁定环，其特征在于：选择延迟线，使得产生需要的延迟所需的控制信号始终在期望的范围内。

8.如权利要求7所述的延迟锁定环，其特征在于：控制信号水平的最大和最小正常工作边界是通过两条延迟线(10，11)的延迟使得可以从任一延迟线(10，11)选择时钟的点。

9.如权利要求2至8所述的延迟锁定环，其特征在于：如果控制信号VC增加，则通过正延迟线(10)的延迟增加，并且通过负延迟线(11)的延迟减小。

10.如权利要求2至9所述的延迟锁定环，其特征在于：相位检测器(14)产生一个上行信号，当选择第一条延迟线时，使控制信号VC增加，当选择第二条延迟线时，使控制信号VC减小。

11.如权利要求2至10所述的延迟锁定环，其特征在于：相位检测器(14)产生一个下行信号，当选择第一条延迟线时，使控制信号VC减小，当选择第二条延迟线是，使控制信号VC增加。

12.如权利要求1至11所述的延迟锁定环，其特征在于：所述延迟锁定环(100)包括时钟多路复用器(18)，该时钟多路复用器从分别来自负延迟线(11)和正延迟线(10)的两个时钟信号之一选择输出时钟信号。

13.如权利要求1至12所述的延迟锁定环，其特征在于：所述延迟锁定环(100)包括跟踪延迟线输出的延迟线选择器(20)。

14.如权利要求13所述的延迟锁定环，其特征在于，当来自负延迟线(11)和正延迟线(10)的时钟信号同相时，延迟线选择器(20)检测到已到达工作区(19)的边界，并选择延迟线，使得延迟线控制信号被驱动回至工作区(19)中。

15.如权利要求13或14所述的延迟锁定环，其特征在于：延迟线选择器(20)使用来自数据相位检测器(14)的当前上行和下行信号来决定两个时钟信号中的哪一个成为激活的输出时钟。

16.如权利要求15所述的延迟锁定环，其特征在于：当相位检测器(14)指示输出时钟过于提前并且已到达工作范围的边界时，控制信号VC向中心位置Vmid驱动时，通过延迟线的延迟增加。

17.如权利要求15所述的延迟锁定环，其特征在于：当相位检测器(14)指示输出时钟过于滞后并且已到达工作范围的边界时，控制信号VC向中心位置Vmid驱动时，通过延迟线的延迟减小。

18.如权利要求1至17所述的延迟锁定环，其特征在于：所述延迟线(10，11)被设置成具有相反特性的一对延迟线。

19.如权利要求13至16所述的延迟锁定环，其特征在于：延迟线选择器(20)选择需要控制信号VC的延迟线，以便向工作区(19)的中心改变。

20.如权利要求14至16所述的延迟锁定环，其特征在于：在每条延迟线中的强制延迟相同。

21.如权利要求20所述的延迟锁定环，特征在于：延迟线(10，11)的两条延迟路径有相同的延迟。

22.如权利要求1至21所述的延迟锁定环，其特征在于：来自相位检测器(14)的上行和下行信号的长度与正延迟线(10)和负延迟线(11)的输入时钟速率相匹配。

23.一种在时钟路径中延迟的方法，所述方法包括：

接收时钟至两个延迟元件中，其中第一个延迟元件具有一条正延迟线(10)和用于接收时钟的输入端，其中第二个延迟元件具有一条负延迟线(11)和用于接收时钟的输入端；

从两条延迟线(10，11)之一选择时钟；

接收数据并比较该数据的相位和所选择的时钟的相位；

控制两条延迟线(10，11)，所述两条延迟线对控制信号的变化沿相反的方向起作用。

24.一种在时钟路径中延迟的方法，所述方法包括：

接收时钟至两个延迟元件中，其中第一个延迟元件具有一条正延迟线(10)和用于接收时钟的输入端，其中第二个延迟元件具有一条负延迟线(11)和用于接收时钟的输入端；

从两条延迟线(10，11)之一选择时钟；

接收数据并比较该数据的相位和所选择的时钟的相位；

控制两条延迟线(10，11)，使得它们沿相反的方向起作用。

25.如权利要求23或24所述的方法，其中接收到的时钟频率接近数据速率但不必等于数据速率，使得频率上的差别在时间路径中导致连续变化的延迟。

26.如权利要求25所述的一种系统，其中在接收到的时钟与数据之间的频率最大差别由延迟锁定环的带宽限定。

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