TW201539984A - 延遲線電路及其延遲方法 - Google Patents

Abstract

一種延遲線電路，包含複數個延遲單元以及可變延遲線單元，延遲單元用以接收輸入訊號以及調整輸入訊號藉以產生第一輸出訊號。可變延遲線單元包含：輸入端用以接收第一輸出訊號。輸出端用以輸出第二輸出訊號。第一線路耦接於輸入端與輸出端之間，包含第一反相器、第二反相器、第一速率控制單元以及第三反相器彼此串連耦接。第二線路耦接於輸入端與輸出端之間，包含第四反相器、第二速率控制單元、第五反相器以及第六反相器彼此串連耦接。延遲線電路也用以將第一輸出訊號選擇性地經由第一線路或第二線路傳遞。

Description

具有可變延遲線單元的延遲線電路

本揭示內容是有關於一種延遲線電路，且特別是有關於一種具有可變延遲線單元的延遲線電路。

消費者要求元件製造商提供方便以及有價值的產品，例如：發展能夠提供品質性能的積體電路。雙倍資料速率(Double Data Rate,DDR)電路透過延遲線(delay line)以及延遲資料或時脈延遲(clock delay)在資料傳遞時達成適當的訊號時序。延遲線具有多個線性步驟來調整接收到的輸入訊號，而不一致的步驟差異或延遲會增加時脈抖動(clock jitter)。

本揭示內容之一態樣是在提供一種延遲線電路其包含複數個延遲單元及可變延遲線單元。延遲單元用以接收輸入訊號以及調整輸入訊號藉以產生第一輸出訊號，延遲單元根據延遲線控制器所產生的第一指令選擇性地在傳輸路徑中反相輸入訊號或轉發輸入訊號以產生第一輸出訊 號。可變延遲線單元包含輸入端、輸出端、第一線路及第二線路。輸入端用以接收第一輸出訊號。輸出端用以輸出第二輸出訊號。第一線路耦接於輸入端與輸出端之間，第一線路包含第一反相器、第二反相器、第一速率控制單元以及第三反相器彼此串連耦接。第二線路耦接於輸入端與輸出端之間，第二線路包含第四反相器、第二速率控制單元、第五反相器以及第六反相器彼此串連耦接。其中第一輸出訊號根據延遲線控制器所產生的第二指令選擇性地經由第一線路或第二線路傳遞。

本揭示內容之次一態樣是在提供一種裝置其包含延遲線控制器、複數個延遲單元及可變延遲線單元。延遲單元用以接收輸入訊號以及調整輸入訊號藉以產生第一輸出訊號，其中延遲線控制器用以選擇性地使輸入訊號藉由特定數目的延遲單元接收、處理，藉此產生第一輸出訊號。可變延遲線單元用以接收第一輸出訊號，可變延遲線單元包含輸入端、輸出端、第一線路及第二線路。輸入端用以接收第一輸出訊號。輸出端用以輸出第二輸出訊號。第一線路耦接於輸入端與輸出端之間，第一線路包含第一反相器、第二反相器、第一速率控制單元以及第三反相器彼此串連耦接。第二線路耦接於輸入端與輸出端之間，第二線路包含第四反相器、第二速率控制單元、第五反相器以及第六反相器彼此串連耦接，其中第一輸出訊號根據延遲線控制器所產生的指令選擇性地經由第一線路或第二線路傳遞。

本揭示內容之另一態樣是在提供一種方法其包 含：根據延遲線控制器所產生的第一指令，複數個延遲單元選擇性地在傳輸路徑中反相輸入訊號或轉發輸入訊號以產生第一輸出訊號；傳遞第一輸出訊號至可變延遲線單元，其中可變延遲線單元用以接收第一輸出訊號以及調整第一輸出訊號藉以產生第二輸出訊號；根據延遲線控制器所產生的第二指令選擇性地將第一輸出訊號經由第一線路或第二線路傳遞，其中第一線路包含第一反相器、第二反相器、第一速率控制單元以及第三反相器彼此串連耦接，第二線路包含第四反相器、第二速率控制單元、第五反相器以及第六反相器彼此串連耦接，其中輸入訊號藉由特定數目的延遲單元接收、處理，並根據第一指令產生第一輸出訊號。

100,200‧‧‧系統

101‧‧‧延遲線控制器

103a~103n‧‧‧延遲單元

105‧‧‧可變延遲線單元

107‧‧‧輸入訊號

109‧‧‧第一輸出訊號

111‧‧‧輸入端

113‧‧‧輸出端

115‧‧‧第二輸出訊號

117‧‧‧第一線路

119‧‧‧第一反相器

121‧‧‧第二反相器

123‧‧‧第一速率控制單元

125‧‧‧第三反相器

127‧‧‧第二線路

129‧‧‧第四反相器

131‧‧‧第二速率控制單元

133‧‧‧第五反相器

135‧‧‧第六反相器

137‧‧‧開關

H‧‧‧高相位

L‧‧‧低相位

ctl,ctlb‧‧‧控制訊號

300‧‧‧方法

301~311‧‧‧步驟

400‧‧‧晶片或晶片組

401‧‧‧匯流排

403‧‧‧處理器

405‧‧‧記憶體

407‧‧‧數位訊號處理器

409‧‧‧特殊應用積體電路

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下。然而，應瞭解到，為符合在產業中實務利用的情況，許多的特徵並未符合比例繪示。實際上，為了闡述以下的討論，許多特徵的尺寸可能被任意地增加或縮減。

〔第1圖〕繪示根據本揭示之一實施例中一種提供一致步驟差異的微調步驟的系統示意圖；〔第2圖〕繪示根據本揭示之一實施例中速率控制單元為負載節點之系統示意圖；〔第3圖〕繪示根據本揭示之一實施例中一種提供一致步驟差異的微調步驟的方法流程圖； 〔第4圖〕繪示用以實現本揭示之一實施例的晶片或晶片組；以及〔第5圖〕繪示根據本揭示之一實施例中的系統與傳統高速雙倍資料速率系統的步驟延遲差異之佈局前模擬比較結果。

以下揭示提供許多不同實施例或例證用以實施本發明的不同特徵。特殊例證中的元件及配置在以下討論中被用來簡化本揭示。所討論的任何例證只用來作解說的用途，並不會以任何方式限制本發明或其例證之範圍和意義。此外，本揭示在不同例證中可能重複引用數字符號且/或字母，這些重複皆為了簡化及闡述，其本身並未指定以下討論中不同實施例且/或配置之間的關係。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，而『耦接』或『連接』還可指二或多個元件元件相互操作或動作。在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本發明的本意。如本文所用，詞彙『與/或』包含了列出的關聯項目中 的一個或多個的任何組合。

高速同步積體電路如微處理器(microprocessor)、記憶體(memory)在操作時皆具有排列一致的時脈訊號。時脈同步在雙倍資料速率同步動態隨機存取記憶體(double data rate-synchronous dynamic random access memory,DDR-SDRAM)的應用中相當重要。為了資料傳輸能夠得到較寬的頻寬，普遍地將DDR-SDRAM的元件平行置放於系統上。且為了確保資料位元能夠排列一致，每個元件皆透過時脈同步電路將各自的輸出與系統時脈對齊。

隨著雙倍資料速率在系統的晶片設計中愈趨頻繁，一些雙倍資料速率系統如DDR4甚至可以達到3.3千兆赫(GHz)的資料傳輸速率。雙倍資料速率電路透過延遲線以及延遲資料或時脈延遲在資料傳遞時達成適當的訊號時序。延遲線具有多個線性步驟來調整接收到的輸入訊號，而不一致的步驟差異或延遲會增加時脈抖動。訊號抖動是當輸入訊號穩定時輸出訊號的相位差，其將對訊號造成干擾。

高速雙倍資料速率系統通常可透過粗調以及微調來控制。傳統的高速雙倍資料速率系統的步驟延遲之範圍介於6微微秒到8微微秒之間，然而6微微秒到8微微秒的步驟延遲所造成的抖動不僅僅因為時間較長，更因為每一步驟延遲之間顯著的差異所引起。

請參閱第1圖，其繪示根據本揭示之一實施例中一種提供一致步驟差異的微調步驟的系統100之示意圖。

系統100用以藉由數位控制的內部延遲引擎(delay engine)或控制器來提供可調整的延遲。系統100在低速的應用中提供足夠大的延遲以及在高速應用中提供足夠小的延遲。舉例來說，系統100能夠提供可調整的延遲至約800MHz的低速/低頻訊號，亦可提供至約3200MHz的高速/高頻訊號，以及任何介於800MHz到3200Mhz之間的訊號。系統100產生的可調整的延遲能夠提供性能驗證測試(performance verification test,PVT)固定的延遲步驟。也就是說，步驟延遲不受性能驗證測試的影響。在一些實施例中，系統100提供所有的性能驗證測試固定的延遲步驟。

系統100包含延遲線控制器101、延遲單元103a~103n(合稱延遲單元103)以及可變延遲線單元105。延遲單元103用以接收輸入訊號107並透過轉發輸入訊號107藉以產生第一輸出訊號109。延遲單元103用以選擇性地在傳輸路徑中反相或轉發輸入訊號107以產生第一輸出訊號109。延遲線控制器101用以將輸入訊號107藉由特定數目的延遲單元103接收、處理，並輸出第一輸出訊號109。

舉例來說，若延遲線控制器101使得輸入訊號107經由延遲單元103a、103b傳遞，延遲單元103a將輸入訊號107由高相位(H)反相至低相位(L)，而延遲單元103b則保持此低相位訊號並轉發，亦即將低相位訊號傳送回延遲單元103a。接著，延遲單元103a再將輸入訊號107由低相位反相至高相位，藉此產生輸出訊號109。輸出訊號109藉由通過兩延遲單元103傳遞來達到延遲。另一方面，若延遲 線控制器101使得輸入訊號107經由延遲單元103a、103b、103c傳遞(圖式中無繪示延遲單元103c，因系統100可包含n個延遲單元103)，延遲單元103a將輸入訊號107由高相位反相至低相位，延遲單元103b再將輸入訊號107由低相位反相至高相位，而延遲單元103c則保持此高相位訊號並轉發，亦即將高相位訊號傳送回延遲單元103b。接著，延遲單元103b將輸入訊號107由高相位反相至低相位，延遲單元103a再將輸入訊號107由低相位反相至高相位，藉此產生第一輸出訊號109。在此例中，由於輸入訊號107經由三個延遲單元103傳遞，第一輸出訊號109得以更進一步地延遲。

可變延遲線單元105用以接收第一輸出訊號109。可變延遲線單元105包含輸入端111用以接收第一輸出訊號109。可變延遲線單元105亦包含輸出端113用以輸出第二輸出訊號115。可變延遲線單元101更包含第一線路117耦接於輸入端111與輸出端113之間，第一線路包含第一反相器119、第二反相器121、第一速率控制單元123以及第三反相器125彼此串連耦接。可變延遲線單元105另外包含第二線路127耦接於輸入端111與輸出端113之間，第二線路包含第四反相器129、第二速率控制單元131、第五反相器133以及第六反相器135彼此串連耦接。

延遲線控制器101用以透過第一反相器119、第二反相器121、第三反相器125、第四反相器129、第五反相器133、第六反相器135的操作，選擇性地使得第一輸出訊號109經由第一線路117或第二線路127傳遞，藉由判定 輸入訊號107所經過的延遲單元103數目為偶數目或奇數目來選擇第一輸出訊號109經由第一線路117或第二線路127傳遞。

在一些實施例中，可變延遲線單元105選擇性地包含開關137用以根據延遲線控制器101的指令選擇性地使得第一輸出訊號109經由第一線路117或第二線路127傳遞。延遲控制器101根據輸入訊號107所經過的延遲單元103數目為偶數目或奇數目來導通開關137來選擇第一輸出訊號109經由第一線路117或第二線路127傳遞。

在一些實施例中，第一速率控制單元123以及第二速率控制單元131為通道閘(passing gate)。在其他實施例中，第一速率控制單元123以及第二速率控制單元為負載節點，用以供應一電壓給經由第一線路117或第二線路127傳遞的訊號。舉例來說，在一些實施例中，延遲控制器101使得第一速率控制單元123以及第二速率控制單元131具有邏輯電位[1]或邏輯電位[0]來供應一預設的電壓給經由第一線路117或第二線路127傳遞的訊號，同時也在第一線路117或第二線路127中形成電阻來增加或降低第一輸出訊號109在可變延遲線單元105中的傳遞速率。

延遲線控制器101以及可變延遲線單元105用以在微調模式下使得第二輸出訊號115由複數個微調步驟產生，其中每一微調步驟彼此間隔一特定的固定時間延遲。舉例來說，在一些實施例中，輸入訊號107在傳輸路徑中產生第二輸出訊號115的粗調過程形成一步驟。此一粗調步驟 在微調模式下可進一步拆解為八個步驟。其中在微調模式下每一微調步驟彼此間隔特定的固定時間延遲之範圍介於大約2微微秒到3微微秒之間。同樣地，在此八個步驟與下八個步驟之間亦具有相同的時間延遲。在一些實施例中，特定的固定時間延遲為一特定數值，範圍介於大約2微微秒到3微微秒之間。在其他實施例中，特定的固定時間延遲為任何數值，其範圍持續地介於大約2微微秒到3微微秒之間。介於大約2微微秒到3微微秒之間的固定時間延遲適用於低速或高速資料速率應用中。此外，相較於傳統高速雙倍資料速率系統，具有步驟延遲介於大約2微微秒到3微微秒之間使得系統100得以減少每一微調步驟之間的差異。舉例來說，在一些實施例中，若上述微調步驟延遲之間存在任何差異，其差異值皆介於大約0.5微微秒到1.0微微秒之間。

在佈局前模擬中，比較系統100與兩個傳統高速雙倍資料速率系統的步驟延遲差異，可以看見系統100中步驟延遲的最大值與最小值之差異值約為0.8微微秒。然而，在第一傳統高速雙倍資料速率系統中與第二傳統高速雙倍資料速率系統中的差異值則分別為2.2微微秒以及2.3微微秒。在此模擬中，系統100相較於傳統高速雙倍資料速率系統對於步驟延遲差異具有36.4%的提升。也就是說，系統100在微調步驟間的步驟延遲較一致，藉此減少或消除抖動。上述的佈局前模擬繪示於第5圖中。其中模擬的參數為SS製程邊界(slow slow process corner)0.85V。

另有其他的製程邊界(如FS(fast slow)製程邊 界、SF(slow fast)製程邊界)以及SS製成邊界用於佈局前模擬以及佈局後模擬。其他的模擬結果中，系統100依然維持步驟延遲差異值介於大約0.5微微秒到1.0微微秒之間或甚至更小，然而傳統高速雙倍資料速率系統的差異值卻較上述模擬中的數值更大。因此，系統100相較於傳統高速雙倍資料速率系統不受製程、電壓、溫度(PVT)的影響，且甚至在更高速的模擬中有更佳的表現。

請參閱第2圖，其繪示根據本揭示之一實施例中速率控制單元為負載節點之系統200的示意圖。

系統200包含第1圖中系統100大部分的特徵，系統200用以提供具有一致步驟差異的微調步驟。在此例中，經由第一線路117或第二線路127傳遞的第一輸出訊號109傳遞經過耦接於輸入端111與輸出端113之間的負載節點201或負載節點203。延遲線控制器101透過控制訊號ctl、ctlb來傳遞指令至負載節點201或負載節點203來供應一特定的電壓給經由可變延遲線單元105傳遞的第一輸出訊號109，藉此產生第二輸出訊號115。

請參閱第3圖，其繪示根據本揭示之一實施例中一種提供一致步驟差異的微調步驟的方法300的流程圖。方法300的步驟301中利用處理器例如第4圖中所繪示的處理器403或晶片組400中的控制模組(如第1圖中的延遲線控制器101)來執行第一指令，藉此透過多個延遲單元選擇性地在傳輸路徑中反相輸入訊號或轉發輸入訊號以產生第一輸出訊號。輸入訊號藉由一特定數目的延遲單元接收、處理， 並根據延遲線控制器的第一指令產生第一輸出訊號。

步驟305中，第一輸出訊號傳遞至可變延遲線單元。可變延遲線單元用以接收並調整第一輸出訊號藉以產生第二輸出訊號。

步驟307中，判定延遲單元的特定數目為偶數目或奇數目。

步驟307中，其中第一輸出訊號根據延遲線控制器的第二指令選擇性地經由第一線路或第二線路傳遞。第二指令根據偶數或奇數的判定來選擇第一輸出訊號經由第一線路或第二線路傳遞。第一線路包含第一反相器、第二反相器、第一速率控制單元以及第三反相器彼此串連耦接。第二線路包含第四反相器、第二速率控制單元、第五反相器以及第六反相器彼此串連耦接。

在一些實施例中，第一速率控制單元以及第二速率控制單元為通道閘(passing gate)。在其他實施例中，第一速率控制單元以及第二速率控制單元為負載節點，因此，方法300選擇性地包含步驟309用以供應一電壓給經由第一線路或第二線路傳遞的訊號。

步驟311中，輸入訊號透過可變延遲線單元使得第二輸出訊號由複數個微調步驟產生，其中每一微調步驟彼此間隔一特定的固定時間延遲。其中特定的固定時間延遲之範圍介於大約2微微秒到3微微秒之間。

上述用來提供一致步驟差異的微調步驟的過程可藉由軟體、硬體、韌體或軟體/韌體/硬體任一組合來實 現。舉例來說，可透過處理器、數位訊號處理器(digital signal processing,DSP)、特殊應用積體電路(application specific integrated circuit,ASIC)、可程式邏輯閘陣列(field programmable gate array,FPGA)來實現。更多關於執行上述功能的此類硬體之應用如下說明。

請參閱第4圖，其繪示用以實現本揭示之一實施例的晶片或晶片組400。晶片或晶片組400包含匯流排401、處理器403、記憶體405、數位訊號處理器407以及特殊應用積體電路409。晶片組400用以提供一致步驟差異的微調步驟。

處理器403以及記憶體405合併封裝於一物理封裝(如晶片)。舉例來說，物理封裝包含一種或多種材料、元件、線材設置於結構組件上(例如基板)，藉此提供一種或多種特性例如：物理長度、尺寸或靜電力。在一些實施例中，晶片或晶片組400可以是單晶片。在一些實施例中，晶片或晶片組400可以是系統單晶片(system on a chip)。在一些實施例中，不會使用獨立的特殊應用積體電路，而所有相關的功能皆由處理器403來執行。晶片或晶片組400或其部份份電路執行一或多個步驟用以提供一致步驟差異的微調步驟。

在一些實施例中，晶片或晶片組400包含通訊裝置如匯流排401用以在晶片或晶片組400的元件之間傳遞資訊。處理器403耦接匯流排401藉以執行儲存在記憶體 405中的指令以及過程資訊。在一些實施例中，處理器403通常伴隨一或多個特殊元件(如數位訊號處理器407或特殊應用積體電路409)來執行特定功能以及工作。數位訊號處理器407通常用以即時地處理真實環境的訊號(例如聲音)，而無需處理器403的運作。同樣地，特殊應用積體電路409亦用來執行非一般用途處理器能輕易執行的特定功能。其他用以執行本揭示文件之功能的特殊元件可選擇性地包含一或多個可程式邏輯閘陣列、一或多個控制器、一或多個特殊用途的電腦晶片。

在一些實施例中，處理器403(或多個處理器)執行一連串的指令，其中一連串的指令是關於提供一致步驟差異的微調步驟的電腦程式碼。電腦程式碼中一連串的指令用以供處理器或電腦系統執行特定功能。

處理器403以及伴隨的相關元件透過匯流排401耦接至記憶體405。記憶體405包含一或多個動態記憶體(如動態隨機存取記憶體、磁碟、可寫入式光碟)與靜態記憶體(如唯讀記憶體、唯讀光碟)用以儲存上述提供一致步驟差異的微調步驟的指令。記憶體405亦儲存執行指令時所產生或相關的資料。

在一些實施例中，記憶體405為動態隨機存取記憶體或任何其他動態儲存裝置，用以儲存提供一致步驟差異的微調步驟相關的指令。動態記憶體可使儲存在其中的資訊由系統100更動。動態隨機存取記憶體中每一單位資訊所儲存的位置稱為位址，每一位址與相鄰位址中的資訊可獨立 地儲存與讀取。記憶體405亦用以儲存處理器403在執行指令時所產生的暫存值。在其他實施例中，記憶體405是唯讀記憶體或任何其他靜態儲存裝置，儲存在其中的資料無法被系統100所更動。一些記憶體由揮發記憶體所組成，儲存在其中的資料隨著電源的關閉而消失。在一些實施例中，記憶體405是非揮發性(永久)儲存裝置，例如磁碟、光碟或快閃記憶卡用以儲存指令，儲存在其中的資料並不會隨著電源的關閉而消失。

「電腦可讀取媒體」在本揭示文件中可以為任何有關提供資訊至處理器403的媒體，資訊可以為可供執行的指令。此媒體可以為許多形式但不限於電腦可讀取媒體(如非揮發性媒體、非揮發性媒體)。非揮發性媒體包含光碟或磁碟。揮發性媒體包含動態記憶體。電腦可讀取媒體的一般形式可以為唯讀光碟(CD-ROM)、數位影音光碟(DVD)、任何其他的光學媒體、打孔片、紙帶、光學標記的紙板、任何其他具有紋路、孔洞或光學可辨識標記的物理媒體、動態隨機存取記憶體(RAM)、可程式唯讀記憶體(PROM)、可抹除可程式唯讀記憶體(EPROM)、快閃可抹除可程式唯讀記憶體(FLASH-EPROM)、電子可抹除可程式唯讀記憶體(EEPROM)、快閃記憶體、任何其他電腦可讀取的記憶晶片、卡帶或媒體。「電腦可讀取儲存媒體」在本揭示文件中與「電腦可讀取媒體」相同。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本 揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧系統

101‧‧‧延遲線控制器

103a~103n‧‧‧延遲單元

105‧‧‧可變延遲線單元

107‧‧‧輸入訊號

109‧‧‧第一輸出訊號

111‧‧‧輸入端

113‧‧‧輸出端

115‧‧‧第二輸出訊號

117‧‧‧第一線路

119‧‧‧第一反相器

121‧‧‧第二反相器

123‧‧‧第一速率控制單元

125‧‧‧第三反相器

127‧‧‧第二線路

129‧‧‧第四反相器

131‧‧‧第二速率控制單元

133‧‧‧第五反相器

135‧‧‧第六反相器

137‧‧‧開關

H‧‧‧高相位

L‧‧‧低相位

Claims (20)

1. 一種延遲線電路，包含：複數個延遲單元，用以接收一輸入訊號以及調整該輸入訊號藉以產生一第一輸出訊號，該些延遲單元根據一延遲線控制器所產生的一第一指令選擇性地在傳輸路徑中反相該輸入訊號或轉發該輸入訊號以產生該第一輸出訊號；以及一可變延遲線單元，用以接收該第一輸出訊號，該可變延遲線單元包含：一輸入端，用以接收該第一輸出訊號；一輸出端，用以輸出一第二輸出訊號；一第一線路耦接於該輸入端與該輸出端之間，該第一線路包含一第一反相器、一第二反相器、一第一速率控制單元以及一第三反相器彼此串連耦接；以及一第二線路耦接於該輸入端與該輸出端之間，該第二線路包含一第四反相器、一第二速率控制單元、一第五反相器以及一第六反相器彼此串連耦接，其中該第一輸出訊號根據該延遲線控制器所產生的一第二指令選擇性地經由該第一線路或該第二線路傳遞。
2. 如申請專利範圍第1項所述之延遲線電路，其中該輸入訊號藉由一特定數目的該些延遲單元接收、處理，並根據該第一指令產生該第一輸出訊號。
3. 如申請專利範圍第2項所述之延遲線電路，其中該第二指令藉由判定該輸入訊號所經過的延遲單元數目為一偶數目或一奇數目來選擇該第一輸出訊號經由該第一線路或該第二線路傳遞。
4. 如申請專利範圍第1項所述之延遲線電路，其中該第一速率控制單元以及該第二速率控制單元為通道閘。
5. 如申請專利範圍第1項所述之延遲線電路，其中該第一速率控制單元以及該第二速率控制單元為負載節點，用以供應一電壓給經由該第一線路或該第二線路傳遞的訊號。
6. 如申請專利範圍第1項所述之延遲線電路，其中在一微調模式下，該可變延遲線單元用以使該第二輸出訊號由複數個微調步驟產生，其中每一微調步驟彼此間隔一特定的固定時間延遲。
7. 如申請專利範圍第6項所述之延遲線電路，其中該特定的固定時間延遲之範圍介於大約2微微秒到3微微秒之間。
8. 一種裝置，包含：一延遲線控制器；複數個延遲單元，用以接收一輸入訊號以及調整該輸入 訊號藉以產生一第一輸出訊號，其中該延遲線控制器用以選擇性地使該輸入訊號藉由一特定數目的該些延遲單元接收、處理，藉此產生該第一輸出訊號；以及一可變延遲線單元，用以接收該第一輸出訊號，該可變延遲線單元包含：一輸入端，用以接收該第一輸出訊號；一輸出端，用以輸出一第二輸出訊號；一第一線路耦接於該輸入端與該輸出端之間，該第一線路包含一第一反相器、一第二反相器、一第一速率控制單元以及一第三反相器彼此串連耦接；以及一第二線路耦接於該輸入端與該輸出端之間，該第二線路包含一第四反相器、一第二速率控制單元、一第五反相器以及一第六反相器彼此串連耦接，其中該第一輸出訊號根據該延遲線控制器所產生的一指令選擇性地經由該第一線路或該第二線路傳遞。
9. 如申請專利範圍第8項所述之裝置，其中該延遲線控制器藉由判定該輸入訊號所經過的延遲單元數目為一偶數目或一奇數目來選擇該第一輸出訊號經由該第一線路或該第二線路傳遞。
10. 如申請專利範圍第8項所述之裝置，其中該第一速率控制單元以及該第二速率控制單元為通道閘。
11. 如申請專利範圍第8項所述之裝置，其中該第一速率控制單元以及該第二速率控制單元為負載節點，用以供應一電壓給經由該第一線路或該第二線路傳遞的訊號。
12. 如申請專利範圍第8項所述之裝置，其中該些延遲單元用以選擇性地在傳輸路徑中反相該輸入訊號或轉發該輸入訊號以產生該第一輸出訊號。
13. 如申請專利範圍第8項所述之裝置，其中在一微調模式下，該延遲線控制器以及該可變延遲線單元用以使該第二輸出訊號由複數個微調步驟產生，其中每一微調步驟彼此間隔一特定的固定時間延遲。
14. 如申請專利範圍第13項所述之裝置，其中該特定的固定時間延遲之範圍介於大約2微微秒到3微微秒之間。
15. 一種方法，包含：根據一延遲線控制器所產生的一第一指令，複數個延遲單元選擇性地在傳輸路徑中反相該輸入訊號或轉發該輸入訊號以產生一第一輸出訊號；傳遞該第一輸出訊號至一可變延遲線單元，其中該可變延遲線單元用以接收該第一輸出訊號以及調整該第一輸出訊號藉以產生一第二輸出訊號；根據該延遲線控制器所產生的一第二指令選擇性地將該 第一輸出訊號經由一第一線路或一第二線路傳遞，其中該第一線路包含一第一反相器、一第二反相器、一第一速率控制單元以及一第三反相器彼此串連耦接，該第二線路包含一第四反相器、一第二速率控制單元、一第五反相器以及一第六反相器彼此串連耦接，其中該輸入訊號藉由一特定數目的該些延遲單元接收、處理，並根據該第一指令產生該第一輸出訊號。
16. 如申請專利範圍第15項所述之方法，更包含：判定該些延遲單元的該特定數目為一偶數目或一奇數目，其中該第二指令根據該判定來選擇該第一輸出訊號經由該第一線路或該第二線路傳遞。
17. 如申請專利範圍第15項所述之方法，其中該第一速率控制單元以及該第二速率控制單元為通道閘。
18. 如申請專利範圍第15項所述之方法，其中該第一速率控制單元以及該第二速率控制單元為負載節點，該方法更包含：選擇性地供應一電壓給經由該第一線路或該第二線路傳遞的訊號。
19. 如申請專利範圍第15項所述之方法，更包含：藉由使該可變延遲線單元輸出的該第二輸出訊號由複數 個微調步驟產生，藉此微調該輸入訊號，其中每一微調步驟彼此間隔一特定的固定時間延遲。
20. 如申請專利範圍第19項所述之方法，其中該特定的固定時間延遲之範圍介於大約2微微秒到3微微秒之間。