CN107251473A - 串行化装置 - Google Patents

Abstract

串行化装置(1)具有第1锁存部(11)、第2锁存部(12)、转换部(13)、分频部(14)、负载信号生成部(15)、相位差检测部(16)、复位指示部(17)，能够通过简单的结构尽早降低比特错误率。相位差检测部(16)检测施加给第1锁存部(11)的第1时钟(CLK1)与施加给第2锁存部(12)的第3时钟(CLK3)之间的相位差，在该相位差不在目标范围内的情况下，复位指示部(17)将复位指示信号(RSTn)输出到分频部(14)。

Description

串行化装置

技术领域

本发明涉及串行化装置。

背景技术

串行化装置对与第1时钟同步输入的并行数据进行串行化，并将该串行数据与第2时钟同步输出。串行化装置具有锁存部和转换部。锁存部在第1时钟指示的定时对输入的并行数据进行锁存。转换部在负载信号指示的定时对由锁存部锁存后输出的并行数据进行锁存，将该锁存后的数据与第2时钟同步作为串行数据输出。第2时钟的周期比第1时钟的周期短。施加到转换部的负载信号与第1时钟相同周期，并根据第2时钟生成(参照专利文献1)。

现有技术文献

专利文献

专利文献1：美国专利第7746251号说明书

发明内容

发明要解决的课题

在串行化装置中，重要的是根据转换部进行锁存动作时的建立(setup)时间和保持(hold)时间各自的裕量，将第1时钟与负载信号之间的相位差设定为适当范围内，以使转换部能够可靠地对从锁存部输出的并行数据进行锁存。

在第1时钟与负载信号之间的相位差由于因噪声引起的误动作或温度变化而从适当范围偏离时，从串行化装置输出的串行数据产生错误。在利用接收从串行化装置输出的串行数据的接收装置检测出该接收到的数据的比特错误率较大时，从接收装置向发送侧的串行化装置通知该消息。而且，收到该通知的串行化装置对负载信号生成动作进行复位以使得第1时钟与负载信号之间的相位差恢复到适当范围内。

但是，从接收装置向发送侧的串行化装置通知比特错误率较大的消息的系统结构以双向通信为前提，且以从接收侧向发送侧的串行化装置的通信是高速的为前提。

在不存在从接收侧向发送侧的通信线的情况下，无法从接收装置向发送侧的串行化装置通知比特错误率较大的消息，串行化装置无法使第1时钟与负载信号之间的相位差恢复到适当范围内。

在即使存在从接收侧向发送侧的通信线但该通信线是简易通信线且低速的情况下，从接收装置向发送侧的串行化装置通知比特错误率较大的消息需要较长的时间，在串行化装置使第1时钟与负载信号之间的相位差恢复到适当范围内为止需要较长的时间，所以在长时间内持续比特错误率较大的状态。

本发明正是为了解决上述问题而完成的，其目的在于提供一种能够通过简单的结构尽早降低比特错误率的串行化装置。

用于解决课题的手段

该串行化装置对与第1时钟同步输入的并行数据进行串行化，与第2时钟同步地输出该串行数据，其中，该串行化装置具有：(1)第1锁存部，其按照第1时钟指示的定时，对输入的并行数据进行锁存；(2)第2锁存部，其按照与第1时钟相同周期的第3时钟指示的定时，对由第1锁存部锁存并输出的并行数据进行锁存；(3)转换部，其按照与第1时钟相同周期的负载信号指示的定时，对由第2锁存部锁存并输出的并行数据进行锁存，与第2时钟同步地输出该锁存后的数据作为串行数据；(4)分频部，其对第2时钟进行分频，生成第3时钟；(5)负载信号生成部，其根据第3时钟，生成负载信号；(6)相位差检测部，其检测第3时钟和负载信号中的任意方与第1时钟之间的相位差；以及(7)复位指示部，其在由相位差检测部检测出的相位差不在目标范围内的情况下，将分频部中的分频动作复位。

在串行化装置中，优选的是，相位差检测部包含：(1)移位寄存器，其将第1时钟和第3时钟中的一方作为输入数据，按照比第1时钟短的周期的时钟使输入数据移位；(2)移位寄存器输出锁存部，其按照第1时钟和第3时钟中的另一方或负载信号指示的定时，对从移位寄存器输出的数据进行锁存；以及(3)检测部，其根据由移位寄存器输出锁存部锁存后的数据，检测相位差。

此外，在串行化装置中，还优选的是，相位差检测部包含：(1)触发器，其将第1时钟和第3时钟中的一方作为输入数据，将第1时钟和第3时钟中的另一方或负载信号作为输入时钟；以及(2)检测部，其根据从触发器输出的数据，检测相位差。

另一方式的串行化装置对与第1时钟同步输入的并行数据进行串行化，与第2时钟同步地输出该串行数据，其中，具有：(1)锁存部，其按照第1时钟指示的定时，对输入的并行数据进行锁存；(2)转换部，其按照与第1时钟相同周期的负载信号指示的定时，对由锁存部锁存并输出的并行数据进行锁存，与第2时钟同步地输出该锁存后的数据作为串行数据；(3)负载信号生成部，其根据第2时钟，生成负载信号；(4)相位差检测部，其检测负载信号与第1时钟之间的相位差；(5)以及复位指示部，其在由相位差检测部检测出的相位差不在目标范围内的情况下，将负载信号生成部中的负载信号生成动作复位。

上述串行化装置具有：触发器组，其包含并列配置的多个触发器；并行/串行转换器，其设置于触发器组的后级，与负载信号输出端子连接；负载信号生成器，其具有负载信号输出端子；分频器，其具有与负载信号生成器的输入端子连接的输出端子，并具有复位端子；复位信号产生器，其与分频器的复位端子连接；以及相位比较器，其与复位信号产生器的输入连接，分频器的输出端子与相位比较器的输入端子连接。

另外，在具有第1锁存部和第2锁存部的情况下，该情况下的触发器组具有：第1触发器组，其包含并列配置的多个触发器；以及第2触发器组，其配置于第1触发器组的后级，包含并列配置的多个触发器。

发明效果

本发明的串行化装置能够通过简单的结构尽早降低比特错误率。

附图说明

图1是示出第1实施方式的串行化装置1的结构的图。

图2是说明第1实施方式的串行化装置1的动作的时序图。

图3是示出相位差检测部16的第1结构例的图。

图4是示出相位差检测部16的第2结构例的图。

图5是示出第2实施方式的串行化装置2的结构的图。

图6是示出图1所示的串行化装置1的结构的图。

图7是示出逻辑电路组(相位差检测部16、复位指示部17、分频部14)的一例的电路图。

图8是示出逻辑电路组(负载信号生成部15、转换部13)的一例的电路图。

具体实施方式

以下，参照附图详细说明用于实施本发明的方式。另外，在附图的说明中，对相同要素标注相同的标号，并省略重复说明。本发明不限定于这些例示，而通过权利要求来表示，是指包含与权利要求同等的意思和范围内的所有变更。

(第1实施方式)

图1是示出第1实施方式的串行化装置1的结构的图。串行化装置1对与第1时钟CLK1同步输入的并行数据Par_Data进行串行化，并与第2时钟CLK2同步地输出该串行数据Ser_Data。第2时钟CLK2的周期比第1时钟CLK1的周期短。串行化装置1具有第1锁存部11、第2锁存部12、转换部13、分频部14、负载信号生成部15、相位差检测部16和复位指示部17。

第1锁存部11在第1时钟CLK1指示的定时对输入的并行数据Par_Data进行锁存并输出。第2锁存部12在第3时钟CLK3指示的定时对由第1锁存部11进行锁存并输出的并行数据进行锁存并输出。第3时钟CLK3与第1时钟CLK1相同周期。第1锁存部11和第2锁存部12例如能够分别构成为并列配置有并行数据Par_Data的比特数的或更多的个数的触发器。

转换部13将并行数据转换为串行数据。转换部13在负载信号Load指示的定时对由第2锁存部12锁存并输出的并行数据进行锁存，与第2时钟CLK2同步地输出该锁存的数据作为串行数据Ser_Data。负载信号Load与第1时钟CLK1相同周期。转换部13例如构成为包含将多个触发器串联连接起来而成的移位寄存器，能够根据负载信号Load的指示，利用移位寄存器的各触发器对并行数据进行锁存，并根据第2时钟CLK2的指示，使移位寄存器进行移位动作而输出串行数据Ser_Data。

分频部14对第2时钟CLK2进行分频，生成第3时钟CLK3。此外，分频部14能够根据复位指示信号RSTn的指示，对分频动作进行复位。分频部14例如构成为包含计数器，能够根据第2时钟CLK2的指示进行计数动作，并根据复位指示信号RSTn的指示将计数动作复位。由分频部14生成的第3时钟CLK3被施加到第2锁存部12、负载信号生成部15和相位差检测部16。

负载信号生成部15根据第3时钟CLK3，生成负载信号Load。负载信号生成部15例如构成为包含将多个触发器串联连接起来而成的移位寄存器，能够将第3时钟CLK3作为移位寄存器的第1级的触发器的输入数据，根据第2时钟CLK2(或比第1时钟CLK1的周期短的其他时钟)的指示，使移位寄存器进行移位动作，将从移位寄存器的最后级的触发器输出的信号作为负载信号Load。从负载信号生成部15输出的负载信号Load被提供给转换部13。

相位差检测部16检测第3时钟CLK3与第1时钟CLK1之间的相位差。或者，相位差检测部16可以检测负载信号Load与第1时钟CLK1之间的相位差。在由相位差检测部16检测出的相位差不在目标范围内的情况下，复位指示部17向分频部14输出复位指示信号RSTn，该复位指示信号RSTn用于将分频部14中的分频动作复位。

图2是说明第1实施方式的串行化装置1的动作的时序图。在该图中从上起依次示出了输入到第1锁存部11的并行数据Par_Data、第1时钟CLK1、从第1锁存部11输出的并行数据、第2时钟CLK2[0]，CLK2[1]、从复位指示部17输出的复位指示信号RSTn、第3时钟CLK3、从第2锁存部12输出的并行数据、负载信号Load[0]、Load[1]和串行数据Ser_Data[0]、Ser_Data[1]、Ser_Data。

在图2中，设并行数据Par_Data为10比特数据。此外，设第2时钟CLK2为二相时钟CLK2[0]、CLK2[1]。假设根据一个相的第2时钟CLK2[0]来生成负载信号Load[0]和串行数据Ser_Data[0]，根据另一个相的第2时钟CLK2[1]，生成负载信号Load[1]和串行数据Ser_Data[1]。

向串行化装置1输入并行数据Par_Data、第1时钟CLK1和第2时钟CLK2。如该图所示，第1时钟CLK1与并行数据Par_Data同步。第2时钟CLK2与串行数据Ser_Data同步。第2时钟CLK2的周期比第1时钟CLK1的周期短。第3时钟CLK3和负载信号Load与第1时钟CLK1相同周期。

根据由第2锁存部12进行锁存动作时的建立(setup)时间和保持时间各自的裕量而将第1时钟CLK1与第3时钟CLK3之间的相位差设定为适当范围内。根据由转换部13进行锁存动作时的建立时间和保持时间各自的裕量而将第3时钟CLK3与负载信号Load之间的相位差设定为适当范围内。

第1锁存部11在第1时钟CLK1的上升沿的定时对输入的并行数据Par_Data进行锁存，将该锁存的并行数据输出到第2锁存部12。第2锁存部12在第3时钟CLK3的上升沿的定时对从第1锁存部11输出的并行数据进行锁存，将该锁存的并行数据输出到转换部13。

转换部13在负载信号Load的上升沿的定时对从第2锁存部12输出的并行数据进行锁存，与第2时钟CLK2同步地将该锁存的数据作为串行数据Ser_Data输出。

分频部14对第2时钟CLK2进行分频，生成第3时钟CLK3。此外，分频部14根据复位指示信号RSTn的指示，将分频动作复位。即，调整第3时钟CLK3的相位，以使得在具有复位指示信号RSTn的上升沿时，在该定时产生第3时钟CLK3的上升沿。

负载信号生成部15根据第3时钟CLK3，生成负载信号Load。在设第2时钟CLK2的周期为T时，负载信号Load[0]从第3时钟CLK3的上升沿的定时起在时间3T后的定时产生下降沿，在时间4T后的定时产生上升沿。负载信号Load[1]从第3时钟CLK3的上升沿的定时起在时间3.5T后的定时产生下降沿，在时间4.5T后的定时产生上升沿。

相位差检测部16检测第3时钟CLK3与第1时钟CLK1之间的相位差。或者，检测负载信号Load与第1时钟CLK1之间的相位差。而且，在由相位差检测部16检测出的相位差不在目标范围内的情况下，复位指示部17生成使得从第1时钟CLK1的上升沿的定时起在时间3T后的定时产生上升沿的复位指示信号RSTn，将该复位指示信号RSTn输出到分频部14。

图3是示出相位差检测部16的第1结构例的图。第1结构例的相位差检测部16A包含移位寄存器30、移位寄存器输出锁存部40和检测部50。移位寄存器30将触发器31～39串联连接而构成。将移位寄存器输出锁存部40、触发器41～48并列配置而构成。检测部50包含逻辑反转电路51和与电路52。

触发器31的输出数据成为下一级的触发器32的输入数据，并成为触发器41的输入数据。触发器32的输出数据成为下一级的触发器33的输入数据，并成为触发器42的输入数据。触发器33的输出数据成为下一级的触发器34的输入数据，并成为触发器43的输入数据。触发器34的输出数据成为下一级的触发器35的输入数据，并成为触发器44的输入数据。

触发器35的输出数据成为下一级的触发器36的输入数据，并成为触发器45的输入数据。触发器36的输出数据成为下一级的触发器37的输入数据，并成为触发器46的输入数据。触发器37的输出数据成为下一级的触发器38的输入数据，并成为触发器47的输入数据。触发器38的输出数据成为最后级的触发器39的输入数据，并成为触发器48的输入数据。将最后级的触发器39设置为虚设。

与电路52输入由逻辑反转电路51将触发器48的输出数据进行逻辑反转后的数据，并输入触发器44的输出数据，输出表示这些输入的2个数据的逻辑“与”值的数据。

作为一起被分别提供给移位寄存器30的触发器31～39的输入时钟CLK30，使用比第1时钟CLK1短的周期的时钟，优选使用第2时钟CLK2。

使用第1时钟CLK1作为移位寄存器30的第1级的触发器31的输入数据Data30，使用第3时钟CLK3或负载信号Load作为一起被分别提供移位寄存器输出锁存部40的触发器41～48的输入时钟CLK40。或者，使用第3时钟CLK3作为输入数据Data30，使用第1时钟CLK1或负载信号Load作为输入时钟CLK40。

在这样构成的相位差检测部16A中，从检测部50的与电路52输出的数据表示按照输入时钟CLK30的周期的分辨率，输入数据Data30的上升沿与输入时钟CLK40的上升沿之间的相位差是否位于适当范围内。

另外，在移位寄存器输出锁存部40和检测部50之间设置选择部，能够利用该选择部从移位寄存器输出锁存部40的各个触发器41～48的输出数据中选择输入到检测部50中的2个输出数据，由此能够变更相位差的适当范围。

图4是示出相位差检测部16的第2结构例的图。第2结构例的相位差检测部16B包含触发器60和检测部70。使用第1时钟CLK1作为触发器60的输入数据Data60，使用第3时钟CLK3或负载信号Load作为触发器60的输入时钟CLK60。或者，使用第3时钟CLK3作为输入数据Data60，使用第1时钟CLK1或负载信号Load作为输入时钟CLK60。

检测部70根据从触发器60输出的数据，检测输入数据Data60与输入时钟CLK60之间的相位差是否在适当范围内。即，如果由触发器进行锁存动作时的建立时间和保持时间各自的裕量充足，则从触发器输出的数据稳定，所以检测部70能够通过判定从触发器60输出的数据是否稳定，检测相位差是否在适当范围内。

另外，串行化装置1可以具有第1结构例的相位差检测部16A和第2结构例的相位差检测部16B双方，并区分使用两者。例如，在分频部14中的分频比率根据并行数据Par_Data的比特数而可变的情况下(即，在第3时钟CLK3的周期可变的情况下)，在第3时钟CLK3的周期较短时，在第1结构例的相位差检测部16A中，移位寄存器30有时无法进行多个周期的移位动作，所以优选使用第2结构例的相位差检测部16B。

关于本实施方式的串行化装置1，在从转换部13输出的串行数据中比特错误率变大时，能够立即根据相位差检测部16的相位差检测结果来检测该情况。即使在不具有从接收侧向发送侧的串行化装置1的信号线的情况或即使存在从接收侧向发送侧的通信线但该通信线也是简易的通信线且低速的情况下，也能够通过由发送侧的串行化装置1自己检测相位差，尽早降低比特错误率。

此外，本实施方式的串行化装置1除了第1锁存部11以外还具有第2锁存部12，因此还实现如下的效果。一般而言，在半导体基板上形成包含串行化装置1的发送装置的情况下，串行化装置1的布局被特制设计，但比第1锁存部11靠前级的电路的布局通过CAD系统自动进行配置布线。因此，输入到第1锁存部11中的并行数据Par_Data的延迟容易变大，建立变得严格。此外，并行数据Par_Data的比特之间的延迟的偏差也容易变大，当在建立严格的状态下建立时间发生偏差时，来自第1锁存部11的输出数据的延迟也发生较大偏差。其结果，第1锁存部11的输出数据与负载信号Load之间的定时变得严格。通过在第1锁存部11的后级设置第2锁存部12，第1锁存部11的输出数据的定时的制约仅为第3时钟CLK3的上升沿，能够使定时的制约变得缓和。

(第2实施方式)

图5是示出第2实施方式的串行化装置2的结构的图。串行化装置2对与第1时钟CLK1同步输入的并行数据Par_Data进行串行化，并与第2时钟CLK2同步地输出该串行数据Ser_Data。第2时钟CLK2的周期比第1时钟CLK1的周期短。串行化装置2具有锁存部21、转换部23、负载信号生成部25、相位差检测部26和复位指示部27。

锁存部21在第1时钟CLK1指示的定时对输入的并行数据Par_Data进行锁存。锁存部21例如能够分别构成为并列配置有并行数据Par_Data的比特数的或更多的个数的触发器。

转换部23将并行数据转换为串行数据。转换部23在负载信号Load指示的定时对由锁存部21锁存并输出的并行数据进行锁存，与第2时钟CLK2同步地输出该锁存的数据作为串行数据Ser_Data。负载信号Load与第1时钟CLK1相同周期。转换部23例如构成为包含将多个触发器串联连接起来而成的移位寄存器，能够根据负载信号Load的指示，利用移位寄存器的各触发器对并行数据进行锁存，并根据第2时钟CLK2的指示，使移位寄存器进行移位动作而输出串行数据Ser_Data。

负载信号生成部25根据第2时钟CLK2，生成负载信号Load。此外，负载信号生成部25能够根据复位指示信号RSTn的指示，将负载信号生成动作复位。负载信号生成部25例如构成为包含计数器和移位寄存器，能够根据第2时钟CLK2的指示，进行计数动作，生成分频时钟，并根据复位指示信号RSTn的指示，将计数动作复位。此外，负载信号生成部25将分频时钟作为移位寄存器的第1级的触发器的输入数据，根据第2时钟CLK2(或比第1时钟CLK1周期短的其他时钟)的指示使移位寄存器进行移位动作，将从移位寄存器的最后级的触发器输出的信号作为负载信号Load。从负载信号生成部25输出的负载信号Load被提供给转换部23。

相位差检测部26检测负载信号Load与第1时钟CLK1之间的相位差。相位差检测部26能够采用与第1实施方式中的相位差检测部16相同的结构。在由相位差检测部26检测出的相位差不在目标范围内的情况下，复位指示部27向负载信号生成部25输出复位指示信号RSTn，该复位指示信号RSTn用于将负载信号生成部25中的负载信号生成动作复位。

关于本实施方式的串行化装置2，在从转换部23输出的串行数据中比特错误率变大时，能够立即根据相位差检测部26的相位差检测结果来检测该情况。即使在不具有从接收侧向发送侧的串行化装置2的信号线的情况或即使存在从接收侧向发送侧的通信线但该通信线也是简易通信线且低速的情况下，也能够通过由发送侧的串行化装置2自己检测相位差，尽早降低比特错误率。

另外，对上述电路进行补充说明。

图6是示出图1所示的串行化装置1的结构的图。

如上所述，第1锁存部11由并列配置的多个触发器FF构成，第2锁存部12也同样由并列配置的多个触发器FF构成。各触发器FF具有2个输入端子和至少1个输出端子。

全部触发器FF的构造相同，所以在该图中为了简化，在各锁存部中仅详细示出1个触发器FF的构造。触发器FF是D触发器，具有被输入信号的输入端子D、和被输入时钟的时钟输入端子(用触发器FF的三角形标志表示)，在时钟的上升时的定时，从输出端子Q输出被输入到输入端子D的信号。另外，由于能够从触发器FF的输出端子Q(带杆)输出输出端子Q的反转信号，所以还能够根据电路设计上的需要而使用该信号，以提高例如信号传递时的噪声耐性。

在图6中，作为一例，第1锁存部11具有10个触发器FF，作为一例，第2锁存部12也具有10个触发器FF。当然，触发器的数量能够根据设计而进行变更。从第2锁存部12输出的并行数据被输入到转换部13(并行/串行转换器：Parallel-in Serial－out(PISO))。并行/串行转换器是将输入的并行信号转换为串行信号的电路，已知有各种各样类型的构造。

相位差检测部16是相位比较器，检测第3时钟CLK3的相位是否处于基准位置。在该例子中，为了检测第3时钟CLK3的位置，使用了第1时钟CLK1作为基准信号。在该例子中，检测第3时钟CLK3的脉冲的上升定时是否存在于第1时钟CLK1的脉冲的周期的中央位置附近。作为相位比较器的构造已知有各种各样的构造，相位比较器例如能够输出脉冲信号SJ，该脉冲信号SJ与第3时钟CLK3的上升定时从时序图上的基准位置(时刻)偏离的相位偏离量成比例。

复位指示部17是复位信号生成器，例如，在脉冲信号SJ的宽度超过规定值的情况下，即时序图上的第3时钟CLK3的上升位置(时刻)从基准位置(时刻)偏离较大的情况下，生成复位指示信号RSTn(复位信号)，该复位指示信号RSTn(复位信号)将后级的分频器的值复位。

分频部14(分频器)是计数器，使输入的信号的反复频率降低后输出。已知有许多带复位功能的分频器。

负载信号生成部15(负载信号生成器)接收第3时钟CLK3，对该信号的波形进行整形并输出。具体而言，通过使输入信号反转，使信号产生若干延迟，而使信号的上升沿和下降沿的斜率平缓。

配置在负载信号生成部15的后级的转换部13是并行/串行转换器，在被输入了规定电平(低电平)的负载信号(Load)的情况下，将并行数据Par_Data的数字数据(D1、D2、D3……D10)写入到由多个触发器FF构成的寄存器中，在输入了与规定电平相反的电平(高电平)的负载信号(Load)的情况下，寄存器进行时钟动作，传输这些数据，作为串行数据Ser_Data输出。

上述相位比较器、复位信号生成器、分频器、负载信号生成器和并行/串行转换器分别能够使用多个逻辑电路构成，但也可以由具有与该逻辑相同的程序的存储器和执行从存储器读出的程序的CPU构成。

以下，对逻辑电路的构造进行补充说明。逻辑电路的输入侧的线表示输入端子，输出侧的线表示输出端子，如果没有特别说明，假设各逻辑电路的输出端子与后级的逻辑电路的输入端子连接。

图7是示出用于执行上述逻辑动作的逻辑电路组(相位差检测部16、复位指示部17、分频部14)的一例的电路图。作为实现上述动作的电路结构，考虑有各种各样的电路结构，所以本发明不限于该图所示的电路，但图7示为优选的一例。

相位差检测部16是相位比较器，已知有各种各样的类型，但该图所示的相位差检测部16具有：多个触发器FF，它们串联连接；另一第4级的触发器FF，其被输入第3级的触发器FF的输出，与串联连接的第4级的触发器并列设置；“非”电路，其与最后级的触发器FF连接；以及“与非”电路，其与设置于上述并列位置的另一第4级的触发器FF的输出端子和“非”电路的输出端子双方连接，从“与非”电路输出输出信号SJ。

向相位差检测部16的第1级的触发器FF输入第1时钟CLK1，并向该时钟输入端子输入第2时钟CLK2。向串联系统的第1～第4触发器FF的时钟输入端子输入第2时钟CLK2。向存在于并列位置上的上述另一第4级的触发器FF的时钟输入端子和最后级的触发器FF输入第3时钟CLK3。

复位指示部17具有：复用器(用梯形表示)，其被输入前级的相位差检测部16的输出信号SJ；第1级的触发器FF，其被输入复用器的输出；第2级的触发器FF，其经由“非”电路而设置于第1级的触发器FF的后级；“与非”电路，其被一起输入第2级的触发器FF的输出和第1级的触发器FF的输出；第3级的触发器FF，其被输入“与非”电路的输出，从第3级的触发器FF输出复位指示信号RSTn。

复位指示部17中的复用器是选择器，根据被输入的输出信号SJ(选择控制输入)的逻辑状态，选择性地输出第1时钟CLK1或低电平的信号L。例如，如果选择控制输入的逻辑电平为LOW，则选择低电平，如果为HIGH，则选择第1时钟CLK1。另外，向复位指示部17中的各触发器FF的时钟输入端子输入第2时钟CLK2。

分频部14是带复位功能的分频器，将从前级的复位指示部17输出的复位指示信号RSTn输入到分频部14中的3输入的“与非”电路。

分频部14具有：第1级的触发器FF；复用器(用梯形表示)，其被输入第1级的触发器FF的输出和低电平信号L双方，并且被输入复位指示信号RSTn作为选择控制输入；第2级的触发器FF，其被输入复用器的输出；以及第3级的触发器FF，其被输入第2级的触发器FF的输出。分频器14中的复位端子是被输入复位指示信号(复位信号)RSTn的端子组。

分频部14的复用器也是选择器，根据被输入的复位指示信号RSTn(选择控制输入)的逻辑状态，选择性地输出第1级的触发器FF的输出信号或低电平的信号L。例如，如果选择控制输入的逻辑电平为LOW，则选择低电平，如果为HIGH，则选择第1级的触发器FF的输出信号。从复用器输出第3时钟CLK3。第2级和第3级的触发器FF的输出与复位指示信号RSTn一起被输入到NAND电路。另外，向复位指示部17中的各触发器FF的时钟输入端子输入第2时钟CLK2。

图8是示出用于执行上述逻辑动作的逻辑电路组(负载信号生成部15、转换部13)的一例的电路图。作为实现上述动作的电路结构，考虑有各种各样的电路结构，所以本发明不限于该图所示的电路，但图8示为优选的一例。

负载信号生成部15具有：第1级的触发器FF；“非”电路和“与非”电路，它们连接于第1级的触发器FF的输出端子的后级；第2级的触发器FF，其被输入“非”电路的输出；上述“与非”电路，其被一起输入第1级的触发器FF的输出和第2级的触发器FF的输出；以及第3级的触发器FF，其被输入“与非”电路的输出。

向第1级的触发器FF的输入端子输入第3时钟CLK3。向负载信号生成部15中的第1、第2和第3级的触发器FF的时钟输入端子输入第2时钟CLK2。从第3级的触发器FF输出负载信号Load。

转换部13(PISO)具有多个的如下部件：被输入并行数据(D1、D2、D3……D10)的多个触发器FF和如图示那样被输入负载信号Load的NAND电路，与第2时钟CLK2同步地传输分别被输入到各触发器FF中的并行数据，按照时间序列从位于该图的右端的触发器FF依次输出，作为串行数据Ser_Data。

如以上所说明那样，上述图1所示的串行化装置具有：第1触发器组(第1锁存部11)，其包含并列配置的多个触发器FF；第2触发器组(第2锁存部12)，其配置于第1触发器组的后级，包含并列配置的多个触发器；并行/串行转换器(转换部13)，其设置于第2触发器组的后级，与负载信号输出端子连接；负载信号生成器(负载信号生成部15)，其具有负载信号输出端子；分频器(分频部14)，其具有与负载信号生成器的输入端子连接的输出端子，并具有复位端子；复位信号产生器(复位指示部17)，其与分频器的复位端子连接；以及相位比较器(相位差检测部16)，其与复位信号产生器的输入连接，分频器的输出端子与相位比较器的输入端子连接。

另外，上述图5所示的串行化装置的各块的具体构造例可以使用图6～图8所示的各电路块的构造。在图1和图3中的任意一个构造的情况下，锁存部也由包含并列配置的多个触发器的触发器组构成，在图1所示的构造的情况下，该触发器组包含第1和第2触发器组。

标号说明

1、2：串行化装置；11：第1锁存部；12：第2锁存部；13：转换部；14：分频部；15：负载信号生成部；16、16A、16B：相位差检测部；17：复位指示部；21：锁存部；23：转换部；25：负载信号生成部；26：相位差检测部；27：复位指示部；30：移位寄存器；31～39：触发器；40：移位寄存器输出锁存部；41～48：触发器；50：检测部；51：逻辑反转电路；52：与电路；60：触发器；70：检测部。

Claims (6)

1.一种串行化装置，其对与第1时钟同步输入的并行数据进行串行化，与第2时钟同步地输出该串行数据，其中，该串行化装置具有：

第1锁存部，其按照所述第1时钟指示的定时，对输入的所述并行数据进行锁存；

第2锁存部，其按照与所述第1时钟相同周期的第3时钟指示的定时，对由所述第1锁存部锁存并输出的并行数据进行锁存；

转换部，其按照与所述第1时钟相同周期的负载信号指示的定时，对由所述第2锁存部锁存并输出的并行数据进行锁存，与所述第2时钟同步地输出该锁存后的数据作为所述串行数据；

分频部，其对所述第2时钟进行分频，生成所述第3时钟；

负载信号生成部，其根据所述第3时钟，生成所述负载信号；

相位差检测部，其检测所述第3时钟和所述负载信号中的任意方与所述第1时钟之间的相位差；以及

复位指示部，其在由所述相位差检测部检测出的所述相位差不在目标范围内的情况下，将所述分频部中的分频动作复位。

2.根据权利要求1所述的串行化装置，其中，

所述相位差检测部包含：

移位寄存器，其将所述第1时钟和所述第3时钟中的一方作为输入数据，按照比所述第1时钟短的周期的时钟使所述输入数据移位；

移位寄存器输出锁存部，其按照所述第1时钟和所述第3时钟中的另一方或所述负载信号指示的定时，对从所述移位寄存器输出的数据进行锁存；以及

检测部，其根据由所述移位寄存器输出锁存部锁存后的数据，检测所述相位差。

3.根据权利要求1所述的串行化装置，其中，

所述相位差检测部包含：

触发器，其将所述第1时钟和所述第3时钟中的一方作为输入数据，将所述第1时钟和所述第3时钟中的另一方或所述负载信号作为输入时钟；以及

检测部，其根据从所述触发器输出的数据，检测所述相位差。

4.一种串行化装置，其对与第1时钟同步输入的并行数据进行串行化，与第2时钟同步地输出该串行数据，其中，该串行化装置具有：

锁存部，其按照所述第1时钟指示的定时，对输入的所述并行数据进行锁存；

转换部，其按照与所述第1时钟相同周期的负载信号指示的定时，对由所述锁存部锁存并输出的并行数据进行锁存，与所述第2时钟同步地输出该锁存后的数据作为所述串行数据；

负载信号生成部，其根据所述第2时钟，生成所述负载信号；

相位差检测部，其检测所述负载信号与所述第1时钟之间的相位差；以及

复位指示部，其在由所述相位差检测部检测出的所述相位差不在目标范围内的情况下，将所述负载信号生成部中的负载信号生成动作复位。

5.一种串行化装置，其具有：

触发器组，其包含并列配置的多个触发器；

并行/串行转换器，其设置于所述触发器组的后级，与负载信号输出端子连接；

负载信号生成器，其具有所述负载信号输出端子；

分频器，其具有与所述负载信号生成器的输入端子连接的输出端子，并具有复位端子；

复位信号产生器，其与所述分频器的所述复位端子连接；以及

相位比较器，其与所述复位信号产生器的输入连接，

所述分频器的输出端子与所述相位比较器的输入端子连接。

6.根据权利要求5所述的串行化装置，其特征在于，

所述触发器组具有：

第1触发器组，其包含并列配置的多个触发器；以及

第2触发器组，其配置于第1触发器组的后级，包含并列配置的多个触发器。