CN101316104A - 用于全数字串化器-解串器的设备及相关方法 - Google Patents

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Abstract

公开了用于全数字串化器－解串器的设备及相关方法，全数字串化器－解串器包括全数字时钟乘法器单元(CMU)电路、全数字时钟和数据恢复(CDR)电路、多路复用器(MUX)和多路除法器(DeMUX)。全数字时钟和数据恢复(CDR)电路耦合到全数字时钟乘法器单元(CMU)电路。多路复用器(MUX)耦合到全数字时钟乘法器单元(CMU)电路，并使数据串行化。多路除法器(DeMUX)耦合到全数字时钟和数据恢复(CDR)电路，并使数据解串化。

Description

用于全数字串化器-解串器的设备及相关方法
相关申请的交叉引用
【0001】本专利申请要求序列号为60/941,282的美国临时专利申请的优先权，并通过引用将其合并于此。该美国临时专利申请申请于2007年5月31日，其代理人案号为ALTR-059PZ1，其题目为“Apparatus forSerializer-Deserializer and Delay-Locked Loop and Associated Methods(用于串化器-解串器和延迟锁相环的设备及相关方法)”。此外，本专利申请将序列号为11/716,229、申请于2007年3月9日、题目为“Zero-Delay Serial Communications Circuitry for Serial Interconnects(用于串行互联的零延迟串行通信电路)”的美国专利申请通过引用合并于此。
技术领域
【0002】所公开的原理一般地涉及集成电路(IC)中的通信电路，而更具体涉及IC如可编程逻辑器件(PLD)中的全数字串化器-解串器电路和全数字相位生成延迟锁相环(DLL)。
背景技术
【0003】现代电子学已经进入一个高速通信时代。通常，一个或更多个IC生成它们寻求与各种目标如其它IC通信的信号。为了有效地实现这一功能，当今的各种IC都使用串行通信链路。为了使用通信链路，源电路或IC使它希望与目标电路或IC通信的信息串行化。被串行化的信息经由通信链路行进到目标电路或IC。在目标处，目标电路或IC使信息解串化，并将结果用于附加任务，如进一步处理等。
发明内容
【0004】所公开的原理涉及全数字串化器-解串器(SerDes)电路及相关方法。在一个示例性实施例中，全数字串化器-解串器包括全数字时钟乘法器单元(CMU)电路、全数字时钟和数据恢复(CDR)电路、多路复用器(MUX)和多路除法器(DeMUX)。全数字CDR电路耦合到全数字CMU电路。MUX耦合到全数字CMU，并使数据串行化。DeMUX耦合到全数字CDR，并使数据解串化。
【0005】在另一个示例性实施例中，可编程逻辑器件(PLD)包括串化器-解串器电路。该串化器-解串器电路包括全数字CMU电路和耦合到该全数字CMU电路的全数字CDR电路。该全数字CMU电路和全数字CDR电路包括匹配的数字控制振荡器。
【0006】在又一个示例性实施例中，处理集成电路(IC)中的信号的方法包括从参考时钟信号数字地产生倍增时钟信号，从第一组数据信号数字地采集数据和时钟信号以生成所采集的数据信号和所采集的时钟信号。
附图说明
【0007】附图仅图示说明示例性实施例，因此不应被视为是对其范围的限制。得益于本公开的本领域普通技术人员应认识到所公开的原理本身可用于其它同样有效的实施例。在附图中，用于多于一个附图中的相同的数字标识符指示相同的、类似的或等价的功能性、组件或模块。
【0008】图1图示说明依照一个示例性实施例的IC的简化框图。
【0009】图2描述依照另一个示例性实施例的IC的简化框图。
【0010】图3示出依照一个示例性实施例的PLD的简化框图。
【0011】图4图示说明依照另一个示例性实施例的PLD的简化框图。
【0012】图5描述依照一个示例性实施例的全数字SerDes的简化框图。
【0013】图6描述用于示例性实施例的非线性和/或多级相位检测器的简化框图。
【0014】图7示出例证性实施例中非线性多级相位检测器的传递函数。
【0015】图8图示说明依照例证性实施例的数字回路滤波器的简化框图。
【0016】图9描述依照示例性实施例的全数字过取样SerDes的简化框图。
【0017】图10示出依照示例性实施例的全数字DLL的简化框图。
【0018】图11图示说明全数字DLL(AD-DLL)的例证性实施例中的相位检测器和数字回路滤波器的简化框图。
【0019】图12描述AD-DLL的例证性实施例中的相位检测器的操作时序图。
【0020】图13描述AD-DLL的例证性实施例中的相位检测器的另一个操作时序图。
【0021】图14图示说明依照例证性实施例的AD-DLL的一个可编程延迟电路的简化电路图。
【0022】图15描述用于多相位生成DLL的依照示例性实施例的简化电路布置。
【0023】图16示出依照例证性实施例用于多相位生成DLL的时序图。
具体实施方式
【0024】所公开的原理涉及全数字串化器-解串器(SerDes)电路及相关方法。所公开的原理提供与传统SerDes相比具有如更低的成本、更好的性能和更好的性能可重复性等优点的全数字SerDes。
【0025】具体地说，传统SerDes使用模拟组件(例如，模拟电荷泵、模拟电压控制振荡器(VCO)、模拟锁相环(PLL)和模拟滤波器)。这些模拟组件和模块已变得越来越不能兼容基于互补金属氧化物半导体(CMOS)技术的更新技术。例如，模拟组件可能使用1.8V或3.3V的电源电压，而SerDes中的数字电路可能使用1V或1.2V的电源电压。该全数字SerDes消除了之前出现在传统SerDes中的大部分模拟模块(例如，模拟电荷泵、模拟VCO、模拟PLL和模拟滤波器)。例如，该全数字SerDesc以使用模拟核振荡器的数字控制振荡器(DCO)来代替模拟VCO。
【0026】图1图示说明依照一个示例性实施例的IC 10的简化框图。IC 10包括全数字串化器20和全数字解串器22。源电路12用作希望与目标如另一个IC通信的信息源。源电路12向发送器(TX)16提供信息。发送器16可以具有为本领域普通技术人员所知的结构，并提供为本领域普通技术人员所了解的功能。
【0027】发送器16以受益于所公开原理的描述的本领域普通技术人员所了解的方式并利用其所知的结构和电路来处理信息，并且向全数字串化器20提供结果。全数字串化器20使信息串行化，并提供所得的串行化信息24作为数据输出。通常，如受益于所公开原理的描述的本领域普通技术人员所了解的，全数字串化器20可以提供该数据输出给适当的介质，如通信信道(未明显示出)。
【0028】为了从所需源(如通信介质或信道，未明显示出)接收信息，IC 10接受串行化数据输入26。全数字解串器22接收串行化数据输入26，使信息解串化并提供结果给接收器(RX)18。接收器18以受益于所公开原理的描述的本领域普通技术人员所了解的方式并利用其所知的电路和结构来进一步处理信息，并且向目标电路14提供结果。目标电路14可以进一步处理信息，或以所需的方式使用信息，或同时进行这二者。
【0029】应该注意，通过在受益于所公开原理的描述的本领域普通技术人员的知识范围内进行修改，可以根据需要颠倒发送器16和串化器20的次序。类似地，通过在受益于所公开原理的描述的本领域普通技术人员的知识范围内进行修改，可以根据需要颠倒接收器18和解串器22的次序。图2示出发送器16和串化器20的次序颠倒并颠倒了接收器18和解串器22的次序的IC 10的简化框图。
【0030】在一些示例性实施例中，IC 10可构成PLD或包含PLD。图3示出依照示例性实施例的PLD 10A的简化框图。
【0031】PLD 10A包括配置电路130、配置存储器(CRAM)133、控制电路136、可编程逻辑106、可编程互联109和I/O电路112。此外，根据需要，PLD 10A可以包括测试/调试电路115、一个或多于一个处理器118、一个或多于一个通信电路121、一个或多于一个存储器124、一个或多于一个控制器127、知识产权(IP)电路139。另外，PLD 10A包括发送器16、全数字串化器20、全数字解串器22和接收器18，所有这些均在上文被描述。
【0032】应该注意图3示出了PLD 10A的简化框图。因此，如本领域普通技术人员所了解的，PLD 10A可以包括其它模块和电路。这种电路的示例包括时钟生成和分配电路、冗余电路等。此外，根据需要，PLD 10A可以包括模拟电路、其它数字电路和/或混合信号电路。如受益于本公开的本领域普通技术人员所了解的，可以将所公开的方法和原理应用到其它PLD体系结构，包括任何所需的模块、区域或电路。
【0033】发送器16、全数字串化器20、全数字解串器22和接收器18执行上面结合图1和图2所述的那些功能。发送器16可以接收来自PLD10A内的各个电路如可编程逻辑106、(多个)处理器118、IP电路139等的信息。类似地，接收器18可以提供信息给PLD 10A内的多个电路如可编程逻辑106、(多个)处理器118、IP电路139等。
【0034】可编程逻辑106包括可配置或可编程逻辑电路，如查询表(LUT)、乘积项逻辑、多路复用器(MUX)、逻辑门、寄存器、存储器等。可编程互联109耦合到可编程逻辑106并在可编程逻辑106内的各种模块和PLD 10A之内或之外的其它电路之间提供可配置互联(耦合机制)。
【0035】控制电路136控制PLD 10A内的各种操作，包括这些发明性原理的各个方面。在控制电路136的监管下，PLD配置电路130使用配置数据(从外部源如存储设备、主机等获得)来编程或配置PLD 10A的功能。配置数据一般在CRAM 133中存储信息。如受益于本公开的本领域普通技术人员所了解的，CRAM 133的内容决定PLD 10A的各种模块(如可编程逻辑106和可编程互联109)的功能。
【0036】如受益于本发明的描述的本领域普通技术人员所了解的，I/O电路112可以构成很多种I/O设备或电路。I/O电路112可以耦合到PLD10A的各种部件，例如，可编程逻辑106和可编程互联109。I/O电路112为PLD 10A内的各种模块提供机制和电路以便与外部电路或设备通信。
【0037】测试/调试电路115便于PLD 10A内的各种模块和电路的测试和故障查找。测试/调试电路115可以包括受益于本发明的描述的本领域普通技术人员所知的各种模块和电路。例如，根据需要，测试/调试电路115可以包括用于在PLD 10A上电或复位后执行测试的电路。根据需要，测试/调试电路115也可以包括编码和奇偶校验电路。
【0038】PLD 10A可以包括一个或多于一个处理器118。处理器118可以耦合到PLD 10A内的其它模块和电路。处理器118可以从PLD 10A之内或之外的电路接收数据和信息并以受益于本发明的描述的本领域普通技术人员所理解的很多种方式处理信息。一个或多于一个处理器118可以构成数字信号处理器(DSP)。根据需要，DSP允许执行很多信号处理任务，如压缩、解压缩、音频处理、视频处理、滤波等。
【0039】PLD 10A可以包括一个或多于一个IP电路139。如受益于所公开原理的描述的本领域普通技术人员所了解的，IP电路139代表添加到PLD 10A的电路模块，如处理器、专用电路或模块等。
【0040】PLD 10A也可以包括一个或多于一个通信电路121。如受益于本公开的本领域普通技术人员所了解的，(多个)通信电路121可以便于PLD 10A内的各种电路和PLD 10A外部的电路之间的数据和信息交换。
【0041】PLD 10A可以进一步包括一个或多于一个存储器124和一个或多于一个控制器127。存储器124允许PLD 10A内的各种数据和信息(如用户数据、中间结果、计算结果等)的存储。根据需要，存储器124可以具有粒状的或块状的形式。控制器127允许连接到PLD外部的电路并控制PLD外部的电路的操作和各种功能。例如，根据需要，控制器127可以构成连接到并控制外部同步动态随机存取存储器(SDRAM)的存储控制器。
【0042】应该注意，通过在受益于所公开原理的描述的本领域普通技术人员的知识范围内进行修改，可以根据需要颠倒发送器16和串化器20的次序。类似地，通过在受益于所公开原理的描述的本领域普通技术人员的知识范围内进行修改，可以根据需要颠倒接收器18和解串器22的次序。图4示出颠倒了发送器16和串化器20的次序并颠倒了接收器18和解串器22的次序的PLD 10A的简化框图。
【0043】如受益于所公开原理的描述的本领域普通技术人员所了解的，数据输入26和数据输出24可以分别构成适用于解串化和串行化的任何所需信号类型。示例包括低压差分信号(信令)(LVDS)、单端信号、一般差分信号、电压信号、电流信号等。信号的具体类型取决于给定应用的设计和规范。
【0044】图5示出依照示例性实施例的全数字SerDes的框图。概括来说，该全数字SerDes包括三个主要模块：全数字时钟和数据恢复(AD-CDR)电路205、数字控制和处理电路230以及全数字时钟乘法器单元(AD-CMU)275(也被称为发送锁相环(PLL)。如上面所指出的，可以在所需IC 10(见图1-2)(例如例证性实施例中的PLD 10A(见图3-4))中使用全数字SerDes。
【0045】如下面的详述，AD-CMU 275合成具有所需频率并具有相对低抖动的输出信号321。信号321使能对多路复用器(MUX)310中的串行化数据的多路复用。AD-CDR 205接收串行数据流，并从准备用于同步解串化的数据中恢复这些数据和它们的相关时钟信号。数字控制和处理电路230提供额外的数据处理并对全数字SerDes的操作进行控制，这在下面进行详细描述。
【0046】一般来说，本文所公开的新型全数字SerDes利用不同于传统模拟SerDes的原理进行操作。具体地说，所公开的全数字SerDes允许AD-CDR 205通过使用主/从(M/S)接口315(下面详述)而与AD-CMU 275进行交互以获取频率锁定。
【0047】AD-CMU 275接受较低频率的参考时钟信号(标示为CLKin)(该参考时钟信号由缓冲器280缓冲或调节以生成缓冲时钟信号318)，并使用MUX 310合成用于使数据串行化的较高频率的信号321。MUX 310还在节点324处由信号321生成已划分的时钟信号(标示为“TX Clock”)，并将其作为时钟信号提供给数字控制和处理电路230(特别是给MUX 242)以便于其模块和电路中的一些的操作。
【0048】AD-CMU 275包括以下全数字电路模块：数字非线性相位检测器(NLPD)285、数字回路滤波器290、数字控制振荡器(DCO)295和数字除法器(划分M份)300，所有这些均耦合在回路配置中。换句话说，除法器300划分信号321(DCO 295的输出信号)的频率，并提供已划分的信号333给NLPD 285。
【0049】图6示出NLPD 285的简化框图。一般，NLPD 285比较输入参考信号400的相位和反馈信号403的相位并生成输出信号406。输出信号406包括信号符号-数据、信号L1和信号L2。
【0050】NLPD 285量化参考信号400和反馈信号403之间的相位差。图7示出例证性实施例中的非线性相位检测器的传递函数。应该注意在所示的实施例中，NLPD 285将相位差量化为三个可能的水平。
【0051】从图7可以看出，NLPD 285检测在零相位差参考点附近参考信号400的相位是否大于或小于反馈信号403的相位。根据所检测的相位差的量，NLPD 285将以相对非线性的方式(因此有标识“非线性相位检测器”)产生输出，这些输出的相对权重在具有更大的相位误差时变得更大。
【0052】NLPD 285根据参考信号400和反馈信号403之间的相位差所达到的阈值来激活其输出。在所示的实施例中，如果相位差的幅值落在0至π/4弧度之间(参考信号400的相位大于反馈信号403的相位)，相位检测器量化该差值以便在符号-数据(sign_data)输出处产生数字1(即二进制逻辑1)脉冲。如果相位差的量在0至-π/4弧度之间(参考信号400的相位小于反馈信号403的相位)，则NLPD 285在符号-数据输出处产生数字0脉冲(即二进制逻辑0)。
【0053】如果相位差落在π/4至2π弧度之间(或-π/4至-2π弧度之间)，则除了激活上述符号-数据外，NLPD 285类似地生成另一个标示为L1的输出。最后，如果相位差大于2π弧度(或小于-2π弧度)，NLPD 285生成标示为L2的第三个输出。因此，通过观察NLPD 285的输出406(即sign_data(符号-数据)、L1和L2)，可以辨别输入400处和输入403处的信号之间(即参考信号和反馈信号之间)的相位差。
【0054】注意图7中的传递函数仅构成一个示例。根据需要(例如不同的量化水平、相对权重、L1和L2的值等)，可以使用具有其它传递函数的NLPD。如受益于所公开的原理的描述的本领域普通技术人员所了解的，传递函数的选择取决于很多因素，如针对具体应用的所需设计和规范等。
【0055】类似地，图7所示的上述L1和L2阈值在一个例证性实施例中仅构成典型值。根据需要，如受益于所公开的原理的描述的本领域普通技术人员所了解的，可以使用其它阈值数值。例如，在一个实施例中，可以实施NLPD 285以便使L1和L2的值可编程地落入π/10弧度至π/2弧度之间。如受益于所公开的原理的描述的本领域普通技术人员所了解的，L1和L2值的选择取决于很多因素，如针对具体应用的所需设计和规范等。
【0056】在图5所示的实施例中，NLPD 285接收时钟信号318和除法器300的输出信号333作为其输入信号。然后NLPD 285产生输出信号336(如上面所详述)，并将它们提供给数字回路滤波器290。
【0057】参考图5中的AD-CMU 275，数字回路滤波器290接收NLPD285的输出脉冲。注意根据NLPD 285所采用的量化的特性，为了维持稳定性，应该同时使用成比例信号处理路径和积分信号处理路径。因此，数字回路滤波器290同时使用成比例信号处理路径和积分信号处理路径。
【0058】图8示出依照例证性实施例的数字回路滤波器290的简化框图。数字回路滤波器290包括有限冲激响应(FIR)滤波器410和三个基于移位寄存器的积分器：积分器413(产生精细字425)、积分器416(产生中等字428)和积分器419(产生粗略字431)。FIR滤波器410和积分器413接收NLPD 285的符号-数据(标示为454)输出，而积分器416和积分器419分别接收其L1和L2输出。注意，根据需要，如受益于所公开的原理的描述的本领域普通技术人员所了解的，可以使用其它技术而不使用移位寄存器来实施积分器。
【0059】馈送到FIR滤波器410和积分器413的符号-数据脉冲产生成比例路径调节和积分路径调节。这些调节取决于FIR滤波器410和积分器413的具体实施方式，如受益于所公开的原理的描述的本领域普通技术人员所了解的，这些具体实施方式取决于具体应用的设计和规范。
【0060】注意成比例路径调节直接与符号-数据的行为相关。成比例路径(即符号-数据)行为穿过FIR滤波器410(其在一个实施例中是用FIR滤波器电路和移位寄存器来实现的，这些移位寄存器用来实现提供固有sin x/x滤波的向上/向下计数器)。成比例路径与积分路径结合提供从一个时钟周期到下一个时钟周期的整体稳定性。
【0061】精细字、中等字和粗略字(分别标示为425、428和431)以及FIR滤波器410的输出422(FIR输出)控制DCO 290的输出频率。精细字、中等字和粗略字由于相应字中每一位的变化而导致DCO 295的频率发生变化。
【0062】因为AD-CMU 275依赖于积分相位信息来移动和保持锁定，DCO 295接收导致离散频率跳跃的命令来移动和保持锁定。在所示实施例中，DCO 295接收导致其输出频率发生变化的四个命令或控制字。具体地说，FIR滤波器410的输出字422、积分器413生成的精细字425、积分器416生成的中等字428以及积分器419生成的粗略字431导致DCO 295的输出频率发生变化。
【0063】然而，应该注意FIR滤波器410的输出字422和积分器413、416和419各自的控制字425、428和431的变化导致DCO 295的输出信号的不同频率变化量。例如，与精细字425中的一位变化相比，FIR滤波器的输出字422的一位变化导致DCO 295的输出频率的变化更小。
【0064】在一个实施例中，FIR滤波器410在整个运行中最终平衡(average out)第一串的8个相位对比。积分器413(对应于精细字425)起到累加器的作用，其具有与FIR滤波器410相似的权重。积分器416(对应于中等字428)和积分器419(对应于粗略字431)也起到累计器的作用，但是这些积分器的每一位代表DCO 295的输出信号频率的更大变化。
【0065】可以使用在四个控制字的每一个字中所需数量的位。四个控制字中的位变化可以对应于所需的频率变化。如受益于所公开的原理的描述的本领域普通技术人员所理解的，位数和对应于每位变化的频率变化取决于如具体应用的设计和规范等因素。
【0066】在一个示例性实施例中，例如，输出字422、精细字425、中等字428和粗略字431分别包括8位、64位、64位和50位。在这一实施例中，FIR滤波器410的输出字422的每一位和精细字425的每一位代表50-KHz的频率变化(即精细字425的每位表示50KHz的总共64位)，而中等字428和粗略字431的每一位分别代表1.6MHz(即中等字428的每位表示1.6MHz的总共64位)和51.2MHz(即粗略字431的每位表示51.2MHz的总共50位)。
【0067】当每个积分器计数到最大值时，下一个积分器前移一位，这代表在前积分器合起来的所有位的一半的权重。这一操作利用进位/借位434和进位/借位437来完成。例如，当积分器413(精细字)积累到由其位宽代表的最大值时，进位/借位434导致积分器416的计数向前进一位，并由此继续下去。进位或借位条件的产生分别取决于是否达到最大的正计数或负计数。
【0068】注意NLPD 285的L1和L2输出分别驱动积分器416和积分器419(参见图5、图6和图8)。如果相位误差相对较大，则NLPD 285激活L1和L2输出(参见上面对NLPD 285更详细的说明)。当NLPD 285激活L1和L2输出时，它们分别直接前移(或推延)积分器416和积分器419的计数(以提供更好的采集速度)，但是它们也导致成比例信号路径的行为(为提高稳定性)。
【0069】具体地说，数字回路滤波器290的输出信号PPx(标示为450)、PPa(标示为451)、PPb(标示为452)和PPc(标示为453)代表驱动DCO 295的成比例信号路径输出。注意信号-数据(sign_data)驱动积分器413(对应于精细字425)，并导致它前移或推延。因此，为了控制DCO 295的输出频率，数字回路滤波器290利用已经经过数字回路滤波器290滤波的成比例信号路径输出以及积分信号路径输出(即精细字425、中等字428和粗略字431)来驱动DCO 295。
【0070】参考图5，DCO 290提供输出信号321，该输出信号的频率取决于数字回路滤波器290的输出信号。输出信号321经由除法器300反馈到NLPD 285。DCO 290和除法器300可以具有为受益于所公开的原理的描述的本领域普通技术人员所知的结构。除法器300允许NLPD285在输出信号321的频率的1/M的频率下进行操作。注意，如受益于所公开的原理的描述的本领域普通技术人员所了解的，可以根据如具体应用的设计和规范等因素使用所需的M值。
【0071】参考图5，AD-CDR 205包括类似组件并类似于AD-CMU 275来操作，除了以下详述的一些例外。更具体地说，AD-CDR 205包括相位检测器210、数字回路滤波器215和DCO 220。数字回路滤波器215和DCO 220分别类似于AD-CMU 275的数字回路滤波器290和DCO295或与它们相同。在例证性实施例中，DCO 220构成DCO 290的匹配复制物。如下面所详述的，两个DCO的这种特性方便全数字SerDes的操作。
【0072】均衡器(EQ)200(或接收器)以如受益于所公开的原理的说明的本领域普通技术人员所知的方式接收数据输入26，均衡或处理该数据以生成已处理的数据，并使它们在输出339处是可用的。
【0073】相位检测器210从输出339接受已处理的数据。相位检测器210产生符号位(类似于上述NLPD 285的符号-数据(sign_data)输出)，并可以根据需要包括同步时钟。在AD-CDR 205中，数字回路滤波器215忽视来自相位检测器的L1和L2位。因此，相位检测器210不需要生成那些输出。因此，如受益于所公开的原理的说明的本领域普通技术人员所了解的，可以使用开关式(bang-bang)相位检测器作为相位检测器210。一般来说，如受益于所公开的原理的描述的本领域普通技术人员所了解的，可以使用各种相位检测器。
【0074】如上所述，相位检测器210的符号位输出驱动数字回路滤波器215的输入。如上面关于匹配的DCO 295所描述的，数字回路滤波器215的输出驱动DCO 220的控制输入。DCO 220的输出345(标示为“Rec.Clock”)反馈到相位检测器210(类似于DCO 295的输出321反馈到NLPD 285)，因此完成有利于数据恢复的反馈回路。
【0075】相位检测器210还在输出342处产生被接收的数据(在图5中标示为“Rec.Data”)。被接收的数据驱动多路除法器(DeMUX)225。DCO 220的输出345驱动DeMUX 225的选择输入。DeMUX 225使数据解串化。作为DCO 220驱动DeMUX 225的结果，DeMUX 225在输出348处提供n位解串化的数据给数字控制和处理电路230。DeMUX225还经由输出351提供已划分的接收时钟信号(标示为“RX Div.Clock”)给数字控制和处理电路230。注意DeMUX 225相对于已划分的接收时钟信号同步地提供并行输出数据(标示为“Dout”)。
【0076】DeMUX 235接受解串化的数据和已划分的接收时钟，并生成提供给监控器电路240的n×m位输出数据，还生成接收时钟信号(标示为“RX Clock”)。该接收时钟信号用作监控器电路240的时钟信号。数字控制和处理电路230在输出175处提供接收时钟信号。该接收时钟信号还驱动MUX 260的输入。
【0077】如受益于所公开的原理的描述的本领域普通技术人员所了解的，监控器电路240构成验证数据完整性的矢量模式监控器。监控器电路240在输出175处提供已验证的数据。监控器电路240还提供已验证的数据给MUX 255的输入。如受益于所公开的原理的描述的本领域普通技术人员所了解的，根据需要可以以各种方式(例如使用门电路、触发器和其它数字电路)来实施监控器电路240。
【0078】串行化路径包括MUX 310和缓冲器(或发送器)305。MUX310接受n位数据(标示为“Din”)。在串行化处理之前，AD-CMU 275经由上述反馈机制采集频率和相位。并行数据(Din)被生成(其在以下详细描述)。结合源于AD-CMU 275的已划分的时钟(标示为“TX Div.Clock”)，并行数据在MUX 310中经历串行化。AD-CMU 275的DCO295的输出321处的信号为MUX 310中的数据计时或重新定时，并经由输出354提供得到的数据给缓冲器(或发送器)305。
【0079】在上述的采集发生之后，AD-CMU 275的DCO 295的控制字达到稳定。如上所述，AD-CDR 205和AD-CMU 275包括匹配的DCO(即分别为DCO 220和DCO 295)。主/从(M/S)接口电路315传送或复制AD-CMU 275中的DCO 295的控制字到AD-CDR 205中的匹配的DCO 220，有效地去掉了AD-CDR 205中的频率采集步骤，并让AD-CDR 205完成任何相位校正。一旦经由数字控制和处理电路230中的PLL锁相检测和M/S使能电路270的输出357被使能，从AD-CMU275复制DCO控制字到AD-CDR 205的过程就经由M/S接口315发生。
【0080】假定在一个实施例中，AD-CMU 275对给定应用和数据率采集并合成适当频率，在使数据引起AD-CDR 205的数字回路滤波器215中的控制字的变化之前，作为预加载操作，M/S接口电路315从AD-CMU 275中的数字回路滤波器(DLF)290复制控制字位到AD-CDR 205中的数字回路滤波器215。如上面所详述的，数字回路滤波器290和数字滤波器215中的各种字(例如精细字、中等字等)分别控制DCO 295和DCO 220的输出频率。
【0081】如上所述，在正常操作过程中，AD-CMU 275使用参考时钟。在M/S接口电路315从AD-CMU 275传送DCO控制字到AD-CDR 205之后，AD-CDR 205开始接受数据。在AD-CMU 275已进行采集之后，PLL锁定检测和M/S使能电路270检测该采集，并在输出357处提供使能信号，从而使能M/S接口电路315。如受益于所公开的原理的描述的本领域普通技术人员所了解的，PLL锁定检测和M/S使能电路270的PLL锁定部分(通过检查除法器300的输出233处的信号和缓冲器280的输出318处的信号)提供传统的锁定-检测功能。如受益于所公开的原理的描述的本领域普通技术人员所了解的，根据需要可以以各种方式(例如使用门电路、比较器，触发器和其它数字电路)来实施PLL锁定检测和M/S使能电路270。
【0082】如上所述，使能信号导致M/S接口电路315通过预加载操作加载AD-CDR 205中的寄存器。注意匹配的DCO(即相对较好地与DCO 220匹配的DCO 295)允许预加载操作作为简单的寄存器读/写操作而发生。
【0083】MUX 255和MUX 260允许选择经历串行化过程的输入数据。具体地说，MUX 255和MUX 260可以选择输入170处的数据或者选择输出175处的可用数据作为回送操作的输入数据。不管数据来源如何，MUX 255和MUX 260均提供该数据给先进先出(FIFO)缓冲器250。
【0084】FIFO 250对数据进行缓冲，并提供已缓冲的数据给发生器电路245。如受益于所公开的原理的描述的本领域普通技术人员所了解的，根据需要可以以各种方式(例如使用门电路、触发器，寄存器和其它数字电路)来实施FIFO 250。
【0085】已划分的时钟信号对FIFO 250和发生器电路245进行计时。如受益于所公开的原理的描述的本领域普通技术人员所了解的，发生器电路245构成用于验证数据完整性的矢量模式发生器。在其输出处，发生器电路245提供n×m位数据给MUX 242。MUX 242耦合到MUX310，并向其提供数据，MUX 310执行串行化过程。如受益于所公开的原理的描述的本领域普通技术人员所了解的，根据需要可以以各种方式(例如使用门电路、触发器和其它数字电路)来实施发生器电路245。
【0086】PPM检测电路265用作监控电路。它监控节点324处的相对可靠的已划分时钟信号与接收时钟信号(在图5中标示为“RX Clock”)之差。换句话说，PPM检测电路265比较来自AD-CMU 275的时钟信号和AD-CDR 205从数据中恢复的时钟信号。如果两个时钟之差超过规定或预定的阈值，PPM检测电路265经由输出360标记这一条件。除其它事件外，输出360处的标记可以指示通信链路已经退化或已经开始退化或下降。如受益于所公开的原理的描述的本领域普通技术人员所了解的，根据需要可以以各种方式(例如使用门电路、比较器、触发器和其它数字电路)来实施PPM检测电路265。
【0087】所公开的原理的另一个方面涉及全数字过取样SerDes。这种类型的SerDes使用分别类似于(或实质类似于)上述AD-CMU 275和数字控制和处理电路230的AD-CMU和数字控制/处理电路。它使用不同于上述AD-CDR 205的AD-CDR类型(即过取样AD-CDR)。此外，它使用了未出现在上面结合图5所述的SerDes中的相位生成延迟锁相环(DLL)电路。
【0088】图9示出依照示例性实施例的全数字过取样SerDes的简化框图。除了上述模块和电路外，它还包括过取样AD-CDR 525和相位生成DLL 503。除了下述例外之外，电路的其余部分如上所述运行。
【0089】注意AD-CDR 525未使用DCO。相反，它使用了相位检测器(PD&MUX)528和数字回路滤波器531。因此，AD-CDR 525未使用主/从接口电路(参见M/S接口电路315)。相反，它使用了不必进行训练的不同采集过程。
【0090】更具体地说，过取样AD-CDR 525接受由数字回路滤波器531强调或控制的一组等间距的多个相位(其由相位生成DLL 503所生成，这在下面进行详述)以便实现采集和恢复数据和时钟信号。
【0091】换句话说，过取样AD-CDR 525依赖于经由信号链路518所接收的多个相位来实现采集。为了完成这一动作，过取样AD-CDR 525从被恢复的信号孔的中间附近的多个相位中选择正确相位。过取样AD-CDR 525不断地和重复地检查相位误差并从经由信号链路518接收的多个相位中选择适当的取样相位以便实现更好的(或改进的或最佳的)性能。如受益于所公开的原理的描述的本领域普通技术人员所了解的，可以通过各种性能度量或标准(如位误差率性能等)来确定性能水平。
【0092】一般地，可以以各种方式并用所需体系结构来实施AD-CDR525。作为一个示例，可以使用上面引用的并通过引用合并在该文件中的、序列号为11/716,229的美国专利申请所详述的AD-CDR 525(参见例如图3-6和所附说明)。
【0093】如受益于所公开的原理的描述的本领域普通技术人员所已知的，相位生成DLL电路503使用AD-CMU 275的输出321处的信号来馈送给多级DLL，该多级DLL包括以串联或级联体系结构耦合的可编程延迟电路506A-506F(例如用多路复用器或其它所需电路实施)。注意根据需要可以通过减小样本之间的间隔来使用更多的缓冲器/延迟元件以在CDR系统中提供更高的分辨率。如受益于所公开的原理的描述的本领域普通技术人员所了解的，缓冲器/延迟元件的数量取决于具体实施方式的设计和规范。
【0094】相位生成DLL电路503产生具有相互交错或不同但等间距的相位的一组五个信号。它通过MUX 310将相位综合集由输出515提供给PD 528。MUX 310通常利用中间相位，但可取用任意相位(例如其它相位中的一个)，以用于同步传输串行化数据到发送器305，同时还提供已划分的时钟即TX Clock 324来同步对来自数字控制和处理电路230的数据释放进行计时。然后这一高速时钟经由信号链路(例如总线)518耦合到过取样AD-CDR 525。
【0095】AD-CDR 525在其过取样操作中使用多个相位以实现采集并恢复数据和时钟信号。五个相位中的每一个相位对应于可编程延迟电路506A-506E中的一个的输出信号。例如，第一相位构成可编程延迟电路506A的输出信号，第二相位构成可编程延迟电路506B的输出信号，依次类推。因此，第五相位构成可编程延迟电路506E的输出信号。
【0096】注意，不使用所示的六个可编程延迟电路，根据需要可以通过修改所示电路使用其它个数的可编程延迟电路。此外，不使用可编程延迟电路，根据需要可以使用受控缓冲器或受控反相器。另外，不使用五个信号或相位，根据需要可以通过修改所示电路使用其它个数的信号/相位。所有这些修改均在如受益于所公开的原理的描述的本领域普通技术人员的知识范围内。
【0097】相位生成DLL电路503在输出515处适应性地扩展多个相位。具体地说，它使用相位检测器(PD)512和耦合在反馈回路中的数字回路滤波器509来控制可编程延迟电路506A-506F的所需特征(例如延迟、速度等)。相位检测器512比较AD-CMU 275的输出321处的信号的相位和可编程延迟电路506F的输出信号的相位以生成相位误差信号。
【0098】数字回路滤波器509耦合到相位检测器512，并使用相位误差信号来生成一个或多于一个控制信号以控制可编程延迟电路506A-506F。基于反馈控制，这些控制信号导致多个相位的扩展(或收缩)。如受益于所公开的原理的描述的本领域普通技术人员所了解的，根据需要可以以各种设计来实施相位检测器512和数字回路滤波器509。以下说明(例如图10)提供示例性实施例中的一个可能实施方式的细节。
【0099】如上所述，MUX 310一般使用(但非必须使用)多个相位之间的中间相位作为节点324处已划分的时钟信号(标示为“TX Clock”)。如上所述，全数字SerDes使用已划分的时钟信号来执行串行化过程，而且还驱动数字控制和处理电路230中的一些电路。
【0100】如上所述，过取样AD-CDR使用由相位生成DLL电路503所生成的多个相位，这些相位由信号链路518提供。相位检测器/MUX528经由信号链路518接收来自MUX 310的多个相位。数字回路滤波器531提供一组时钟信号(标示为“Clk Set”)给相位检测器/MUX 528。此外，数字回路滤波器531提供一对信号(标示为“Up”和“Down”)给相位检测器/MUX 528。基于该组时钟信号和“Up”和“Down”信号，相位检测器/MUX 528选择并使用相位生成DLL电路503经由MUX 310所提供的多个相位中的一个相位以便实现采集。
【0101】在所示的实施例中，数字回路滤波器531在其实施中使用移位寄存器。然而，应注意，如受益于所公开的原理的描述的本领域普通技术人员所了解的，根据需要可以使用各种电路和设计来实施数字回路滤波器531和相位检测器/MUX 528。
【0102】注意相位生成DLL电路503可以具有与其相关的相对大的时间常数。为了检查锁定条件，PLL和发生器检测电路535监控AD-CMU 275的输出信号的已划分形式(其在除法器300的输出333处可获得)和可编程延迟电路506F的输出信号的已划分形式(其在除法器300的输出540处可获得)。基于所需的标准(例如阈值数值)，PLL和发生器检测电路535在输出543处提供标记或输出信号作为对AD-CMU 275和相位生成DLL电路503之间的锁定条件的测量。如受益于所公开的原理的描述的本领域普通技术人员所了解的，根据需要可以以各种方式(例如使用门电路、比较器、触发器和其它数字电路)来实施PLL和发生器检测电路535。
【0103】所公开的原理的一个方面涉及全数字DLL。相对于传统的模拟对等物(例如，包括相位检测器、电流源和作为回路滤波器的电容器的DLL)，全数字DLL提供更健壮的操作。用于全数字SerDes的DLL在相对不利的操作环境中运行，这导致它要经受(来自其它开关和数字电路等)电源和基底噪声。该噪声会恶化时钟抖动，这又依次使计时余量退化。与其传统的模拟对等物相比，本文所公开的DLL电路的全数字特性使得它们对噪声相对有抵抗或免疫。如上所述，可以使用相位生成DLL电路503中所公开的全数字DLL。
【0104】图10示出依照示例性实施例的全数字DLL(AD-DLL)603的简化框图。AD-DLL 603包括一组N个可编程延迟电路506A-506N(其中N表示正整数)、数字相位检测器512和数字回路滤波器(DLF)509。
【0105】尽管这里描述的AD-DLL 603指的是可编程延迟电路506A-506N，如受益于所公开的原理的描述的本领域普通技术人员所了解的，根据需要可以使用其他电路类型。例如，通过对所示电路进行修改，根据需要可以使用受控缓冲器或受控反相器。这些修改均在如受益于所公开的原理的描述的本领域普通技术人员的知识范围内。
【0106】AD-DLL 603使用以级联或串联方式耦合的可编程延迟电路506A-506N以实施延迟级。换句话说，可编程延迟电路506A的输出供给可编程延迟电路506B的输入，而可编程延迟电路506B的输出驱动可编程延迟电路506C(未明确显示)的输入，以此类推。最后第(N-1)级可编程延迟电路506(N-1)(未明确显示)驱动可编程延迟电路506N的输入。可编程延迟电路506N的输出实际为延迟时钟信号(标示为“Dclk”)，其驱动相位检测器512的输入。
【0107】标示为“Rclk”的参考时钟驱动第一可编程延迟电路506A的输入。该参考时钟还驱动相位检测器512的第二输入。相位检测器512比较Rclk信号和Dclk信号的各自相位以便在输出606处生成相位误差信号。该相位误差信号驱动数字回路滤波器509的输入。
【0108】数字回路滤波器509在其输出处产生标示为“Dcntl”的控制字。该控制字耦合到每个可编程延迟电路506A-506N的控制输入。该控制字提供用于改变可编程延迟电路506A-506N的操作特性。例如，在可编程延迟电路情况下，该控制字可以改变或编程可编程延迟电路506A-506N的延迟。作为另一个示例，假设AD-DLL 603使用受控反相器而非可编程延迟电路。在这种情况下，该控制字可以改变每个反相器的操作速度(或延迟或增益)。当AD-DLL 603使用受控缓冲器而非可编程延迟电路时，类似的情形也是成立的。
【0109】注意AD-DLL 603使用包括可编程延迟电路506A-506N、相位检测器512和数字回路滤波器509的反馈回路的负反馈。由于该负反馈，数字回路滤波器509产生改变可编程延迟电路506A-506N的操作特性的控制字(Dcntl)，从而降低相位检测器512的输出606处的相位误差。因此，负反馈导致Rclk信号和Dclk之间的锁定。换句话说，可编程延迟电路506N的输出锁定到并追踪参考时钟Rclk。
【0110】如受益于所公开的原理的描述的本领域普通技术人员所了解的，可以以各种方式来实施相位检测器512和数字回路滤波器509。图11示出例证性实施例中相位检测器512和数字回路滤波器509的简化框图。在所示的实施例中，相位检测器512构成实施为D触发器623的开关式(bang-bang)相位量化器电路。注意触发器623代表量化器电路的相对简单的实施方式。然而，如受益于所公开的原理的描述的本领域普通技术人员所了解的，根据需要可以使用量化器电路(或一般为相位检测器)的其他类型或实施方式。数字回路滤波器509包括具有传递函数T(z)的数字滤波器，这在下面详述。
【0111】信号Dclk，即级联耦合的可编程延迟电路506A-506N(未明确显示)中可编程延迟电路506N的输出驱动D触发器623(在上升沿计时)和数字回路滤波器509(在下降沿计时)的时钟输入。D触发器623的Q输出驱动数字回路滤波器509的输入。
【0112】数字回路滤波器509在反馈回路中依照下面的z-域传递函数执行积分：
T ( z ) = α ( 1 - ρ Z - 1 )
在上述传递函数中，α和ρ代表增益系数，而Z-1表示单位延迟。可以利用各种电路模块、利用适当的系数α和ρ来实施数字回路滤波器509以提供所需的极点和零位置。如受益于所公开的原理的描述的本领域普通技术人员所了解的，电路元件和滤波器系数的选择取决于给定应用的设计和规范。
此外，注意上述传递函数描述实施数字回路滤波器509的一种方法。根据需要可以利用各种其他技术来实施数字回路滤波器509。例如，根据所需的衰减(roll-off)特性可以使用更复杂的多阶数字滤波器。如受益于所公开的原理的描述的本领域普通技术人员所了解的，滤波器实施方式的选择取决于给定应用的设计和规范。
【0113】相位检测器512和数字回路滤波器509按如下过程量化相位误差并生成控制字：假设参考时钟信号Rclk领先经延迟的时钟信号Dclk一个时间段Δt1。在这种情况下，时钟信号Dclk(上升沿)的施加导致触发器623的Q输出具有逻辑1值(即二进制1)。在时钟信号Dclk的下降沿，触发器623的Q输出处的逻辑1值计时到数字回路滤波器509中。图12示出图示说明这一情形的时序图。
【0114】另一方面，如果考虑参考时钟信号Rclk滞后经延迟的时钟信号Dclk一个时间段Δt2的情况。在这种情况下，时钟信号Dclk(上升沿)的施加导致触发器623的Q输出具有逻辑0值(即二进制0)。在时钟信号Dclk的下降沿，触发器623的Q输出处的逻辑0值计时到数字回路滤波器509中。图13示出描述这一情形的时序图。
【0115】上述体系结构假设所用的时钟信号具有大约50％的占空比(在一般应用中相当普遍且是预期的)。如果该假设成立，可以将特有的相位检测器512表示为从-π到+π的阶跃函数，其中阶跃开始于0弧度(或在原点处)。如果时钟信号不满足50％占空比的假设，AD-DLL603的操作保持不变，虽然操作范围被降低。
【0116】如上所述，可以使用可编程延迟电路506A-506N的多种实施方式。图14示出依照例证性实施例的可编程延迟电路506A-506N中的一个的简化电路图。为便于陈述，以下说明假设图14示出可编程延迟电路506N，如受益于所公开的原理的描述的本领域普通技术人员所了解的，类似的说明适用于可编程延迟电路506A-506(N-1)。
【0117】可编程延迟电路506N包括一对级联反相器(即耦合到反相器636的反相器630)、电流源或电流镜633和电流源或电流镜639。这些反相器具有本领域普通技术人员所熟悉的结构。因此，反相器630包括耦合到P-型晶体管630B的P-型晶体管630A，而反相器636包括耦合到P-型晶体管636B的P-型晶体管636A。
【0118】可编程延迟电路506N的输入信号驱动反相器630的输入。反相器630的输出驱动反相器636的输入。反相器636的输出驱动可编程延迟电路506N的输出。
【0119】反相器630和反相器636从标示为“VDD”和“VSS”的电源线接收其电源电压。更具体地说，反相器630和反相器636分别经由电流源633和电流源639从正电源轨(即VDD)接收电力。电流源633和电流源639构成数字可编程电流源。
【0120】换句话说，控制字Dcntl的数字值编程或调节电流源633和电流源639分别提供给反相器630和反相器636的电流量。因此，通过改变控制字Dcntl的值，可以改变反相器630和反相器636接收的功率量。因此，通过设置或修改控制字Dcntl的值，可以改变反相器630和反相器636的操作速度或延迟，并因此改变可编程延迟电路506N的延迟。
【0121】以级联结构将可编程延迟电路506A-506N耦合产生一种电路，该电路提供从其输入(即可编程延迟电路506A的输入)到其输出(即可编程延迟电路506N的输出)的可编程整体延迟。因此，通过选择可编程延迟电路的适当数量(即N的值)和通过编程控制字Dcntl的值，可以在可编程延迟电路链506A-506N中实现所需的整体延迟。
【0122】注意可以以所需位数实施控制字Dcntl。如受益于所公开的原理的描述的本领域普通技术人员所了解的，适当的位数取决于具体应用的可编程延迟电路506A-506N的延迟可编程性的所需分辨率。
【0123】通过分接可编程延迟电路506A-506(N-1)的输出(参见图10)，可以生成N-1个等间距相位，即参考时钟Rclk的频率下的多个相位。
【0124】图15示出添加到图10中的电路的布置。具体地说，可编程延迟电路506A的输出处的分接头产生多个相位的相位1，可编程延迟电路506B的输出处的分接头产生多个相位的相位2，以此类推。
【0125】注意图15中的电路不仅产生多个相位，还在数据间隔上将相位相互之间等间距隔开。相位检测器512和数字回路滤波器509不仅有助于等间距的多个相位的生成，还有助于多个相位之间的间距的扩大或缩小。
【0126】具体地说，以级联结构耦合可编程延迟电路506A-506N促使在单个数据单元间隔(UI)上生成等间距的相位。如上所述，该电路布置使用N个可编程延迟电路(即506A-506N)来生成N-1个相位(即如图15所示的相位1、相位2、...和相位N-1)。图16示出五个相位(即N＝6，产生相位1-5)的时序关系。
【0127】输入或参考时钟Rclk构成参考信号，通过该参考信号可实现整体生成过程的相位对准。如上所示，可编程延迟电路506N的输出反馈到相位检测器512，并依靠相位检测器512中的相位比较闭合且加强(stress)反馈回路，从而产生相位的等间距对准，这些相位依照所用的缓冲器数量被隔开。
【0128】注意，尽管它们是全数字电路，但可编程延迟电路506A-506N中的延迟将因为工艺、电压、温度等的变化而改变。但是，将可编程延迟电路506A-506N耦合在反馈回路中可依靠负反馈自动补偿这些改变。
【0129】如受益于本公开的本领域技术人员所了解的，根据需要可以将所公开的原理有效地应用于通用IC或包括可编程或可配置逻辑电路的各种IC，它们在本领域可能被称为其它名称。这种电路的示例包括被称为复杂可编程逻辑器件(CPLD)、可编程门阵列(PGA)和现场可编程门阵列(FPGA)的器件。
【0130】本公开还包括全数字串化器-解串器的其它方面。在第一示例性实施例中，全数字串化器-解串器包含全数字时钟乘法器单元(CMU)电路；耦合到该全数字时钟乘法器单元(CMU)电路的全数字过取样时钟和数据恢复(CDR)电路；以及生成一组多个相位信号的全数字延迟锁相环(DLL)电路。该全数字串化器-解串器可以进一步包含耦合到全数字时钟乘法器单元(CMU)电路并被配置为使数据串行化的多路复用器(MUX)；以及多路除法器(DeMUX)，该多路除法器被耦合到全数字过取样时钟和数据恢复(CDR)电路并被配置为使数据解串化。全数字时钟乘法器单元(CMU)电路包含接受第一信号的第一相位检测器。该第一相位检测器比较第一信号的相位和第二信号的相位以生成相位误差信号。全数字时钟乘法器单元(CMU)电路进一步包含耦合到第一相位检测器的第一数字回路滤波器。全数字时钟乘法器单元(CMU)电路进一步包含耦合到该数字回路滤波器的第一数字控制振荡器。全数字时钟和数据恢复(CDR)电路进一步包含第二相位检测器。该全数字时钟和数据恢复(CDR)电路进一步包含耦合到第二相位检测器的第二数字回路滤波器。
【0131】参考上述第一个示例性实施例，全数字过取样时钟和数据恢复(CDR)电路利用所述一组多个相位信号从一组接收到的信号采集时钟和数据信号。在上述第一个示例性实施例中，全数字延迟锁相环(DLL)电路包含多个可编程延迟电路。在上述第一个示例性实施例中，全数字延迟锁相环(DLL)电路包含多个受控缓冲器。在上述第一个示例性实施例中，全数字延迟锁相环(DLL)电路包含多个受控反相器。在上述第一个示例性实施例中，全数字串化器-解串器进一步包含耦合到全数字时钟乘法器单元(CMU)电路和全数字时钟和数据恢复(CDR)电路的数字控制电路。
【0132】在第二个示例性实施例中，可编程逻辑器件(PLD)包含串化器-解串器电路，该串化器-解串器电路包含全数字时钟乘法器单元(CMU)电路；耦合到该全数字时钟乘法器单元(CMU)电路的全数字过取样时钟和数据恢复(CDR)电路；以及耦合到该过取样时钟和数据恢复(CDR)电路的全数字延迟锁相环(DLL)电路。该PLD进一步包含耦合到全数字时钟乘法器单元(CMU)电路的多路复用器(MUX)。该多路复用器(MUX)使数据串行化以生成串行化数据信号。该串行化数据信号包含差分信号、低压差分信号(LVDS)或单端信号。
【0133】参考上述第二个示例性实施例，该PLD进一步包含耦合到过取样全数字时钟和数据恢复(CDR)电路的多路除法器(DeMUX)。该多路除法器(DeMUX)使数据解串化以生成解串化的数据信号。该解串化的数据信号包含差分信号、低压差分信号(LVDS)或单端信号。
【0134】参考上述第二个示例性实施例，全数字延迟锁相环(DLL)电路生成多个输出信号。进一步参考上述第二个示例性实施例，过取样全数字时钟和数据恢复(CDR)电路包含相位检测器以及耦合到该相位检测器的数字回路滤波器，其中该数字回路滤波器促使该相位检测器使用全数字延迟锁相环(DLL)电路的多个输出信号中的一个信号以采集数据和时钟信号。
【0135】在第三个示例性实施例中，处理集成电路(IC)中的信号的方法包含从参考时钟信号数字地产生倍增的时钟信号；以及通过使用多个相位相关信号中的一个信号，从第一组数据信号中数字地采集数据和时钟信号，以生成所采集的数据信号和所采集的时钟信号。更具体地说，该方法进一步包含数字地解串化所采集的数据信号。更具体地说，该方法进一步包含通过使用倍增的时钟信号数字地串行化第二组数据信号以生成串行化数据信号。该方法进一步包含经由单端信号链路或差分信号链路传送串行化数据信号。
【0136】参考上述第三个示例性实施例，该方法进一步包含监控参考时钟信号和通过划分倍增的时钟信号而获得的时钟信号之间的锁定。参考上述第三个示例性实施例，从参考时钟信号数字地产生倍增的时钟信号包含数字地生成用于产生该倍增的时钟信号的第一信号。参考上述第三个示例性实施例，所述多个相位相关信号具有相互之间等间距的相位。参考上述第三个示例性实施例，该方法进一步包含在数字地采集数据和时钟信号之前均衡第一组数据。参考上述第三个示例性实施例，第一组数据信号包含单端信号或差分信号。
【0137】本公开的另一个方面涉及用于生成具有特定或所需相位关系的信号的装置和方法。在第四个示例性实施例中，一种装置包含以级联结构耦合的多个(N个)数字延迟电路；耦合到所述多个数字延迟电路的数字相位检测器；以及耦合到数字相位检测器并控制多个数字控制延迟元件的数字回路滤波器。每个可编程数字延迟电路包含分别响应控制字产生第一和第二电流的第一和第二数字控制电流源。
【0138】参考上述第四个示例性实施例，所述多个数字延迟电路中的每个延迟电路包含数字可编程延迟电路、受控缓冲器或受控反相器。在数字可编程延迟电路情况中，数字回路滤波器产生数字控制字以对每个可编程数字延迟电路的延迟进行编程。每个可编程数字延迟电路进一步包含以级联结构耦合的一对反相器。第一电流向第一反相器供电，且其中第二电流向第二反相器供电。
【0139】参考上述第四个示例性实施例，所述多个数字延迟电路、数字相位检测器和数字回路滤波器形成数字反馈回路。参考上述第四个示例性实施例，所述多个数字延迟电路中的第N个延迟电路的输出耦合到数字相位检测器的第一输入。参考时钟耦合到数字相位检测器的第二输入。数字相位检测器的输出耦合到数字回路滤波器的输入。
【0140】在第五个示例性实施例中，用于产生一组相互之间具有相位关系的信号的信号发生器包含全数字延迟锁相环(DLL)电路，该电路产生该组信号，其中该组信号具有等间距相位。该全数字延迟锁相环(DLL)电路包含积分信号回路。该信号回路包含数字回路滤波器。该数字回路滤波器具有传递函数 T ( z ) = α ( 1 - ρ Z - 1 ) , 其中α和ρ为系数。
【0141】参考第五个示例性实施例，该全数字延迟锁相环(DLL)电路包含1级至N级。第一级至第N-1级中的每一个产生该组信号中的一个信号。该全数字延迟锁相环(DLL)电路使用负反馈以维持该组信号中的相位关系。
【0142】在第六个示例性实施例中，生成具有预定相位关系的一组信号的方法包含数字地生成一组N-1个信号；以及使用数字反馈来维持N-1个信号的等相位间距。数字地生成该组N-1个信号包含编程一组延迟周期。编程该组延迟周期包含编程一组电流值。
【0143】参考第六个示例性实施例，该方法进一步包含生成相位误差信号。该方法进一步包含积分该误差信号以生成一组控制信号。数字地生成该组N-1个信号包含用该组控制信号编程一组延迟周期。用该组控制信号编程该组延迟周期包含编程一组电流值。
【0144】参考附图，本领域普通技术人员会注意到所示各种模块可以主要描述概念性功能和信号流。实际电路的实施方式可以包含或者可以不包含各种功能性模块的分离可识别硬件，且可以使用或可以不使用所示的具体电路。例如，根据需要可以将各种模块的功能组合到一个电路模块中。此外，根据需要可以在几个电路模块中实现单个模块的功能。如受益于本公开的描述的本领域普通技术人员所了解的，电路实施方式的选择取决于各种因素，如给定实施方式的具体设计和性能规范等。对受益于本公开的本领域普通技术人员来说，除本文所述的这些之外的其它修改和替代性实施例是显而易见的。因此，本说明书教导本领域技术人员实施本公开的原理并仅被解读为是例证性的。
【0145】所示和所述的形式和实施例应该当作是当前优选或例证性的实施例。本领域技术人员可以对部件的形状、大小和布置进行各种改变而不偏离该文本所描述的本公开的范围。例如，本领域技术人员可以用等价元件替换这里所示和所述的元件。此外，受益于本公开的本领域技术人员可以独立于其它特征的使用，使用所公开的原理的某些特征，这并不偏离所公开的原理的范围。

Claims (34)

1.一种串化器-解串器，其包括：
一全数字时钟乘法器单元CMU电路；
一全数字时钟和数据恢复CDR电路，其被耦合到所述全数字时钟乘法器单元CMU电路；
一多路复用器MUX，其被耦合到全数字时钟乘法器单元CMU电路，并被配置为使数据串行化；以及
一多路除法器DeMUX，其被耦合到所述全数字时钟和数据恢复CDR电路，并被配置为使数据解串化。
2.根据权利要求1所述的串化器-解串器，其中所述全数字时钟乘法器单元CMU电路包含接受参考时钟信号的第一相位检测器。
3.根据权利要求2所述的串化器-解串器，其中所述第一相位检测器是非线性的。
4.根据权利要求2所述的串化器-解串器，其中所述全数字时钟乘法器单元CMU电路进一步包含耦合到所述第一相位检测器的第一数字回路滤波器。
5.根据权利要求4所述的串化器-解串器，其中所述全数字时钟乘法器单元CMU电路进一步包含耦合到所述数字回路滤波器的第一数字控制振荡器。
6.根据权利要求5所述的串化器-解串器，其中所述全数字时钟和数据恢复CDR电路包含第二数字控制振荡器。
7.根据权利要求6所述的串化器-解串器，其中所述第一和第二数字控制振荡器相互匹配。
8.根据权利要求6所述的串化器-解串器，其中所述全数字时钟和数据恢复CDR电路进一步包含第二相位检测器。
9.根据权利要求8所述的串化器-解串器，其中所述全数字时钟和数据恢复CDR电路进一步包含耦合到所述第二相位检测器的第二数字回路滤波器。
10.根据权利要求1所述的串化器-解串器，其进一步包含耦合到所述全数字时钟乘法器单元CMU电路和所述全数字时钟和数据恢复CDR电路的数字控制电路。
11.一种集成电路IC，其包含：
一串化器-解串器电路，其包含：
一全数字时钟乘法器单元CMU电路；以及
一全数字时钟和数据恢复CDR电路，其被耦合到所述全数字时钟乘法器单元CMU电路，
其中所述全数字时钟乘法器单元CMU电路和所述全数字时钟和数据恢复CDR电路包括匹配的数字控制振荡器。
12.根据权利要求11所述的集成电路IC，其进一步包含耦合到所述全数字时钟乘法器单元CMU电路的多路复用器MUX。
13.根据权利要求12所述的集成电路IC，其中所述多路复用器MUX使数据串行化以生成串行化数据信号。
14.根据权利要求11所述的集成电路IC，其进一步包含耦合到所述全数字时钟和数据恢复CDR电路的多路除法器DeMUX。
15.根据权利要求14所述的集成电路IC，其中所述多路除法器DeMUX使数据解串化以生成解串化的数据信号。
16.根据权利要求13所述的集成电路IC，其中所述串行化数据信号包含差分信号。
17.根据权利要求13所述的集成电路IC，其中所述串行化数据信号包含低压差分信号LVDS。
18.根据权利要求13所述的集成电路IC，其中所述串行化数据信号包含单端信号。
19.根据权利要求15所述的集成电路IC，其中所述解串化的数据信号包含差分信号。
20.根据权利要求15所述的集成电路IC，其中所述解串化的数据信号包含低压差分信号LVDS。
21.根据权利要求15所述的集成电路IC，其中所述解串化的数据信号包含单端信号。
22.根据权利要求11所述的集成电路IC，其进一步包含主-从接口电路，该主-从接口电路从所述全数字时钟乘法器单元CMU电路中的所述数字控制振荡器复制一组控制字到所述全数字时钟和数据恢复CDR电路中的所述匹配的数字控制振荡器。
23.根据权利要求11所述的集成电路IC，其中所述集成电路IC包含可编程逻辑器件PLD。
24.一种处理集成电路IC中的信号的方法，所述方法包括：
从参考时钟信号数字地产生倍增时钟信号；以及
从第一组数据信号数字地采集数据和时钟信号以生成所采集的数据信号和所采集的时钟信号。
25.根据权利要求24所述的方法，其进一步包含数字地解串化化所述所采集的数据信号。
26.根据权利要求24所述的方法，其进一步包含通过使用所述倍增时钟信号数字地串行化第二组数据信号，以生成串行化数据信号。
27.根据权利要求26所述的方法，其进一步包含通过单端信号链路发送所述串行化数据信号。
28.根据权利要求26所述的方法，其进一步包含通过差分信号链路发送所述串行化数据信号。
29.根据权利要求24所述的方法，其进一步包含监控在所述参考时钟信号和通过划分所述倍增时钟信号所得到的时钟信号之间的锁定。
30.根据权利要求24所述的方法，其中从所述参考时钟信号数字地产生所述倍增时钟信号包含数字地生成用于产生所述倍增时钟信号的第一信号。
31.根据权利要求28所述的方法，其中从所述第一组数据信号数字地采集数据和时钟信号包括数字地生成与所述第一信号匹配的第二信号。
32.根据权利要求24所述的方法，其进一步包含在数字地采集数据和时钟信号之前均衡所述第一组数据。
33.根据权利要求24所述的方法，其中所述第一组数据信号包含单端信号。
34.根据权利要求24所述的方法，其中所述第一组数据信号包含差分信号。
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