JPH05183406A - 自動位相補正回路 - Google Patents
自動位相補正回路Info
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- JPH05183406A JPH05183406A JP3347092A JP34709291A JPH05183406A JP H05183406 A JPH05183406 A JP H05183406A JP 3347092 A JP3347092 A JP 3347092A JP 34709291 A JP34709291 A JP 34709291A JP H05183406 A JPH05183406 A JP H05183406A
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- JP
- Japan
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- signal
- phase
- npn transistor
- input
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Abstract
(57)【要約】
【目的】 部品を交換することなく、回路の動作中にお
いても遅延時間の変更ができるようにする。 【構成】 入力端子１より入力した信号はＮＰＮトラン
ジスタ２により、コレクタ側の逆相信号と、エミッタ側
の正相信号に分けられる。これら信号は第３の抵抗器７
の抵抗値と、コンデンサおよび可変コンデンサの容量成
分の総和により位相遅延された後、遅延信号出力端子９
より出力される。遅延時間を変更する場合には、制御信
号比較回路１２は、制御信号入力端子１１1 〜１１n か
ら入力される制御信号を切り替えて出力する。制御信号
出力回路１３はこの切り替えられた制御信号をもとに出
力電圧を変化させ、これにより可変コンデンサ１０の容
量成分が変更される。したがって、コンデンサ８と可変
コンデンサ１０との容量成分の総和が変わり、その結果
回路全体による入力信号の遅延時間が変更される。
いても遅延時間の変更ができるようにする。 【構成】 入力端子１より入力した信号はＮＰＮトラン
ジスタ２により、コレクタ側の逆相信号と、エミッタ側
の正相信号に分けられる。これら信号は第３の抵抗器７
の抵抗値と、コンデンサおよび可変コンデンサの容量成
分の総和により位相遅延された後、遅延信号出力端子９
より出力される。遅延時間を変更する場合には、制御信
号比較回路１２は、制御信号入力端子１１1 〜１１n か
ら入力される制御信号を切り替えて出力する。制御信号
出力回路１３はこの切り替えられた制御信号をもとに出
力電圧を変化させ、これにより可変コンデンサ１０の容
量成分が変更される。したがって、コンデンサ８と可変
コンデンサ１０との容量成分の総和が変わり、その結果
回路全体による入力信号の遅延時間が変更される。
Description
【０００１】
【産業上の利用分野】本発明は入力信号を遅延させて位
相を補正するための自動位相補正回路に関する。
相を補正するための自動位相補正回路に関する。
【０００２】
【従来の技術】従来、この種の自動位相補正回路は、図
２に表すように構成されていた。
２に表すように構成されていた。
【０００３】この自動位相補正回路では、入力信号が入
力される入力端子１にＮＰＮトランジスタ２のベースが
接続されている。ＮＰＮトランジスタ２のコレクタは、
第１の抵抗器４を介して電圧源端子３に接続されるとと
もに、第３の抵抗器７を介して遅延信号出力端子９に接
続されている。一方、ＮＰＮトランジスタ２のエミッタ
は第２の抵抗器５を介してグランド６に接地されるとと
もに、コンデンサ８の一端に接続されている。コンデン
サ８の他端は遅延信号出力端子９に接続されている。
力される入力端子１にＮＰＮトランジスタ２のベースが
接続されている。ＮＰＮトランジスタ２のコレクタは、
第１の抵抗器４を介して電圧源端子３に接続されるとと
もに、第３の抵抗器７を介して遅延信号出力端子９に接
続されている。一方、ＮＰＮトランジスタ２のエミッタ
は第２の抵抗器５を介してグランド６に接地されるとと
もに、コンデンサ８の一端に接続されている。コンデン
サ８の他端は遅延信号出力端子９に接続されている。
【０００４】この位相補正回路では、入力端子１より入
力した信号をＮＰＮトランジスタ２により、コレクタ側
の逆相信号と、エミッタ側の正相信号に分けるととも
に、逆相信号を第３の抵抗器７、また正相信号をコンデ
ンサ８を介して取り出し、両信号を遅延信号出力端子９
において合成する。
力した信号をＮＰＮトランジスタ２により、コレクタ側
の逆相信号と、エミッタ側の正相信号に分けるととも
に、逆相信号を第３の抵抗器７、また正相信号をコンデ
ンサ８を介して取り出し、両信号を遅延信号出力端子９
において合成する。
【０００５】すなわち、第３の抵抗器７の抵抗値により
逆相信号をベクトル位相遅延させるとともに、コンデン
サ８の容量成分により正相信号をベクトル位相遅延させ
るもので、これにより入力端子１より入力した信号の位
相を補正するものである。
逆相信号をベクトル位相遅延させるとともに、コンデン
サ８の容量成分により正相信号をベクトル位相遅延させ
るもので、これにより入力端子１より入力した信号の位
相を補正するものである。
【０００６】
【発明が解決しようとする課題】上述のように従来の自
動位相補正回路では、第３の抵抗器７の抵抗値およびコ
ンデンサ８の容量成分に応じて、入力信号の遅延時間を
変えることができる。
動位相補正回路では、第３の抵抗器７の抵抗値およびコ
ンデンサ８の容量成分に応じて、入力信号の遅延時間を
変えることができる。
【０００７】しかしながら、第３の抵抗器７の抵抗値お
よびコンデンサ８の容量成分がそれぞれ固定されている
ため、遅延時間を変えるためには、第３の抵抗器７およ
びコンデンサ８の各部品を変えなければならず、面倒で
あるという問題があった。また、部品を交換するため
に、その都度回路の動作を停止させなければならなかっ
た。
よびコンデンサ８の容量成分がそれぞれ固定されている
ため、遅延時間を変えるためには、第３の抵抗器７およ
びコンデンサ８の各部品を変えなければならず、面倒で
あるという問題があった。また、部品を交換するため
に、その都度回路の動作を停止させなければならなかっ
た。
【０００８】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、回路の動作中においても入力信号の
遅延時間を変更することができる自動位相補正回路を提
供することにある。
ので、その目的は、回路の動作中においても入力信号の
遅延時間を変更することができる自動位相補正回路を提
供することにある。
【０００９】
【課題を解決するための手段】本発明の自動位相補正回
路は、信号が入力される入力端子と、位相補正後の遅延
信号が出力される遅延信号出力端子と、前記入力端子に
ベースが接続されたＮＰＮトランジスタと、一端が前記
ＮＰＮトランジスタのコレクタに接続されるとともに、
他端が電圧源に接続された第１の抵抗器と、一端が前記
ＮＰＮトランジスタのエミッタに接続されるとともに、
他端が接地された第２の抵抗器と、前記ＮＰＮトランジ
スタのコレクタ側の逆相信号を遅延させて前記遅延信号
出力端子へ供給する逆相信号遅延手段と、前記ＮＰＮト
ランジスタのエミッタ側の正相信号を遅延させて前記遅
延信号出力端子へ供給する正相信号遅延手段と、前記逆
相信号遅延手段および正相信号遅延手段の少なくとも一
方の遅延時間を変化させる遅延時間制御手段とを備えて
いる。
路は、信号が入力される入力端子と、位相補正後の遅延
信号が出力される遅延信号出力端子と、前記入力端子に
ベースが接続されたＮＰＮトランジスタと、一端が前記
ＮＰＮトランジスタのコレクタに接続されるとともに、
他端が電圧源に接続された第１の抵抗器と、一端が前記
ＮＰＮトランジスタのエミッタに接続されるとともに、
他端が接地された第２の抵抗器と、前記ＮＰＮトランジ
スタのコレクタ側の逆相信号を遅延させて前記遅延信号
出力端子へ供給する逆相信号遅延手段と、前記ＮＰＮト
ランジスタのエミッタ側の正相信号を遅延させて前記遅
延信号出力端子へ供給する正相信号遅延手段と、前記逆
相信号遅延手段および正相信号遅延手段の少なくとも一
方の遅延時間を変化させる遅延時間制御手段とを備えて
いる。
【００１０】この自動位相補正回路では、入力端子に入
力した信号はＮＰＮトランジスタにより逆相信号と正相
信号とに分けられ、それぞれ逆相信号遅延手段と正相信
号遅延手段とによりベクトル位相遅延がなされ、両者が
遅延信号出力端子において合成された後、出力される。
この回路の動作中において、入力信号の遅延時間は遅延
時間制御手段により変更される。
力した信号はＮＰＮトランジスタにより逆相信号と正相
信号とに分けられ、それぞれ逆相信号遅延手段と正相信
号遅延手段とによりベクトル位相遅延がなされ、両者が
遅延信号出力端子において合成された後、出力される。
この回路の動作中において、入力信号の遅延時間は遅延
時間制御手段により変更される。
【００１１】また、本発明の自動位相補正回路は、信号
が入力される入力端子と、位相補正後の遅延信号が出力
される遅延信号出力端子と、前記入力端子にベースが接
続されたＮＰＮトランジスタと、一端が前記ＮＰＮトラ
ンジスタのコレクタに接続されるとともに、他端が電圧
源に接続された第１の抵抗器と、一端が前記ＮＰＮトラ
ンジスタのエミッタに接続されるとともに、他端が接地
された第２の抵抗器と、一端が前記ＮＰＮトランジスタ
のコレクタに接続されるとともに、他端が遅延信号出力
端子に接続された第３の抵抗器と、一端が前記ＮＰＮト
ランジスタのエミッタに接続されたコンデンサと、一端
が前記コンデンサの他端に接続されるとともに、他端が
前記遅延信号出力端子に接続された電圧制御型の可変コ
ンデンサと、複数の制御信号入力端子を有し、これら入
力端子から入力した制御信号を比較して遅延時間に応じ
た制御信号を出力する制御信号比較回路と、この制御信
号比較回路の出力信号を受けて、前記可変コンデンサに
制御電圧を供給する制御電圧出力回路とを備えている。
が入力される入力端子と、位相補正後の遅延信号が出力
される遅延信号出力端子と、前記入力端子にベースが接
続されたＮＰＮトランジスタと、一端が前記ＮＰＮトラ
ンジスタのコレクタに接続されるとともに、他端が電圧
源に接続された第１の抵抗器と、一端が前記ＮＰＮトラ
ンジスタのエミッタに接続されるとともに、他端が接地
された第２の抵抗器と、一端が前記ＮＰＮトランジスタ
のコレクタに接続されるとともに、他端が遅延信号出力
端子に接続された第３の抵抗器と、一端が前記ＮＰＮト
ランジスタのエミッタに接続されたコンデンサと、一端
が前記コンデンサの他端に接続されるとともに、他端が
前記遅延信号出力端子に接続された電圧制御型の可変コ
ンデンサと、複数の制御信号入力端子を有し、これら入
力端子から入力した制御信号を比較して遅延時間に応じ
た制御信号を出力する制御信号比較回路と、この制御信
号比較回路の出力信号を受けて、前記可変コンデンサに
制御電圧を供給する制御電圧出力回路とを備えている。
【００１２】本発明の自動位相補正回路では、入力端子
に入力した信号はＮＰＮトランジスタにより逆相信号と
正相信号とに分けられ、逆相信号は第３の抵抗器の抵抗
値によりベクトル位相遅延され、また正相信号はコンデ
ンサおよび可変コンデンサの容量成分の総和によりベク
トル位相遅延され、入力端子により両遅延信号の和がと
られる。その結果、入力端子より入力した信号が遅延さ
れ、位相補正なされた後、遅延信号出力端子より出力さ
れる。この回路動作中において、遅延時間を変更する場
合には、制御信号比較回路から遅延時間に応じた制御信
号が制御信号出力回路へ供給される。制御信号出力回路
では、この制御信号比較回路から供給された制御信号を
もとに出力電圧を決定し、可変コンデンサの両端に制御
電圧を供給する。これにより可変コンデンサの容量成分
が変更され、コンデンサと可変コンデンサとの容量成分
の総和が変わり、その結果回路全体による入力信号の遅
延量が変更される。
に入力した信号はＮＰＮトランジスタにより逆相信号と
正相信号とに分けられ、逆相信号は第３の抵抗器の抵抗
値によりベクトル位相遅延され、また正相信号はコンデ
ンサおよび可変コンデンサの容量成分の総和によりベク
トル位相遅延され、入力端子により両遅延信号の和がと
られる。その結果、入力端子より入力した信号が遅延さ
れ、位相補正なされた後、遅延信号出力端子より出力さ
れる。この回路動作中において、遅延時間を変更する場
合には、制御信号比較回路から遅延時間に応じた制御信
号が制御信号出力回路へ供給される。制御信号出力回路
では、この制御信号比較回路から供給された制御信号を
もとに出力電圧を決定し、可変コンデンサの両端に制御
電圧を供給する。これにより可変コンデンサの容量成分
が変更され、コンデンサと可変コンデンサとの容量成分
の総和が変わり、その結果回路全体による入力信号の遅
延量が変更される。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１４】図１は本発明の一実施例に係わる自動位相
補正回路の構成図である。なお、図２と同一構成部分に
ついては、同一符号を付してその説明を省略する。
補正回路の構成図である。なお、図２と同一構成部分に
ついては、同一符号を付してその説明を省略する。
【００１５】本実施例の自動位相補正回路では、コンデ
ンサ８と遅延信号出力端子９との間に、電圧制御型の可
変コンデンサ１０が接続されている。この可変コンデン
サ１０の一端には制御電圧出力回路１３の第１の出力端
子１３ａ、また他端には制御電圧出力回路１３の第２の
出力端子１３ｂがそれぞれ接続されている。制御電圧出
力回路１３には制御信号比較回路１２の出力信号が供給
されるようになっている。制御信号比較回路１２にはｎ
個の制御信号入力端子１１1 、１１ 2、…、１１n が設
けられ、各端子にはそれぞれ外部回路（図示せず）から
異なる制御信号が入力されるようになっている。
ンサ８と遅延信号出力端子９との間に、電圧制御型の可
変コンデンサ１０が接続されている。この可変コンデン
サ１０の一端には制御電圧出力回路１３の第１の出力端
子１３ａ、また他端には制御電圧出力回路１３の第２の
出力端子１３ｂがそれぞれ接続されている。制御電圧出
力回路１３には制御信号比較回路１２の出力信号が供給
されるようになっている。制御信号比較回路１２にはｎ
個の制御信号入力端子１１1 、１１ 2、…、１１n が設
けられ、各端子にはそれぞれ外部回路（図示せず）から
異なる制御信号が入力されるようになっている。
【００１６】制御信号比較回路１２は、これら制御信号
入力端子１１1 〜１１n から入力した制御信号を比較
し、遅延時間に応じた制御信号を選択して制御電圧出力
回路１３へ供給するものである。制御電圧出力回路１３
は制御信号比較回路１２から供給された制御信号を受け
て、第１の出力端子１３ａおよび第２の出力端子１３ｂ
から可変コンデンサ１０の両端に制御電圧を供給するも
のである。
入力端子１１1 〜１１n から入力した制御信号を比較
し、遅延時間に応じた制御信号を選択して制御電圧出力
回路１３へ供給するものである。制御電圧出力回路１３
は制御信号比較回路１２から供給された制御信号を受け
て、第１の出力端子１３ａおよび第２の出力端子１３ｂ
から可変コンデンサ１０の両端に制御電圧を供給するも
のである。
【００１７】本実施例の自動位相補正回路では、入力端
子１より入力した信号はＮＰＮトランジスタ２により、
コレクタ側の逆相信号と、エミッタ側の正相信号に分け
るとともに、逆相信号を第３の抵抗器７、また正相信号
をコンデンサ８および可変コンデンサ１０を介して取り
出し、両信号を遅延信号出力端子９において合成する。
子１より入力した信号はＮＰＮトランジスタ２により、
コレクタ側の逆相信号と、エミッタ側の正相信号に分け
るとともに、逆相信号を第３の抵抗器７、また正相信号
をコンデンサ８および可変コンデンサ１０を介して取り
出し、両信号を遅延信号出力端子９において合成する。
【００１８】すなわち、第３の抵抗器７の抵抗値により
逆相信号をベクトル位相遅延させるとともに、コンデン
サ８および可変コンデンサ１０の容量成分の総和により
正相信号をベクトル位相遅延させるものであり、これに
より入力端子１より入力した信号が位相補正なされた
後、遅延信号出力端子９より出力される。
逆相信号をベクトル位相遅延させるとともに、コンデン
サ８および可変コンデンサ１０の容量成分の総和により
正相信号をベクトル位相遅延させるものであり、これに
より入力端子１より入力した信号が位相補正なされた
後、遅延信号出力端子９より出力される。
【００１９】一方、制御信号比較回路１２は、制御信号
入力端子１１1 〜１１n から入力する制御信号を比較
し、遅延時間に応じた制御信号を検出し、検出した制御
信号を制御信号出力回路１３へ供給する。制御信号出力
回路１３では、この制御信号比較回路１２から供給され
た制御信号をもとに出力電圧を決定し、第１の出力端子
１３ａおよび第２の出力端子１３ｂから可変コンデンサ
１０の両端に制御電圧を供給する。これにより、可変コ
ンデンサ１０の容量成分が決定される。
入力端子１１1 〜１１n から入力する制御信号を比較
し、遅延時間に応じた制御信号を検出し、検出した制御
信号を制御信号出力回路１３へ供給する。制御信号出力
回路１３では、この制御信号比較回路１２から供給され
た制御信号をもとに出力電圧を決定し、第１の出力端子
１３ａおよび第２の出力端子１３ｂから可変コンデンサ
１０の両端に制御電圧を供給する。これにより、可変コ
ンデンサ１０の容量成分が決定される。
【００２０】入力信号の遅延時間を変更する場合には、
制御信号比較回路１２は、制御信号入力端子１１1 〜１
１n から入力される制御信号のうち出力する信号を切り
替える。制御信号出力回路１３はこの切り替えられた制
御信号をもとに出力電圧を変化させ、これにより可変コ
ンデンサ１０の容量成分が変更される。したがって、コ
ンデンサ８と可変コンデンサ１０との容量成分の総和が
変わり、その結果回路全体による入力信号の遅延時間が
変更される。
制御信号比較回路１２は、制御信号入力端子１１1 〜１
１n から入力される制御信号のうち出力する信号を切り
替える。制御信号出力回路１３はこの切り替えられた制
御信号をもとに出力電圧を変化させ、これにより可変コ
ンデンサ１０の容量成分が変更される。したがって、コ
ンデンサ８と可変コンデンサ１０との容量成分の総和が
変わり、その結果回路全体による入力信号の遅延時間が
変更される。
【００２１】このように本実施例の自動位相補正回路で
は、可変コンデンサ１０の容量を変更することにより、
遅延時間を変更させることができ、従来のような部品の
交換が不要になる。また、この遅延時間の変更を回路の
動作中に実行することができる。
は、可変コンデンサ１０の容量を変更することにより、
遅延時間を変更させることができ、従来のような部品の
交換が不要になる。また、この遅延時間の変更を回路の
動作中に実行することができる。
【００２２】なお、上記実施例においては、ＮＰＮトラ
ンジスタ２のコレクタ側の逆相信号を第３の抵抗器７、
またエミッタ側の正相信号をコンデンサ８および可変コ
ンデンサ１０を介して取り出すようにしたが、コレクタ
側の逆相信号をコンデンサ８および可変コンデンサ１
０、またエミッタ側の正相信号を第３の抵抗器７を介し
て取り出すようにしてもよい。また、上記実施例におい
ては、電圧制御型の可変コンデンサ１０を用いるように
したが、電圧制御型の可変容量回路を用いてもよい。
ンジスタ２のコレクタ側の逆相信号を第３の抵抗器７、
またエミッタ側の正相信号をコンデンサ８および可変コ
ンデンサ１０を介して取り出すようにしたが、コレクタ
側の逆相信号をコンデンサ８および可変コンデンサ１
０、またエミッタ側の正相信号を第３の抵抗器７を介し
て取り出すようにしてもよい。また、上記実施例におい
ては、電圧制御型の可変コンデンサ１０を用いるように
したが、電圧制御型の可変容量回路を用いてもよい。
【００２３】
【発明の効果】以上のように請求項１および２記載の自
動位相補正回路によれば、信号遅延手段に対してその遅
延時間を変更させるための遅延時間変更手段を設けるよ
うにしたので、部品を交換することなく、遅延時間を変
更することができ、しかもこの遅延時間の変更を回路の
動作中において実行することができるという効果があ
る。
動位相補正回路によれば、信号遅延手段に対してその遅
延時間を変更させるための遅延時間変更手段を設けるよ
うにしたので、部品を交換することなく、遅延時間を変
更することができ、しかもこの遅延時間の変更を回路の
動作中において実行することができるという効果があ
る。
【図１】本発明の一実施例に係わる自動位相補正回路の
構成を表す回路構成図である。
構成を表す回路構成図である。
【図２】従来の自動位相補正回路の構成を表す回路構成
図である。
図である。
１ 入力端子 ２ ＮＰＮトランジスタ ３ 電源端子 ４ 第１の抵抗器 ５ 第２の抵抗器 ７ 第３の抵抗器 ８ コンデンサ ９ 遅延信号出力端子 １０ 可変コンデンサ １１1 〜１１n 制御信号入力端子 １２ 制御信号比較回路 １３ 制御電圧出力回路
Claims (2)
- 【請求項１】 信号が入力される入力端子と、 位相補正後の遅延信号が出力される遅延信号出力端子
と、 前記入力端子にベースが接続されたＮＰＮトランジスタ
と、 一端が前記ＮＰＮトランジスタのコレクタに接続される
とともに、他端が電圧源に接続された第１の抵抗器と、 一端が前記ＮＰＮトランジスタのエミッタに接続される
とともに、他端が接地された第２の抵抗器と、 前記ＮＰＮトランジスタのコレクタ側の逆相信号を遅延
させて前記遅延信号出力端子へ供給する逆相信号遅延手
段と、 前記ＮＰＮトランジスタのエミッタ側の正相信号を遅延
させて前記遅延信号出力端子へ供給する正相信号遅延手
段と、 前記逆相信号遅延手段および正相信号遅延手段の少なく
とも一方の遅延時間を変化させる遅延時間制御手段とを
備えたことを特徴とする自動位相補正回路。 - 【請求項２】 信号が入力される入力端子と、 位相補正後の遅延信号が出力される遅延信号出力端子
と、 前記入力端子にベースが接続されたＮＰＮトランジスタ
と、 一端が前記ＮＰＮトランジスタのコレクタに接続される
とともに、他端が電圧源に接続された第１の抵抗器と、 一端が前記ＮＰＮトランジスタのエミッタに接続される
とともに、他端が接地された第２の抵抗器と、 一端が前記ＮＰＮトランジスタのコレクタに接続される
とともに、他端が遅延信号出力端子に接続された第３の
抵抗器と、 一端が前記ＮＰＮトランジスタのエミッタに接続された
コンデンサと、 一端が前記コンデンサの他端に接続されるとともに、他
端が前記遅延信号出力端子に接続された電圧制御型の可
変コンデンサと、 複数の制御信号入力端子を有し、これら入力端子から入
力した制御信号を比較して遅延時間に応じた制御信号を
出力する制御信号比較回路と、 この制御信号比較回路の出力信号を受けて、前記可変コ
ンデンサに制御電圧を供給する制御電圧出力回路とを備
えたことを特徴とする自動位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3347092A JPH05183406A (ja) | 1991-12-27 | 1991-12-27 | 自動位相補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3347092A JPH05183406A (ja) | 1991-12-27 | 1991-12-27 | 自動位相補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183406A true JPH05183406A (ja) | 1993-07-23 |
Family
ID=18387858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3347092A Pending JPH05183406A (ja) | 1991-12-27 | 1991-12-27 | 自動位相補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183406A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017760A1 (fr) * | 1995-11-09 | 1997-05-15 | Takeshi Ikeda | Systeme de commande d'accord |
| WO1997017759A1 (fr) * | 1995-11-09 | 1997-05-15 | Takeshi Ikeda | Systeme de commande d'accord |
| WO1997018624A1 (fr) * | 1995-11-15 | 1997-05-22 | Takeshi Ikeda | Modulateur fm |
| WO1997018625A1 (fr) * | 1995-11-16 | 1997-05-22 | Takeshi Ikeda | Modulateur fm |
| US6058295A (en) * | 1995-01-12 | 2000-05-02 | Takeshi Ikeda | Tuning circuit including a plurality of cascade connected tuning amplifier sections |
-
1991
- 1991-12-27 JP JP3347092A patent/JPH05183406A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058295A (en) * | 1995-01-12 | 2000-05-02 | Takeshi Ikeda | Tuning circuit including a plurality of cascade connected tuning amplifier sections |
| WO1997017760A1 (fr) * | 1995-11-09 | 1997-05-15 | Takeshi Ikeda | Systeme de commande d'accord |
| WO1997017759A1 (fr) * | 1995-11-09 | 1997-05-15 | Takeshi Ikeda | Systeme de commande d'accord |
| WO1997018624A1 (fr) * | 1995-11-15 | 1997-05-22 | Takeshi Ikeda | Modulateur fm |
| WO1997018625A1 (fr) * | 1995-11-16 | 1997-05-22 | Takeshi Ikeda | Modulateur fm |
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