KR20030075186A - 정렬된 탭들을 갖는 지연 라인에 기초한 직접 디지털 합성기 - Google Patents

정렬된 탭들을 갖는 지연 라인에 기초한 직접 디지털 합성기 Download PDF

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Abstract

디지털 주파수 합성기는 고정된 주파수에서 발진하는 클럭 신호를 생성하는 클럭과, 클럭 신호를 수신하고 그로부터 고정된 주파수에서 발진하는 복수의 위상 시프트된 클럭 신호들을 생성하는 지연 라인을 포함한다. 각각의 위상 시프트된 클럭 신호는 클럭 신호 및 다른 위상 시프트된 클럭 신호들에 관련하여 위상적으로 시프트된다. 룩업 테이블은 고정된 주파수에서 발진하는 이상적인 위상 시프트된 클럭 신호와 관련된 어드레스 값을 수신하고 그 어드레스 값에 관련된 탭 어드레스를 출력한다. 선택 회로는 복수의 위상 시프트된 클럭 신호들 및 탭 어드레스를 수신하고 그에 응답하여 위상 시프트된 클럭 신호들 중 하나를 출력한다. 샘플링 회로는 선택 회로에 의해 출력된 하나의 위상 시프트된 클럭 신호의 적어도 일부를 샘플링하고, 바람직한 주파수를 갖는 발진기 신호의 적어도 일부를 형성하도록 샘플링된 일부를 출력한다.

Description

정렬된 탭들을 갖는 지연 라인에 기초한 직접 디지털 합성기{Direct digital synthesizer based on delay line with sorted taps}
디지털 주파수 합성기들은 본 기술 분야에 공지되어 있다. 디지털 주파수 합성기의 한가지 형태는 지연 라인을 포함하는 지연 락 루프(DLL: delay lock loop)를 갖는 디지털 위상 변환기(DPC: digital-to-phase converter)를 포함한다. 지연 라인들이 결국 위상 분해능(phase resolution) 제한하는 지연 라인에 따른 지연 편차들 및 그로 인한 디지털 주파수 합성기의 스퓨리어스 주파수(spurious frequency) 수행으로 손해를 입는다는 것이 지연 라인들이 갖는 문제점이다.
본 발명은 주파수 합성기, 보다 구체적으로는 디지털 주파수 합성기에 관한 것이다.
도 1은 본 발명에 따른 디지털 주파수 합성기를 도시한 블록도.
도 2는 도 1의 디지털 위상 변환기의 일 실시예의 내부 구성요소들을 도시한 블록도.
도 3은 도 2의 지연 라인 네트워크의 내부 구성요소들을 도시한 블록도.
도 4는 도 2의 선택 회로에 접속된 도 3의 지연 라인 네트워크의 지연 라인의 내부 구성요소들의 일부를 도시한 블록도.
도 5는 도 2에 도시된 룩업 테이블로 입력된 어드레스 값들 및 룩업 테이블로부터 출력된 탭 어드레스들 사이의 맵핑을 생성하기 이전에, 도 4에 도시된 지연 소자들에 대한 이상적인 위상 지연들 및 실제 위상 지연들 사이의 관계를 도시한 스프레드시트.
도 6은 각각의 어드레스 값에 대한 각각의 정규화된 이상적인 위상 지연 및 탭 어드레스들 중 하나에 관련된 정규화된 실제 위상 지연들 중 하나 사이의 최소 차에 기초하여 도 5에 도시된 어드레스 값들 및 탭 어드레스들 사이의 맵핑을 도시한 스프레드시트.
도 7은 도 2의 캘리브레이션 위상 검출기(calibration phase detector)의 내부 구성요소들을 도시한 블록도.
도 8은 도 1의 디지털 위상 변환기의 또다른 실시예의 내부 구성요소들을 도시한 블록도.
그러므로, 튜닝회로의 사용을 회피하면서 종래의 DLL들을 통한 향상된 위상 분해능을 갖거나 -80 dBc 스퓨리어스 주파수 수행 또한 달성하면서 지연 미스매치들의 제거를 갖는 디지털 주파수 합성기를 제공하는 것이 바람직하다.
본 발명은 첨부된 도면을 참조로 하여 기술되며, 동일 요소에는 동일한 부호를 병기한다.
도 1과 관련하여, 본 발명에 따른 주파수 합성기(2)는 누산기(6), 수치 곱셈기(8), 및 디지털 위상 변환기(DPC)(10)의 입력들로 고정된 주파수 기준 클럭 신호를 출력하는 시스템 클럭(4)을 포함한다. 제어기(12)는 누산기(6) 및 수치 곱셈기(8)에 주파수 제어 값 N 및 역 주파수 제어 값 1/N을 각각 공급한다. 수치 곱셈기(8)는 일련의 누산기 값들 및 누산기 오버플로우 신호를 누산기(6)로부터 수신하도록 구성된다. DPC(10)는 일련의 어드레스 값들 및 대응하는 일련의 래치 신호들을 수치 곱셈기(8)로부터 수신하도록 구성된다.
동작에 있어서, 누산기(6)는 기준 클럭 신호의 리딩 에지에 따라 클럭된다. 각각의 리딩 에지에서, 누산기(6)는 주파수 제어 값 N에 따라 자신의 콘텐츠들을 증분시킨다. 누산기(6)의 용량이 초과되는 각각의 사이클의 기준 클럭 신호에 대해, 누산기(6)는 누산기 오버플로우 신호를 생성하고 누산기 오버플로우 신호가 생성될 때, 누산기(6)에서의 값에 대응하는 누산기 값을 생성한다. 누산기 오버플로우 신호의 평균 주파수는 누산기의 용량 C에 대해 주파수 제어 값 N의 비율만큼 곱해진 기준 클럭 신호의 주파수와 같고, 그 누산기의 용량은 누산기에 저장될 수 있는 최대 값에 1을 더한 것과 같다.
DPC(10)에 의해 생성된 출력 클럭 신호의 주파수는 누산기 오버플로우 신호의 주파수와 매치한다. 누산기 오버플로우 신호의 출력 펄스들이 균일하게 이격되는 경우, 누산기 오버플로우 신호는 출력 클럭 신호로서 사용될 수 있으므로, 수치 곱셈기(8) 및 DPC(10)를 필요로 하지 않는다. 그러나, 누산기(6)가 미리 결정된 수의 누산기 비트, 예를 들어 32 비트를 갖고 주파수 제어 값 N의 값이 종종 누산기비트 수 값의 정수배가 아니기 때문에, 누산기 오버플로우 신호의 출력 펄스들은 균일하게 이격되지 않는다. 주파수 영역에서, 이러한 비균일한 이격은 출력 클럭 신호에서 원치않는 스퓨리어스 주파수들을 결과로 나타낸다. 그러므로, 출력 클럭 신호들에서의 펄스들 사이에 균일한 이격을 생성하기 위해 각각의 펄스의 위상을 시프트 또는 보간하기 위한 정정이 요구된다.
펄스들 사이에 균일한 이격을 생성하기 위해 필요한 위상 시프트의 범위를 결정하기 위해, 각각의 인스턴스 누산기(6)는 누산기 오버플로우 신호를 출력하고, 수치 곱셈기(8)는 누산기 오버플로우 신호와 동시에 누산기(6)에 의해 출력된 누산기 값과 역 주파수 제어 값, 즉 1/N을 곱셈한다. 역 주파수 제어 값과 누산기 값을 곱하는 것은 누산기 오버플로우 신호의 그러한 인스턴스의 바람직한 시간 위치 및 그의 실제의 시간 위치 사이의 차에 대응하는 단편(fraction)으로 누산기 값을 변환한다. 이러한 단편은, 누산기 오버플로우 신호가 그의 출력 펄스들 사이에 균일한 이격을 달성하도록 위상 시프트되어야 하는 기준 클럭 신호의 하나의 클럭 사이클의 단편량을 표현한다. 누산기 오버플로우 신호를 수신하는 수치 곱셈기(8)에 응답하여 생성된 각각의 단편은 누산기 오버플로우 신호의 평균 주파수와 동일한 주파수를 갖는 출력 클럭 신호르의 변환 및 처리를 위해 어드레스 값으로서 DPC(10)에 공급되지만, 출력 펄스들은 균일하게 이격된다.
도 1 및 도 2를 참조로 하면, DPC(10)는 기준 클럭 신호를 수신하고 선택 회로 또는 멀티플렉서(MUX)(18)로 복수의 위상 시프트된 클럭 신호들을 출력하도록 접속된 지연 라인 네트워크(16)를 포함한다. 각각의 위상 시프트된 클럭 신호는 기준 클럭 신호 및 다른 위상 시프트된 클럭 신호들과 관련하여 위상적으로 시프트된다. 룩업 테이블(LUT)(20)은 수치 곱셈기(8)로부터 어드레스 값들을 수신하고 대응하는 탭 어드레스들을 MUX(18)에 제공하도록 접속된다. MUX(18)는 MUX(18)에 의해 수신된 탭 어드레스의 함수로서 MUX(18)의 출력에 위상 시프트된 클럭 신호들 중 하나를 접속시키기 위해 종래의 방식에 따라 동작한다. 보다 구체적으로는, 각각의 탭 어드레스는, MUX(18)가 자신의 출력에 대응하는 위상 시프트된 클럭 신호를 접속하도록 한다.
샘플링 회로(22)는 MUX(18)에 의해 출력된 각각의 위상 시프트된 클럭 신호를 수신하도록 접속된다. 또한, 샘플링 회로(22)는 수치 곱셈기(8)로부터 래치 신호들을 수신한다. 각각의 래치 신호는 MUX(18)에 의해 출력된 각각의 위상 시프트된 클럭 신호의 적어도 일부를 샘플링하도록 샘플링 회로(22)의 동작을 동기화한다.
양호하게는, DPC(10)가 이하 보다 상세히 기술될 캘리브레이션 회로(24) 또한 포함한다.
이전 도면들과 도 3을 참조로 하면, 지연 라인 네트워크(16)는 시스템 클럭(4)으로부터 기준 클럭 신호를 수신하도록 접속된 입력과, MUX(18)에 복수의 위상 시프트된 클럭 신호들을 공급하는 복수의 출력들을 갖는 가변적인 지연 라인(26)을 포함한다. 동작 동안의 안전성을 보장하기 위해, 지연 라인 네트워크(16)는 시스템 클럭(4)으로부터 기준 클럭 신호 및 지연 라인(26)으로부터 기준 위상 시프트된 클럭 신호를 수신하도록 접속된 지연 락 루프(DLL) 위상 검출기(28)를 포함한다. 기준 위상 시프트된 클럭 신호는 MUX(18)로 지연 라인(26)에 의해 제공된 위상 시프트된 클럭 신호들 중 하나일 수 있거나, 단지 DLL 위상 검출기(28)로만 공급된 분리 위상 시프트된 클럭 신호일 수 있다. DLL 위상 검출기(28)는 기준 클럭 신호 및 기준 위상 시프트된 클럭 신호 사이의 임의의 위상 차를 측정하고, DLL 로우 패스 필터(30)로 그에 관련된 에러 신호를 출력한다. DLL 로우 패스 필터(30)는, 지연 라인 네트워크(16)의 동작 동안 기준 위상 시프트된 클럭 신호 및 기준 클럭 신호 사이의 위상 관계를 유지하는 방식으로 그의 바이어스 전압을 조정하도록 지연 라인(26)에 공급되는 DLL 튜닝 신호로 에러 신호를 변환한다. 상기 예시에서의 이러한 기술 및 탭 정렬의 한가지 구현이 다른 지연 토폴로지들에도 응용가능하다는 것을 당업자들은 인식할 것이다.
이전 도면들과 도 4를 참조로 하면, 지연 라인(26)은 연속으로 접속된 복수의 지연 소자, 예를 들어 D1-D71을 포함한다. 각각의 지연 소자 D1-D71은 MUX(18)의 입력에 접속되는 출력 탭 T1-T71을 갖는다. 탭 T0는 기준 클럭 신호를 그에 공급하기 위해 MUX(18)의 입력 및 지연 소자 D1의 입력 사이에 접속된다. 각각의 지연 소자 D1-D71은 그를 통해 기준 클럭 신호의 진행을 지연하고, 그의 대응하는 출력 탭 T1-T71 상에 대응하는 위상 시프트된 클럭 신호를 각각 출력한다. 지연 소자들 D1-D71에 의해 출력된 71개의 위상 시프트된 클럭 신호들은 탭 T0 상에 출력된 기준 클럭 신호에 따라 MUX(18)의 입력들로 출력 탭들 T1-T71을 통해 공급된다.
이상적으로, 각각의 지연 소자는 미리 결정된 지연을 그를 통해 통과하는 클럭 신호에 도입한다. 그러나, 동작에 있어서, 하나 또는 그 이상의 지연 소자들D1-D71은 미리 결정된 지연 보다 작거나 더 큰 지연을 갖는다. 이러한 편차는 미스매치라 불리는 지연 소자들의 구성에서의 랜덤 편차들을 포함하는 다수의 인수들로부터 발생할 수 있다. 미리 결정된 지연에서의 편차들을 설명하기 위해, 맵핑은 LUT(20)에 의해 출력된 탭 어드레스들 중 하나와 LUT(20)에 공급된 각각의 어드레스 값 사이에 생성되고, LUT(20)는 그에 의해 출력될 기준 클럭 신호와 관련하여 바람직한 위상 시프트를 갖는 MUX(18)의 바람직한 위상 시프트된 클럭 신호에 의한 선택을 결과로 나타낸다.
이러한 맵핑에 대한 필요성을 보다 잘 이해하도록, 이제 도 5를 참조로 한다. 도 5에서, 각각의 행의 첫번째 3개의 열들은 출력 값, 지연 라인(26)의 출력 탭 T에 대응하는 탭 어드레스와, 기준 클럭 신호에 관련하여 대응하는 탭 어드레스에 대한 이상적인 위상 지연 사이의 관계를 도시한다. 이상적인 조건들 하에서, 어드레스 값 1을 수신하는 것에 응답하여, LUT(20)는, MUX(18)가 지연 라인(26)의 그의 출력 탭 T1에 접속하도록 하여 이상적으로 0.13. 클럭 사이클의 위상 지연을 갖는 지연 소자 D1에 의해 출력된 위상 시프트된 클럭 신호를 샘플링 회로(22)로 공급하는 탭 어드레스 1을 MUX(18)에 출력한다. 그러나, 열 5에 도시된 바와 같이, 지연 소자 D1에 의해 탭 T1 상에 출력된 위상 시프트된 클럭 신호의 실제 위상 지연은 지연 소자의 지연에서의 에러들로 인해, 0.17 클럭 사이클이다.
도 5에 도시된 예들에 있어서, 대응하는 탭 어드레스들에 관련된 많은 탭들 T1-T71은 이상적인 위상 지연들과는 다른 실제 위상 지연들을 갖는다. 그러나, 대응하는 탭 어드레스들에 관련된 탭들의 일부, 예를 들어 탭 T5 및 탭 T67는 이상적인 위상 지연과 매치하는 실제 위상 지연들을 갖는다. 실제 구현에 있어서, 실제 지연들은 이상적인 위상 지연들과 정확하게 매치하지는 않을 수 있다. 그러나, 실제 지연들은 이상적인 지연들에 대한 값에 매우 가깝다는 것을 알 수 있다.
출력 클럭 신호에서의 원치않는 스퓨리어스 주파수들을 감소 또는 제거하기 위해서, 각각의 탭 T1-T71에 의해 출력된 위상 시프트된 클럭 신호의 이상적인 위상 지연 및 실제 위상 지연 사이의 어떠한 차도 감소 또는 제거하는 것이 필요하다. 이러한 차를 감소 또는 제거하기 위해, 맵핑은, 각각의 이상적인 위상 지연 및 MUX(18)에 의해 출력된 위상 시프트된 클럭 신호의 실제 위상 지연 사이의 차의 함수로 MUX(18)에 공급된 탭 어드레스들 중 하나에 각각의 어드레스 값을 맵핑하는 LUT(20)에 저장된다.
이러한 맵핑을 생성하기 위해, 각각의 어드레스 값과 관련된 이상적인 위상 지연의 임의의 전체 클럭 사이클의 수는 열 4에 도시되는 바와 같이, 정규화된 이상적인 위상 지연을 얻기 위해 무시된다. 예를 들어, 어드레스 값 1은 0.13 클럭 사이클의 이상적인 위상 지연을 갖는다. 이러한 이상적인 위상 지연이 그에 관련된 정수의 클럭 사이클들을 갖지 않기 때문에, 그의 정규화된 이상적인 위상 지연은 동일한 값, 즉 0.13 클럭 사이클이다. 반대로, 어드레스 값(62)은 7.17 클럭 사이클의 이상적인 위상 지연을 갖는다. 이러한 이상적인 위상 지연을 정규화하기 위해, 정수 값 "7"은 어드레스 값 62에 대해 0.17 클럭 사이클의 정규화된 이상적인 위상 지연을 얻기 위해 무시된다. 이와 동일한 절차는 각각의 어드레스 값에 대한 실제 위상 지연에 적용되어 그에 대한 정규화된 실제 위상 지연 값이 얻어진다.
도 5 및 도 6을 참조로 하면, 다음으로, 탭 어드레스가 가장 근사한 각각의 어드레스 값과 관련된 정규화된 이상적인 위상 지연과 동일하거나 그에 가장 근사한 정규화된 실제 위상 지연를 갖는 것을 결정하도록 검색이 개시된다. 보다 구체적으로는, 검색은 각각의 정규화된 이상적인 위상 지연에 대해 가장 근사한 정규화된 실제 위상 지연을 발견한다. 정규화된 이상적인 위상 지연과 관련된 어드레스 값은 가장 근사한 정규화된 실제 위상 지연과 관련된 탭 어드레스로 맵핑된다. 예를 들어, 도 6에 도시된 바와 같이, 어드레스 값 1은 0.13 클럭 사이클의 정규화된 위상 지연을 갖고, 탭 어드레스 62는 0.13 클럭 사이클의 정규화된 위상 지연을 갖는다.
어드레스 값 1의 정규화된 이상적인 위상 지연 및 탭 어드레스 62의 정규화된 실제 위상 지연이 동일한 값을 갖기 때문에, 탭 어드레스 62는 어드레스 값 1 또는 그와 관련하여 맵핑된다. 추가적인 예로서, 도 6에 도시된 바와 같이, 어드레스 값 7은 0.91 클럭 사이클의 정규화된 이상적인 위상 지연을 갖는다. 0.91 클럭 사이클의 정규화된 실제 위상 지연이 지연 라인(26)의 탭들 T1-T71 중 하나에 출력되지 않는다고 가정하면, 검색 루틴은 관련된 어드레스 값의 정규화된 이상적인 위상 지연에 가장 근사한 정규화된 실제 위상 지연에 대하 검색한다. 어드레스 값 7에 대해 도시된 예에 있어서, 탭 어드레스 68는 어드레스 값 7에 대해 0.91 클럭 사이클의 정규화된 이상적인 위상 지연에 대한 가장 근사한 사용가능한 값인 0.92 클럭 사이클의 정규화된 실제 위상 지연을 갖는다. 따라서, 검색 루틴은 어드레스 값 7과 탭 어드레스 68을 맵핑하거나 그와 관련한다.
도 6에는 도시되지 않았지만, 각각의 탭 어드레스는 2개 또는 그 이상의 어드레스 값들로 맵핑될 수 있다. 예를 들어, 어드레스 값 1 및 어드레스 값 20(도시되지 않음) 양자가 0.13 클럭 사이클의 정규화된 이상적인 위상 지연을 갖는 경우, 0.13 클럭 사이클의 정규화된 실제 위상 지연을 갖는 탭 어드레스 62는 어드레스 값 1 및 어드레스 값 20에 맵핑될 수 있다. 또한, 또다른 탭 어드레스가 정규화된 실제 위상 지연 및 정규화된 이상적인 위상 지연 사이의 대응에 각각 기초하여 어드레스 값에 우선적으로 맵핑되는 경우, 또는 다른 탭 어드레스가 정규화된 이상적인 위상 지연과의 가장 근사한 매치를 나타내는 정규화된 실제 위상 지연에 각각 기초하여 어드레스 값에 맵핑되는 경우, 각각의 탭 어드레스가 어드레스 값에 맵핑될 필요는 없다.
도 6에 도시된 맵핑은 LUT(20)에서 저장된다. 그 후에, 수치 곱셈기(8)로부터 어드레스 값을 수신하는 것에 응답하여, LUT(20)는 어드레스 값에 맵핑되는 탭 어드레스를 MUX(18)에 출력한다. 예를 들어, 어드레스 값 1에 수신하는 것에 응답하여, LUT(20)는 탭 어드레스 62를 MUX(18)에 출력한다. 탭 어드레스 62를 수신하는 것에 응답하여, MUX(18)는 지연 라인(26)의 탭 T62에 그의 출력을 접속한다.
유사하게는, 어드레스 값 8을 수신하는 것에 응답하여, LUT(20)는 MUX(18)에 탭 어드레스 69를 출력한다. 탭 어드레스 69를 수신하는 것에 응답하여, MUX(18)는 지연 라인(26)의 탭 T69에 그의 출력을 접속한다. LUT(20)에 저장된 탭 어드레스 맵핑에 대한 어드레스 값을 이용하면, 정규화된 이상적인 위상 지연을 갖는 바람직한 위상 시프트된 클럭 신호에 대응하는 정규화된 실제 위상 지연을 갖는 위상 시프트된 클럭 신호는 샘플링 회로(22)에 공급될 수 있다.
샘플링 회로(22)는 MUX(18)로부터 위상 시프트된 클럭 신호 및 수치 곱셈기(8)로부터 래치 신호들을 수신하도록 구성된다. 샘플링 회로(22)에 의해 수신된 각각의 위상 시프트된 클럭 신호의 샘플링은 수치 곱셈기(8)로부터 수신된 대응하는 래치 신호에 의해 동기화된다. 각각의 래치 신호는, 샘플링 회로(22)에 의해 그것이 수신된 시간 순서로 각각의 위상 시프트된 클럭 신호의 적어도 일부를 샘플링 회로(22)가 샘플링하여 출력하도록 한다. 샘플링 회로(22)로부터 출력된 위상 시프트된 클럭 신호들의 샘플들은 누산기 오버플로우 신호의 평균 주파수와 동일한 주파수를 갖는 출력 클럭 신호를 형성하지만, 출력 클럭 신호의 펄스들은 누산기 오버플로우 신호의 펄스들보다 더 균일하게 이격된다. 출력 클럭 신호가 보다 균일하게 이격된 펄스들을 갖기 때문에, 그의 스퓨리어스 주파수들의 발생은 덜 균일하게 이격된 펄스들을 갖는 누산기 오버플로우 신호에 의해 생성된 스퓨리어스 주파수들과 비교될 때 실질적으로 감소된다.
도 5 및 도 6에 도시되고 본 명세서에 설명된 수치적인 예들은 단지 예시적인 목적들을 위한 것이고, 지연 라인(26)의 지연 소자들 D를 통한 실제 지연들을 예시하거나 본 발명을 제한하는 것으로 구성되지는 않는다.
도 2로 돌아가면, 상기 설명된 바와 같이, DPC(10)는 양호하게는, 각각의 어드레스 값 및 탭 어드레스들 중 하나 사이의 맵핑을 생성하고 LUT(20)에 그 맵핑을 저장하도록 캘리브레이션 회로(34)를 포함한다. 캘리브레이션 회로(34)는 캘리브레이션 프로세서(36)를 포함한다.
양호하게는, 캘리브레이션 프로세서(36)는 그의 메모리 유닛(도시되지 않음)에 저장된 소프트웨어 프로그램의 제어하에서 동작하는 종래의 프로그램가능한 마이크로프로세서이다. 메모리 유닛은 소프트웨어 프로그램의 일시적인 저장을 위한 RAM과 같은 동적 메모리 뿐만 아니라 소프트웨어 프로그램의 영구적인 저장을 위한 PROM과 같은 정적 메모리 및/또는 동작 동안의 데이터를 포함할 수 있다. 캘리브레이션 프로세서(36) 및 소프트웨어 프로그램은, LUT(20)에 저장될 맵핑의 생성 동안 캘리브레이션 프로세서(36)가 MUX(18)로부터 LUT(20)가 격리되도록 하기 위해 협력하도록 구성된다. 이러한 목적을 위해, LUT(20)의 출력들은, LUT(20)에서의 맵핑의 생성 및 저장 동안 캘리브레이션 프로세서(36)에 의해 높은 임피던스 상태로 설정될 수 있는 3 상태 버퍼를 포함하도록 구성될 수 있다.
LUT(20)가 MUX(18)로부터 격리될 때, 캘리브레이션 프로세서(36)는 한번에 하나의 탭 어드레스씩 MUX(18)로 각각의 탭 어드레스를 공급한다. 각각의 탭 어드레스를 수신하는 것에 응답하여, MUX(18)는 지연 라인(26)의 대응하는 탭 T의 위상 시프트된 클럭 신호를 그의 출력에 접속한다.
캘리브레이션 회로(34)는 MUX(18)에 의해 출력된 각각의 위상 시프트된 클럭 신호를 수신하도록 접속되는 캘리브레이션 위상 검출기(38)를 포함한다. 또한, 캘리브레이션 위상 검출기(38)는 시스템 클럭(4)으로부터 기준 클럭 신호를 수신하도록 접속된다.
도 2 및 도 7을 참조로 하면, 양호하게는, 캘리브레이션 위상 검출기(38)는 MUX(18)에 의해 출력된 위상 시프트된 클럭 신호를 수신하도록 접속된 2분할 주파수 디바이더(40) 및 시스템 클럭(4)으로부터 기준 클럭 신호를 수신하도록 접속된 2분할 주파수 디바이더(42)를 포함한다. 도 7에 도시된 캘리브레이션 위상 검출기(38)의 실시예에서, 주파수 디바이더들(40, 42)은 1/2만큼 각각의 위상 시프트된 클럭 신호 및 기준 클럭 신호의 주파수를 감소시키도록 구성된다. 주파수 디바이더들(40, 42)의 출력들은 배타적 OR 게이트(44)의 입력들에 공급된다. 동작에 있어서, 배타적 OR 게이트(44)는 MUX(18)에 의해 출력된 기준 클럭 신호 및 위상 시프트된 클럭 신호 사이의 위상 차에 관련된 위상 차 신호를 출력한다. 양호하게는, 배타적 OR 게이트(44)에 의해 출력된 위상 차 신호는 MUX(18)에 의해 출력된 기준 클럭 신호 및 위상 시프트된 클럭 신호 사이의 위상 차에 관련된 평균 전압을 갖는 펄스들의 트레인(train)이다. 배타적 OR 게이트(44)에 의해 출력된 위상 차 신호는 주로 DC 성분만을 남기는 위상 차 신호의 AC 성분들을 필터링하도록 구성되는 캘리브레이션 로우 패스 필터(LPF)에 공급된다. 캘리브레이션 LPF(46)는 캘리브레이션 프로세서(36)에 의한 처리를 위해 위상 차 값으로 로우 패스 필터링된 위상 차 신호를 변환하는 아날로그-디지털 변환기(ADC)에 로우 패스 필터링된 위상 차 신호를 출력한다.
MUX(18)에 공급된 각각의 탭 어드레스에 대해, 캘리브레이션 프로세서(36)는 ADC(48)에 의해 출력된 대응하는 위상 차 값을 저장한다. MUX(18)에 각각의 탭 어드레스를 공급하고 대응하는 위상 차 값을 저장하는 과정은, 각각의 탭 어드레스에 대한 위상 차 값이 저장될 때까지 지속한다. 다음으로, 캘리브레이션 프로세서(36)는 도 5 및 도 6과 관련하여 상술된 방식으로 탭 어드레스들 중 하나에 각각의 어드레스 값을 맵핑한다. 이러한 목적을 위해, 캘리브레이션 프로세서(36)는 각각의 이상적인 위상 차 값 및 위상 차 값 사이에 차, 즉 최소 차의 함수로서 탭 어드레스들 중 하나에 각각의 어드레스 값을 맵핑한다. 일단 맵핑이 생성되면, 캘리브레이션 프로세서(36)는 LUT(20)에 맵핑을 저장한다. 보다 구체적으로는, 캘리브레이션 프로세서(36)는, 어드레스 값들 중 하나를 수신하는 것에 응답하여 MUX(18)가 하나의 어드레스 값에 관련된 바람직하거나 이상적인 위상 지연과 같거나 가장 근사한 실제 위상 지연을 갖는 위상 시프트된 클럭 신호들 중 하나를 그의 출력에 접속하도록 하는 탭 어드레스를 LUT(20)이 출력하도록 LUT(20)에 각각의 탭 어드레스를 저장한다.
도 1 및 도 8을 참조로 하면, DPC(10)의 또다른 실시예는 도 2에 도시된 지연 라인 네트워크(16), MUX(18), LTU(20), 샘플링 회로(20), 및 캘리브레이션 회로를 포함한다. 또한, 도 8에 도시된 DPC(10)는 지연 라인 네트워크(56), 선택 회로 또는 멀티플렉서(MUX), 및 룩업 테이블(LUT)(60)을 포함한다. LUT(60)는 수치 곱셈기(8)로부터 어드레스 값들을 수신하고 LUT(20)와 같이 동일한 방식으로 탭 어드레스들을 공급하기 위해 접속된다. 또한, LUT(60)는 LUT(20)와 동일한 방식으로 어드레스 값들 및 탭 어드레스들 사이의 맵핑을 캘리브레이션 회로(34)로부터 수신하도록 LUT(20)와 동일한 방식으로 캘리브레이션 회로(34)에 접속된다. 대안적으로, LUT(20) 및 LUT(60)는 MUX(18)에 접속된 어드레스 비트의 일부 및 MUX(58)에 접속된 비트의 나머지가 단일의 큰 LUT로 결합될 수 있다. 지연 라인 네트워크(56)는 지연 라인 네트워크(16)와 유사하고, MUX(18)에 의해 출력된 각각의 위상 시프트된클럭 신호를 수신하도록 접속된다. MUX(18)에 의해 출력된 각각의 위상 시프트된 클럭 신호를 수신하는 것에 응답하여, 지연 라인 네트워크(56)는 MUX(58)에 공급되는 복수의 제 2 위상 시프트된 클럭 신호들을 생성한다. MUX(58)의 탭 어드레스에 맵핑되는 어드레스 값을 수신하는 것에 응답하여, MUX(58)는 상술된 방식으로 동작하는 샘플링 회로(22)에 제 2 위상 시프트된 클럭 신호들 중 하나를 출력한다. 도 8에 도시된 DPC(10)의 장점은, 보다 양호한 조정들이 출력 클럭 신호의 출력 펄스들의 위상으로 인식될 수 있다는 것이다. 예를 들어, 지연 라인 네트워크들(16)의 각각의 지연 소자 D가 클럭 사이클의 1/32의 지연을 제공하고, 지연 라인 네트워크(56)의 각각의 지연 소자 D가 클럭 사이클의 1/31의 지연을 제공하는 경우, 도 8에 도시된 DPC(10)를 이용하는 사용가능한 조정의 범위는 1/992, 즉 MUX(18)에서의 하나의 지연 소자 D의 지연 및 MUX(58)에서의 하나의 지연 소자 D의 지연의 합일 것이다. 본 명세서에 참조된 탭 정렬이 임의의 DPC 토폴로지 뿐만 아니라 패시브, 디지털 및/또는 아날로그와 같은 지연 라인의 네이 유형(nay type)을 지원한다는 것은 당업자에게 보다 명확할 것이다.
양호한 실시예들을 참조로 하여 본 발명에 대해 기술하였다. 이전의 상세한 기술을 통해 명확한 수정들 및 대안들이 가능할 것이다. 본 발명은 청구된 특허청구범위 내에서 모든 그러한 수정들 및 대안들과 그에 상당하는 것들을 포함하도록 구성되었다.

Claims (22)

  1. 선택 신호 입력 및 출력을 갖는 지연 에러 정정 회로에 있어서,
    지연들의 세트를 생성하는 지연 생성 회로로서, 어드레스 신호는 생성된 상기 지연을 선택하고 선택된 지연의 출력은 상기 지연 에러 정정 회로의 출력에 접속되는, 상기 지연 생성 회로,
    상기 지연 생성 회로의 선택 신호 입력 및 지연 어드레스 신호 출력에 대해 정보를 맵핑하는 단계를 포함하는 룩업 테이블 회로를 포함하며;
    상기 지연 어드레스 신호 출력은 상기 지연 생성 회로의 상기 선택 신호 입력에 접속되는, 지연 에러 정정 회로.
  2. 주파수 합성기에 있어서,
    지연 선택 신호들의 시퀀스를 제공하는 회로, 및
    선택 신호 입력 및 출력을 갖는 지연 에러 정정 회로를 포함하고;
    상기 지연 에러 정정 회로는,
    지연들의 세트를 생성하는 지연 생성 회로로서, 어드레스 신호는 생성된 상기 지연을 선택하고 선택된 지연의 출력은 상기 지연 에러 정정 회로의 출력에 접속되는, 상기 지연 생성 회로, 및
    상기 지연 생성 회로의 선택 신호 입력 및 지연 어드레스 신호 출력에 대해 정보를 맵핑하는 단계를 포함하는 룩업 테이블을 포함하며;
    상기 지연 어드레스 신호 출력은 상기 지연 생성 회로의 상기 선택 신호 입력에 접속되는, 주파수 합성기.
  3. 주파수 합성기에 있어서,
    제 1 주파수에서 발진하는 기준 클럭 신호를 생성하는 시스템 클럭,
    제 2 주파수를 갖는 출력 클럭 신호에 대응하는 주파수 제어 값을 생성하는 제어기,
    상기 주파수 제어 값 및 상기 기준 클럭 신호로부터 일련의 어드레스 값들을 생성하는 회로,
    복수의 탭 어드레스들을 저장하는 룩업 테이블(LUT)로서, 각각의 어드레스 값이 그와 관련된 하나의 탭 어드레스를 갖는 상기 일련의 어드레스 값들을 수신하고, 상기 일련의 어드레스 값들을 수신하는 것에 응답하여 일련의 탭 어드레스들을 출력하도록 구성되는 상기 룩업 테이블(LUT),
    상기 기준 클럭 신호를 수신하고 복수의 위상 시프트된 클럭 신호들을 그로부터 생성하도록 구성된 지연 라인으로서, 각각의 위상 시프트된 클럭 신호는 상기 제 1 주파수에서 발진하고 상기 기준 클럭 신호 및 다른 위상 시프트된 클럭 신호들과 관련하여 위상적으로 시프트되는, 상기 지연 라인,
    각각의 탭 어드레스가 그와 관련된 위상 시프트된 클럭 신호를 갖는 상기 일련의 탭 어드레스들 및 상기 복수의 위상 시프트된 클럭 신호들을 수신하고, 상기 일련의 탭 어드레스들을 수신하는 것에 응답하여 일련의 위상 시프트된 클럭 신호들을 출력하도록 구성된 선택 회로, 및
    상기 일련의 위상 시프트된 클럭 신호들을 수신하고, 그에 응답하여 상기 위상 시프트된 클럭 신호들이 상기 샘플링 회로에 의해 수신되는 시간 순서로 상기 일련의 위상 시프트된 클럭 신호들을 출력하도록 구성된 샘플링 회로로서, 각각의 샘플은 상기 위상 시프트된 클럭 신호들 중 하나의 적어도 일부를 포함하고, 상기 일련의 위상 시프트된 클럭 신호들의 상기 샘플들은 상기 제 2 주파수에서 상기 출력 클럭 신호를 형성하는, 상기 샘플링 회로를 포함하는 주파수 합성기.
  4. 제 3 항에 있어서,
    각각의 어드레스 값은 상기 선택 회로에 의해 출력될 이상적인 위상 시프트된 클럭 신호에 대응하고, 각각의 이상적인 위상 시프트된 클럭 신호는 상기 기준 클럭 신호와 관련된 이상적인 위상 시프트를 가지며,
    상기 LUT는, 상기 선택 회로가 상기 어드레스 값에 대응하는 상기 바람직한 위상 시프트된 클럭 신호의 상기 이상적인 위상 시프트에 대응하는 위상 시프트를 갖는 상기 위상 시프트된 클럭 신호를 출력하도록 하는 대응하는 탭 어드레스에 각각의 어드레스 값의 맵핑을 포함하는, 주파수 합성기.
  5. 제 4 항에 있어서,
    상기 선택 회로는 멀티플렉서인, 주파수 합성기.
  6. 제 3 항에 있어서,
    상기 지연 라인은 직렬로 접속된 복수의 지연 소자들을 갖고,
    각각의 지연 소자는 상기 선택 회로의 입력에 접속된 출력 탭을 가지며,
    각각의 지연 소자는 그를 통해 상기 기준 클럭 신호의 진행을 지연하고, 대응하는 위상 시프트된 클럭 신호를 그의 출력 탭 상에 출력하는, 주파수 합성기.
  7. 제 3 항에 있어서,
    2개 또는 그 이상의 어드레스 값들은 그와 관련된 동일한 탭 어드레스를 갖는, 주파수 합성기.
  8. 제 4 항에 있어서,
    각각의 어드레스 값 및 상기 탭 어드레스들 중 하나 사이의 맵핑을 생성하고, 상기 LUT에 상기 맵핑을 저장하는 캘리브레이션 회로(calibration circuit)를 더 포함하는, 주파수 합성기.
  9. 제 8 항에 있어서,
    상기 캘리브레이션 회로는,
    각각의 탭 어드레스를 상기 LUT에 독립적인 상기 선택 회로에 공급하는 캘리브레이션 프로세서,
    상기 선택 회로에 의해 출력된 각각의 위상 시프트된 클럭 신호를 수신하고,그에 의해 수신된 각각의 위상 시프트된 클럭 신호에 대해 상기 기준 클럭 신호 및 상기 위상 시프트된 클럭 신호 사이의 위상 차에 관련된 위상 차 신호를 생성하도록 구성된 캘리브레이션 위상 검출기,
    상기 위상 차 신호를 로우 패스 필터링하는 로우 패스 필터, 및
    상기 로우 패스 필터링된 위상 차 신호를 상기 캘리브레이션 프로세서에 의한 처리를 위해 위상 차 값으로 변환하는 아날로그-디지털 변환기를 포함하는, 주파수 합성기.
  10. 제 9 항에 있어서,
    상기 캘리브레이션 프로세서는,
    각각의 어드레스 값에 대해 상기 기준 클럭 신호 및 상기 어드레스 값에 대응하는 상기 이상적인 위상 시프트된 클럭 신호 사이의 위상 차에 대응하는 이상적인 위상 차 값을 저장하고,
    각각의 탭 어드레스에 대해 상기 대응하는 위상 차 값을 저장하고,
    상기 각각의 이상적인 위상 차 값 및 위상 차 값 사이의 차의 함수로서 상기 탭 어드레스들 중 하나에 각각의 어드레스 값을 맵핑하며,
    상기 어드레스 값들 중 하나를 수신하는 것에 응답하여, 상기 선택 회로가 상기 하나의 어드레스 값의 상기 이상적인 위상 시프트와 같거나 가장 근사한 상기 위상 시프트를 갖는 상기 위상 시프트된 클럭 신호들 중 하나를 출력하도록 하는 상기 탭 어드레스를 상기 LUT가 상기 선택 회로에 출력하도록, 각각의 탭 어드레스가 상기 LUT에 저장되도록 하는, 주파수 합성기.
  11. 제 1 주파수에서 발진하는 입력 클럭 신호로부터 제 2 주파수에서 발진하는 출력 클럭 신호를 합성하는 방법에 있어서,
    (a) 상기 입력 클럭 신호를 복수의 위상 시프트된 클럭 신호들로 변환하는 단계로서, 각각의 위상 시프트된 클럭 신호는 상기 제 1 주파수에서 발진하고, 상기 입력 클럭 신호 및 다른 위상 시프트된 클럭 신호들에 관련하여 위상 시프트를 갖는, 상기 복수의 위상 시프트된 클럭 신호들로 변환하는 단계,
    (b) 각각의 위상 시프트된 클럭 신호를 탭 어드레스에 맵핑하는 단계,
    (c) 상기 입력 클럭 신호를 일련의 어드레스 값들로 변환하는 단계로서, 각각의 어드레스 값은 상기 입력 클럭 신호의 이상적인 위상 시프트에 관련된, 상기 일련의 어드레스 값들로 변환하는 단계,
    (d) 상기 일련의 어드레스 값들을 일련의 상기 탭 어드레스들에 맵핑하는 단계로서, 각각의 어드레스 값은 상기 각각의 이상적인 위상 시프트 및 상기 입력 클럭 신호에 관련하는 위상 시프트 사이의 차의 함수로서 자신의 대응하는 탭 어드레스에 맵핑되는, 상기 일련의 상기 탭 어드레스들에 맵핑하는 단계,
    (e) 상기 일련의 탭 어드레스들에 대응하는 일련의 위상 시프트된 클럭 신호들을 출력하는 단계,
    (f) 각각의 위상 시프트된 클럭 신호의 적어도 일부를 단계 (e)에서 그것이 출력되는 순서로 샘플링하는 단계, 및
    (g) 상기 제 2 주파수에서 발진하는 상기 출력 클럭 신호를 형성하도록 상기 일련의 위상 시프트된 클럭 신호들의 샘플링된 일부를 출력하는 단계를 포함하는, 합성 방법.
  12. 제 11 항에 있어서,
    상기 단계 (d)는,
    각각의 어드레스 값에 대해 그에 관련된 상기 이상적인 위상 시프트 값을 저장하는 단계,
    각각의 탭 어드레스에 대해 그에 관련된 상기 위상 시프트를 결정하는 단계, 및
    각각의 어드레스 값을 상기 이상적인 위상 시프트 및 상기 위상 시프트 사이의 차를 최소화하는 상기 탭 어드레스들 중 하나에 각각 맵핑하는 단계를 포함하는, 합성 방법.
  13. 바람직한 주파수를 갖는 발진기 신호를 합성 하는 장치에 있어서,
    고정된 주파수에서 발진하는 클럭 신호를 생성하는 클럭,
    상기 클럭 신호를 수신하고, 그로부터 상기 고정된 주파수에서 발진하는 복수의 위상 시프트된 클럭 신호들을 생성하는 지연 라인으로서, 각각의 위상 시프트된 클럭 신호는 상기 클럭 신호 및 다른 위상 시프트된 클럭 신호들과 관련하여 위상적으로 시프트되는, 상기 지연 라인,
    상기 고정된 주파수에서 발진하는 이상적인 위상 시프트된 클럭 신호에 관련된 어드레스 값을 수신하고, 상기 어드레스 값에 대응하는 탭 어드레스를 출력하도록 구성된 룩업 테이블(LUT),
    상기 복수의 위상 시프트된 클럭 신호들 및 상기 탭 어드레스를 수신하고, 상기 탭 어드레스를 수신하는 것에 응답하여 상기 위상 시프트된 클럭 신호들 중 하나를 출력하는 선택 회로, 및
    상기 선택 회로에 의해 출력된 상기 하나의 위상 시프트된 클럭 신호의 적어도 일부를 샘플링하고, 상기 바람직한 주파수를 갖는 발진기 신호의 적어도 일부를 형성하도록 상기 하나의 위상 시프트된 클럭 신호의 샘플링된 일부를 출력하도록 구성된 샘플링 회로를 포함하는, 합성 장치.
  14. 제 13 항에 있어서,
    일련의 어드레스 값들을 수신하는 것에 응답하여, 상기 LUT는 대응하는 일련의 탭 어드레스들을 출력하고,
    상기 일련의 탭 어드레스들을 수신하는 것에 응답하여, 상기 선택 회로는 대응하는 일련의 위상 시프트된 클럭 신호들을 출력하며,
    상기 일련의 위상 시프트된 클럭 신호들을 수신하는 것에 응답하여, 상기 샘플링 회로는 각각의 상기 위상 시프트된 클럭 신호들의 일부를 샘플링하고, 상기 바람직한 주파수를 갖는 상기 발진기 신호를 형성하도록 상기 위상 시프트된 클럭 신호들의 상기 샘플링된 일부를 출력하는, 합성 장치.
  15. 제 14 항에 있어서,
    각각의 복수의 어드레스 값들 및 복수의 탭 어드레스들 중 하나 사이의 맵핑을 생성하고 상기 LUT에 상기 맵핑을 저장하는 캘리브레이션 회로를 더 포함하는, 합성 장치.
  16. 제 15 항에 있어서,
    상기 캘리브레이션 회로는,
    상기 선택 회로에 상기 복수의 탭 어드레스들을 공급하는 캘리브레이션 프로세서,
    상기 클럭 신호 및 상기 선택 회로에 의해 출력된 각각의 위상 시프트된 클럭 신호를 수신하고, 그에 의해 수신된 각각의 위상 시프트된 클럭 신호에 대해 상기 클럭 신호 및 상기 위상 시프트된 클럭 신호 사이의 위상 차에 관련된 위상 차 신호를 생성하도록 구성된 캘리브레이션 위상 검출기,
    상기 위상 차 신호를 로우 패스 필터링하는 로우 패스 필터, 및
    상기 로우 패스 필터링된 위상 차 신호를 상기 캘리브레이션 프로세서에 의한 처리를 위해 위상 차 값으로 변환하는 아날로그-디지털 변환기를 포함하는, 합성 장치.
  17. 제 16 항에 있어서,
    상기 캘리브레이션 프로세서는,
    각각의 어드레스 값에 대해 상기 클럭 신호 및 상기 어드레스 값에 대응하는 상기 이상적인 위상 시프트된 클럭 신호 사이의 위상 차에 대응하는 이상적인 위상 차 값을 저장하고,
    각각의 탭 어드레스에 대해 상기 대응하는 위상 차 값을 저장하고,
    각각의 어드레스 값을 상기 각각의 이상적인 위상 차 값 및 위상 차 값 사이의 차의 함수로서 상기 탭 어드레스들 중 하나에 맵핑하며,
    상기 어드레스 값들 중 하나를 수신하는 것에 응답하여, 상기 선택 회로가 상기 하나의 어드레스 값에 대응하는 상기 이상적인 위상 시프트된 클럭 신호의 이상적인 위상 시프트에 가장 근접한 위상 시프트를 갖는 상기 위상 시프트된 클럭 신호들 중 하나를 출력하도록 하는 상기 탭 어드레스를 상기 LUT가 상기 선택 회로에 출력하도록, 각각의 탭 어드레스가 상기 LUT에 저장되도록 하는, 합성 장치.
  18. 제 17 항에 있어서,
    상기 캘리브레이션 프로세서는 단지 각각의 이상적인 위상 차 값의 단편 부분 및 각각의 위상 차 값의 단편 부분을 저장하며,
    상기 캘리브레이션 프로세서는 상기 각각의 이상적인 위상 차 값의 단편 부분 및 상기 위상 차 값의 단편 부분 사이의 차의 함수로서 상기 탭 어드레스들 중 하나에 각각의 어드레스 값을 맵핑하는, 합성 장치.
  19. 제 18 항에 있어서,
    상기 이상적인 위상 시프트된 클럭 신호와, 상기 탭 어드레스들 중 하나에 대한 상기 어드레스 값들 중 하나의 맵핑에 의해 함께 관련된 상기 위상 시프트된 클럭 사이의 상기 위상 시프트는 각각 상기 클럭 신호의 하나의 사이클 보다 더 큰, 합성 장치.
  20. 제 17 항에 있어서,
    상기 지연 라인은 직렬로 접속된 복수의 지연 소자들을 포함하고,
    각각의 지연 소자는 상기 선택 회로에 접속된 출력 탭을 가지며,
    각각의 지연 소자는 그를 통해 상기 기준 클럭 신호의 진행을 지연하고, 대응하는 위상 시프트된 클럭 신호를 그의 대응하는 출력 탭 상에 출력하는, 합성 장치.
  21. 제 20 항에 있어서,
    각각의 탭 어드레스는 상기 지연 라인의 상기 출력 탭들 중 하나에 대응하며,
    각각의 탭 어드레스를 수신하는 것에 응답하여, 상기 선택 회로는 그의 출력에 상기 탭 어드레스에 대응하는 상기 지연 소자의 상기 출력 탭을 접속하는, 합성 장치.
  22. 제 14 항에 있어서,
    상기 선택 회로로부터 상기 일련의 위상 시프트된 클럭 신호들을 수신하고, 상기 위상 시프트된 클럭 신호들 중 하나로부터 또다른 복수의 위상 시프트된 클럭 신호들을 생성하는 또다른 지연 라인,
    또다른 이상적인 위상 시프트된 클럭 신호에 관련된 또다른 어드레스 값을 수신하고, 다른 어드레스 값에 관련된 또다른 탭 어드레스를 출력하는 또다른 LUT, 및
    다른 복수의 위상 시프트된 클럭 신호들 및 다른 탭 어드레스를 수신하고, 다른 탭 어드레스를 수신하는 것에 응답하여 다른 복수의 위상 시프트된 클럭 신호들 중 하나를 상기 샘플링 회로에 출력하는 또다른 선택 회로를 더 포함하는, 합성 장치.
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