CN1491505A - 基于使用排序抽头的延迟线的直接数字合成器 - Google Patents

基于使用排序抽头的延迟线的直接数字合成器 Download PDF

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Abstract

一种数字频率合成器包括一个产生在固定频率上振荡的时钟信号的时钟和一个接收时钟信号和由此产生多个在固定频率上振荡的相移时钟信号的延迟线。每个相移时钟信号相对于时钟信号和相对于其他相移时钟信号在相位上移位。一个查找表接收有关在固定频率上振荡的理想相移时钟信号的地址值，并输出有关地址值的抽头地址。一个选择电路接收多个相移时钟信号和抽头地址，并响应它们来输出相移时钟信号的一个。一个采样电路采样选择电路输出的一个相移时钟信号的至少一部分，并输出采样部分以形成具有期望频率的振荡信号的至少一部分。

Description

基于使用排序抽头的延迟线的直接数字合成器
技术领域
本发明涉及一种频率合成器，特别是一种数字频率合成器。
背景技术
数字频率合成器是本领域熟知的。数字频率合成器的一个形式包括具有延迟锁定环(DLL)的数字化相位(digital-to-phase)转换器(DPC)，其中延迟锁定环包括一个延迟线。使用延迟线的一个问题是它们会受到延迟线上的延迟变化的影响，并且最终限制了相位分辨力，并因此限制数字频率合成器的寄生频率性能。
发明内容
希望提供一种数字频率合成器，具有优于现有技术DLL的改进相位分辨力，同时避免使用调谐电路或延迟失配消除，并且还得到-80dBc的寄生频率性能。
附图说明
图1是根据本发明的一个数字频率合成器的模块图；
图2是示出了图1的数字化相位转换器的一个实施例的内部部件的模块图；
图3是示出了图2的延迟线网络的内部部件的模块图；
图4的模块图示出了图3延迟线网络的延迟线中连接到图2的选择电路的一些内部部件；
图5的数据表示出了当在产生输入到图2示出的查找表的地址值和从查找表输出的抽头地址之间产生映射之前，针对图4示出的延迟部件的理想相位延迟和实际相位延迟之间的关系；
图6的数据表根据针对每个地址值的每个标准化(normalized)理想相位延迟和与一个抽头地址相关的一个标准化实际相位延迟之间的最小差，示出了图5的地址值和抽头地址之间的映射；
图7是示出图2的校准相位检测器的内部部件的模块图；而
图8的模块图示出了图1的数字化相位转换器的另一个实施例的内部部件。
具体实施方式
参见附图描述本发明，其中相同的参考数字对应相同的部件。
参见图1，根据本发明的频率合成器2包括一个输出固定频率参考时钟信号到累加器6的输入的系统时钟4，一个数值乘法器8和一个数字化相位转换器(DPC)10。一个控制器12分别向累加器6和数值乘法器8提供频率控制值N和倒数频率控制值1/N。数值乘法器8被构造成从累加器6接收一系列累加器值和一个累加器溢出信号。DPC 10被构造成从数值乘法器8接收一系列地址值和对应的一系列锁存信号。
在操作中，累加器6的时钟定在参考时钟信号的上升沿。在每个上升沿，累加器6将其内容增加频率控制值N。对于超出累加器6的容量的每个参考时钟信号周期，累加器6产生累加器溢出信号，并且当累加器溢出信号产生时产生对应于累加器6中值的累加器值。累加器溢出信号的平均频率等于参考时钟信号的频率乘以频率控制值N和累加器容量C的比值，其中累加器容量等于1加上能够存储在累加器中的最大值。
DPC 10产生的输出时钟信号的频率与累加器溢出信号的频率相匹配。如果累加器溢出信号的输出脉冲具有均匀的间隔，累加器溢出信号能够被用作输出时钟信号，因此不需要数值乘法器8和DPC10。然而，因为累加器6具有预定数量的累加器比特位，例如32比特位，并且频率控制值N的值经常不是累加器比特位的数目的整数倍，所以累加器溢出信号的输出脉冲不具有均匀的间隔。在频域中，这种不均匀的间隔在输出时钟信号中导致不期望的寄生频率。因此就需要进行校正，从而对每个脉冲的相位进行偏移或内插以在输出时钟信号的脉冲之间产生均匀的间隔。
为了确定在脉冲之间产生均匀间隔所需的相移范围，每当累加器6输出一个累加器溢出信号时，数值乘法器8乘以累加器6输出的累加器值，同时累加器溢出信号乘以倒数频率控制值，即1/N。通过使累加器值乘以倒数频率控制值，将累加器值转换成一个小数(fraction)，该小数对应于该累加器溢出信号实例的期望时间位置与其实际时间位置之间的差值。这个小数表示参考时钟信号的一个时钟周期的部分量值，其中为了在其输出脉冲之间得到均匀的间隔，累加器溢出信号必须被相移所述部分量值。响应数值乘法器8接收一个累加器溢出信号而产生的每个小数作为地址值被提供到DPC 10，以便处理和转换成输出时钟信号，该输出时钟信号具有与累加器溢出信号的平均频率相同的频率，但输出脉冲具有均匀的间隔。
参见图2，并继续参见图1，DPC 10包括一个延迟线网络16，它被连接以接收参考时钟信号，并且向一个选择电路或复用器(MUX)18输出多个相移时钟信号。每个相移时钟信号相对于参考时钟信号在相位上被偏移，并且相对于其他相移时钟信号在相位上被偏移。查找表(LUT)20被连接以便从数值乘法器8接收地址值，并且提供对应的抽头地址到MUX 18。根据MUX 18接收的抽头地址的函数，MUX 18以常规方式操作以便将一个相移时钟信号连接到MUX 18的输出。更具体地，每个抽头地址使得MUX 18连接相应的相移时钟信号到它的输出。
采样电路22被连接以接收MUX 18输出的每个相移时钟信号。采样电路22还从数值乘法器8中接收锁存信号。每个锁存信号使采样电路22的操作同步，以便采样MUX 18输出的每个相移时钟信号的至少一部分。
DPC 10最好还包括一个校准电路24，它将在下文更详细地描述。
参见图3，并继续参见前面描述的所有附图，延迟线网络16包括一个可调的延迟线26，它具有被连接以便从系统时钟4接收参考时钟信号的一个输入，和提供多个相移时钟信号到MUX 18的多个输出。为了在操作中确保稳定性，延迟线网络16包括一个延迟锁定环(DLL)相位检测器28，它被连接以便接收系统时钟4的参考时钟信号和延迟线26的参考相移时钟信号。参考相移时钟信号可以是延迟线26提供到MUX 18的一个相移时钟信号，或可以是只提供到DLL相位检测器28的单独的相移时钟信号。DLL相位检测器28测量参考时钟信号和参考相移时钟信号之间的任何相位差，并向DLL低通滤波器30输出一个与相位差相关的误差信号。DLL低通滤波器30转换误差信号为DLL调谐信号，该信号被提供到延迟线26，以便以在延迟线网络16的操作过程中保持参考相移时钟信号和参考时钟信号之间的相位关系的方式调整其偏压。本领域技术人员可以认识到，上述示例中这种技术的一个实现和抽头排序也可以应用到其他延迟技术。
参见图4，并继续参见前面描述的所有附图，延迟线26包括多个串联延迟部件，例如D1-D71。每个延迟部件D1-D71具有连接到MUX 18的一个输入的一个输出抽头T1-T71。为了向其提供参考时钟信号，在延迟部件D1的输入和MUX 18的输入之间连接抽头T0。每个延迟部件D1-D71延迟参考时钟信号在其自身中的传播，并分别在其对应的输出抽头T1-T71上输出一个对应的相移时钟信号。延迟部件D1-D71输出的71个相移时钟信号连同抽头T0上输出的参考时钟信号一起，通过输出抽头T1-T71被提供到MUX 18的输入。
理论上，每个延迟部件引入一个预定的延迟到其中通过的时钟信号。然而在操作中，一个或多个延迟部件D1-D71的延迟小于或大于预定的延迟。这种变化可能源于许多因素，包括延迟部件的制作中的随机变化，称为失配。考虑到预定延迟的变化，在提供到LUT20的每个地址值和LUT 20输出的一个抽头地址之间建立映射，这导致MUX 18选择期望的相移时钟信号来输出，该相移时钟信号相对参考时钟信号具有期望的相移。
为了更好地理解这种映射的必要，现在参照图5。在图5中，每行的前三列示出了地址值，对应于延迟线26的输出抽头T的抽头地址，和相应抽头地址的相对于参考时钟信号的理想相位延迟之间的关系。在理想情况下，响应接收地址值1，LUT 20将抽头地址1输出到MUX 18，抽头地址1使得MUX 18连接到延迟线26的输出抽头T1，由此将延迟部件D1输出的相移时钟信号提供到采样电路22，理想情况下具有0.13时钟周期的相位延迟。然而如列5所示，延迟部件D1在抽头T1输出的相移时钟信号的实际相位延迟是0.17时钟周期，这是由于延迟部件的延迟误差。
在图5示出的例子中，与抽头地址相关的许多抽头T1-T71具有不同于理想相位延迟的实际相位延迟。然而，与对应抽头地址相关的一些抽头，例如抽头T5和抽头T67，具有与理想相位延迟相匹配的实际相位延迟。在实际的实现中，实际延迟不会与理想相位延迟精确匹配。然而，能够找到在数值上非常接近于理想延迟的实际延迟。
为了减少或消除输出时钟信号中不期望的寄生频率，有必要减少或消除每个抽头T1-T71输出的相移时钟信号的理想相位延迟和实际相位延迟之间的任何差值。为了减少或消除这个差值，在LUT20中存储一个映射，其中根据各个理想相位延迟和MUX 18输出的相移时钟信号的实际相位延迟之间的差值的函数，将每个地址值映射到提供给MUX 18的一个抽头地址。
为了产生这个映射，忽略与每个地址值相关的理想相位延迟的任何整数时钟周期，以得到如列4所示的标准化理想相位延迟。例如，地址值1具有0.13时钟周期的理想相位延迟。由于这个理想的相位延迟不具有与其相关的整数时钟周期，它的标准化理想相位延迟是相同值，即0.13时钟周期。相反，地址值62具有7.17时钟周期的理想相位延迟。为了标准化这个理想相位延迟，忽略整数值“7”以得到用于地址值62的0.17时钟周期的标准化理想相位延迟。因此，为了得到标准化实际相位延迟值，相同的过程被应用到每个地址值的实际相位延迟。
下面参见图6，并继续参见图5，启动一个搜索来确定哪个抽头地址的标准化实际相位延迟相同或最接近于和每个地址值相关的标准化理想相位延迟。更具体地，搜索发现每个标准化理想相位延迟的最接近标准化实际相位延迟。与标准化理想相位延迟相关的地址值被映射到与最接近标准化实际相位延迟相关的抽头地址。例如，如图6所示，地址值1具有0.13时钟周期的标准化相位延迟，抽头地址62具有0.13时钟周期的标准化实际相位延迟。由于地址值1的标准化理想相位延迟和抽头地址62的标准化实际相位延迟具有相同的值，抽头地址62被映射或关联到地址值1。作为进一步的例子，如图6所示，地址值7具有0.91时钟周期的标准化理想相位延迟。假设0.91时钟周期的标准化实际相位延迟不在延迟线26的抽头T1-T71的一个上输出，搜索程序搜索最接近相关地址值的标准化理想相位延迟的标准化实际相位延迟。在针对地址值7示出的例子中，抽头地址68具有0.92时钟周期的标准化实际相位延迟，它是最接近地址值7的0.91时钟周期的标准化理想相位延迟的可用值。因此，搜索程序将抽头地址68映射或关联到地址值7。
虽然图6中没有示出，然而每个抽头地址能够被映射到两个或更多的地址值。例如，如果地址值1和地址值20(未示出)都具有0.13时钟周期的标准化理想相位延迟，具有0.13时钟周期的标准化实际相位延迟的抽头地址62能够被映射到地址值1和地址值20。另外，不必将每个抽头地址都映射到一个地址值，如果根据标准化实际相位延迟和标准化理想相位延迟之间的对应关系将另一个抽头地址首先映射到该地址值，或者如果根据表示最接近匹配于标准化理想相位延迟的标准化实际相位延迟将其它抽头地址映射到该地址值。
如图6所示的映射被存储在LUT 20中。此后，响应于从数值乘法器8接收一个地址值，LUT 20将映射到地址值的抽头地址输出到MUX 18。例如，响应于接收地址值1，LUT 20将抽头地址62输出到MUX 18。响应于接收抽头地址62，MUX 18将其输出连接到延迟线26的抽头T62。类似地，响应于接收地址值8，LUT 20将抽头地址69输出到MUX 18。响应于接收抽头地址69，MUX 18将其输出连接到延迟线26的抽头T69。利用存储在LUT 20中的地址值到抽头地址的映射，可以向采样电路22提供具有标准化实际相位延迟的相移时钟信号，所述相移时钟信号对应于具有标准化理想相位延迟的期望相移时钟信号。
采样电路22被构造成接收MUX 18的相移时钟信号和数值乘法器8的锁存信号。采样电路22接收的每个相移时钟信号的采样通过从数值乘法器8接收的相应锁存信号同步。每个锁存信号使得采样电路22按照以采样电路22接收它的时间顺序采样和输出每个相移时钟信号的至少一部分。采样电路22输出的相移时钟信号的样本形成输出时钟信号，该输出时钟信号具有与累加器溢出信号的平均频率相同的频率，但其脉冲的间隔比累加器溢出信号的脉冲的间隔更均匀。因为输出时钟信号具有间隔更均匀的脉冲，与具有间隔不太均匀的脉冲的累加器溢出信号所产生的寄生频率相比，输出时钟信号中的寄生频率的出现大大减少。
图5和6示出的和这里讨论的数值的例子只是为了示例目的，不应被解释为对发明或通过延迟线26的延迟部件D的实际延迟的范例的限制。
回来参见图2，如上所述，DPC最好包括校准电路34，用于产生每个地址值和一个抽头地址之间的映射，并用于在LUT 20中存储映射。校准电路34包括校准处理器36。优选地，校准处理器36是在其存储单元(未示出)所存储的软件程序的控制下工作的常规可编程微处理器。存储单元可以包括静态存储器，例PROM，用于软件程序的永久存储，及动态存储器，例如RAM，用于在操作过程中软件程序和/或数据的暂时存储。校准电路36和软件程序被构造成共同合作，以便在存储于LUT 20的映射的产生过程中，校准处理器36使LUT 20与MUX 18相隔离。为此目的，LUT 20的输出可以被构造成包括一个三态缓冲器，它在LUT 20中映射的产生和存储过程中被校准电路36设置为高阻态。
当LUT 20与MUX 18相隔离时，校准电路36提供每个抽头地址到MUX 18，每次一个抽头地址。响应于接收每个抽头地址，MUX 18将延迟线26的对应抽头T的相移时钟信号连接到其输出。
校准电路34包括校准相位检测器38，它被连接以便接收MUX18输出的每个相移时钟信号。校准相位检测器38还被连接以便从系统时钟4接收参考时钟信号。
参见图7，并继续参见图2，校准相位检测器最好包括一个被连接以便接收MUX 18输出的相移时钟信号的二分频分频器40，和一个被连接以便从系统时钟4接收参考时钟信号的二分频分频器42。在图7示出的校准相位检测器38的实施例中，分频器40和42被构造成将各个相移时钟信号和参考时钟信号的频率减少一半。分频器40和42的输出提供到一个异或门44的输入。在操作中，异或门44输出一个有关参考时钟信号和MUX 18输出的相移时钟信号之间的相位差的相位差信号。异或门44输出的相位差信号最好是具有有关参考时钟信号和MUX 18输出的相移时钟信号之间的相位差的平均电压的脉冲序列。异或门44输出的相位差信号被提供到校准低通滤波器(LPF)46，它被构造成滤波相位差的AC分量，主要只留下DC分量。校准LPF 46输出低通滤波的相位差信号到模数转换器(ADC)48，它将低通滤波的相位差信号转换成用于校准处理器36的处理的相位差值。
对于提供到MUX 18的每个抽头地址，校准处理器36存储ADC 48输出的相应相位差值。提供每个抽头地址到MUX 18和存储相应的相位差值的过程继续进行，直到已经保存了每个抽头地址的相位差值。接着，按照结合图5和6描述的方式，校准处理器36将每个地址值映射到一个抽头地址。为此目的，根据关于差值，即各个理想相位差值和相位差值之间的最小差值的函数，校准处理器36将每个地址值映射到一个抽头地址。一旦产生映射，校准处理器36在LUT 20中存储映射。更具体地，校准处理器36在LUT 20中存储每个抽头地址，使得响应于接收一个地址值，LUT 20输出抽头地址，该抽头地址使MUX 18将一个相移时钟信号连接到其输出，该相移时钟信号具有等于或最接近有关一个地址值的期望或理想相位延迟的实际相位延迟。
参见图8，并回过来参见图1，DPC 10的另一个实施例包括图2示出的延迟线网络16，MUX 18，LUT 20，采样电路22和校准电路34。另外，图8示出的DPC 10包括延迟线网络56，选择电路或复用器(MUX)58和查找表(LUT)60。LUT 60以与LUT 20相同的方式被连接以便从数值乘法器8接收地址值，并提供抽头地址。另外，LUT 60以和LUT 20相同的方式被连接到校准电路34，以便以和LUT 20相同的方式从校准电路34接收地址值和抽头地址之间的映射。可选地，LUT 20和LUT 60可以被组合为单个大LUT，其中某些地址比特位连接到MUX 18，而其余的比特位连接到MUX 58。延迟线网络56类似于延迟线网络16，并被连接以便接收MUX 18输出的每个相移时钟信号。响应于接收MUX 18输出的每个相移时钟信号，延迟线网络56产生提供到MUX 58的多个辅助相移时钟信号。响应于接收被映射到MUX 58的抽头地址的地址值，MUX 58输出一个辅助相移时钟信号到以上述方式操作的采样电路22。图8示出的DPC 10的一个优点是，能够对输出时钟信号的输出脉冲的相位实现精细调节。例如，如果延迟线网络16的每个延迟部件D提供一个时钟周期的1/32的延迟，而延迟线网络56的每个延迟部件D提供一个时钟周期的1/31的延迟，则使用图8所示的DPC 10所得到的调节范围是1/992，即MUX 18中一个延迟部件D的延迟和MUX 58中一个延迟部件D的延迟的乘积。本领域技术人员显然可以理解，这里所谓的抽头分类(sorting)适用于任何类型的延迟线(例如无源，数字和/或模拟)及任何类型的DPC技术。
参考优选实施例描述了本发明。在阅读和理解前述详细描述的基础上，本领域技术人员可以想到明显的修改和改变。本发明应当被理解为包括所有这样的修改和改变，只要它们在附加权利要求或其等价描述的范围内。

Claims (22)

1.一种具有选择信号输入和输出的延迟误差校正电路，包括：
用于产生一组延迟的延迟生成电路，其中地址信号选择所产生的延迟，并且选择的延迟的输出被连接到延迟误差校正电路的输出；
查找表电路，含有延迟生成电路的选择信号输入和延迟地址信号输出的映射信息；
其中延迟地址信号输出被连接到延迟生成电路的选择信号输入。
2.一种频率合成器，包括：
提供延迟选择信号序列的电路；
具有选择信号输入和输出的延迟误差校正电路，包括：
用于产生一组延迟的延迟生成电路，其中地址信号选择所产生的延迟，并且选择的延迟的输出被连接到延迟误差校正电路的输出；
查找表电路，含有延迟生成电路的选择信号输入和延迟地址信号输出的映射信息；
其中延迟地址信号输出被连接到延迟生成电路的选择信号输入。
3.一种频率合成器，包括：
系统时钟，用于产生在第一频率上振荡的参考时钟信号；
控制器，用于产生对应于具有第二频率的输出时钟信号的频率控制值；
电路，用于根据频率控制值和参考时钟信号产生一系列地址值；
查找表(LUT)，用于存储多个抽头地址，LUT被构造成接收该系列地址值，并响应于接收该系列地址值，输出一系列抽头地址，每个地址值具有一个与其相关的抽头地址；
延迟线，被构造成接收参考时钟信号并由此产生多个相移时钟信号，每个相移时钟信号在第一频率上振荡，并相对于参考时钟信号和相对于其它相移时钟信号在相位上偏移；
选择电路，被构造成接收该系列抽头地址和多个相移时钟信号，并响应于接收该系列抽头地址，输出一系列相移时钟信号，每个抽头地址具有与其相关的相移时钟信号；和
采样电路，被构造成接收该系列相移时钟信号，并响应于此，按照采样电路接收相移时钟信号的时间顺序输出该系列相移时钟信号的样本，每个样本包括一个相移时钟信号的至少一部分，该系列相移时钟信号的样本形成第二频率上的输出时钟信号。
4.如权利要求3所述的频率合成器，其中：
每个地址值对应于选择电路输出的理想相移时钟信号，每个理想相移时钟信号具有相对于参考时钟信号的理想相移；并且
LUT包括每个地址值到相应抽头地址的映射，这导致选择电路输出相移时钟信号，该相移时钟信号具有对应于期望相移时钟信号的理想相移的相移，其中期望相移时钟信号对应于该地址值。
5.如权利要求4所述的频率合成器，其中选择电路是复用器。
6.如权利要求3所述的频率合成器，其中：
延迟线具有串联的多个延迟部件；
每个延迟部件具有连接到选择电路的输入的输出抽头；并且
每个延迟部件延迟通过其中的参考时钟信号的传播，并在其输出抽头上输出相应的相移时钟信号。
7.如权利要求3所述的频率合成器，其中两个或更多个地址值具有相同的与其相关的抽头地址。
8.如权利要求4所述的频率合成器，进一步包括校准电路，用于产生每个地址值和一个抽头地址之间的映射，并且用于在LUT中存储映射。
9.如权利要求8所述的频率合成器，其中校准电路包括：
校准处理器，用于提供每个抽头地址到独立于LUT的选择电路；
校准相位检测器，被构造成接收选择电路输出的每个相移时钟信号，并针对因此接收的每个相移时钟信号产生有关参考时钟信号和相移时钟信号之间的相位差的相位差信号；
低通滤波器，用于低通滤波相位差信号；和
模数转换器，用于将低通滤波的相位差信号转换成相位差值以便校准处理器处理。
10.如权利要求9所述的频率合成器，其中校准处理器：
针对每个地址值存储一个理想相位差值，该理想相位差值对应于参考时钟信号和对应于地址值的理想相移时钟信号之间的相位差；
针对每个抽头地址存储相应的相位差值；
根据相应理想相位差值和相位差值之间的差的函数，将每个地址值映射到一个抽头地址；并且
使每个抽头地址被存储在LUT中，使得响应于接收一个地址值，LUT输出抽头地址到选择电路，该抽头地址使选择电路输出一个相移时钟信号，该相移时钟信号具有等于或最接近于所述一个地址值的理想相移的相移。
11.一种根据在第一频率上振荡的输入时钟信号合成在第二频率上振荡的输出时钟信号的方法，该方法包括步骤：
(a)将输入时钟信号转换为多个相移时钟信号，其中每个相移时钟信号在第一频率上振荡，并具有相对于输入时钟信号和其他相移时钟信号的相移；
(b)将每个相移时钟信号映射到一个抽头地址；
(c)将输入时钟信号转换为一系列地址值，其中每个地址值与输入时钟信号的理想相移相关；
(d)将该系列地址值映射到一系列抽头地址，其中根据相应理想相移和相移之间的差的函数，将每个地址值映射到其相应的抽头地址；
(e)输出对应于该系列抽头地址的一系列相移时钟信号；
(f)按照其在步骤(e)中被输出的顺序，采样每个相移时钟信号的至少一部分；和
(g)输出系列相移时钟信号的采样部分，以形成在第二频率上振荡的输出时钟信号。
12.如权利要求11所述的方法，其中步骤(d)包括步骤：
针对每个地址值存储与其相关的理想相移值；
针对每个抽头地址确定与其相关的相移；和
分别将每个地址值映射到一个最小化理想相移和相移之间的差的抽头地址。
13.一种用于合成具有期望频率的振荡器信号的装置，该装置包括：
产生在固定频率上振荡的时钟信号的时钟；
接收时钟信号并由此产生多个在固定频率上振荡的相移时钟信号的延迟线，其中每个相移时钟信号相对时钟信号和相对其它相移时钟信号在相位上有偏移；
查找表(LUT)，被构造成接收有关在固定频率上振荡的理想相移时钟信号的地址值，并输出对应于地址值的抽头地址；
选择电路，接收多个相移时钟信号和抽头地址，并响应于接收抽头地址，输出一个相移时钟信号；和
采样电路，被构造成采样选择电路输出的一个相移时钟信号的至少一部分，并输出一个相移时钟信号的采样部分以形成具有期望频率的振荡信号的至少一部分。
14.如权利要求13所述的装置，其中：
响应于接收一系列地址值，LUT输出相应的一系列抽头地址；
响应于接收该系列抽头地址，选择电路输出相应的一系列相移时钟信号；和
响应于接收该系列相移时钟信号，采样电路采样每个相移时钟信号的一部分，并输出相移时钟信号的采样部分以形成具有期望频率的振荡器信号。
15.如权利要求14所述的装置，进一步包括校准电路，用于产生多个地址值的每个和多个抽头地址的一个之间的映射，并且用于在LUT中存储映射。
16.如权利要求15所述的装置，其中校准电路包括：
校准处理器，用于提供多个抽头地址到选择电路；
校准相位检测器，被构造成接收时钟信号和选择电路输出的每个相移时钟信号，并针对因此接收的每个相移时钟信号产生有关时钟信号和相移时钟信号之间的相位差的相位差信号；
低通滤波器，用于低通滤波相位差信号；和
模数转换器，用于将低通滤波的相位差信号转换成相位差值以便校准处理器处理。
17.如权利要求16所述的频率合成器，其中校准处理器：
针对每个地址值存储一个理想相位差值，该理想相位差值对应于时钟信号和对应于地址值的理想相移时钟信号之间的相位差；
针对每个抽头地址存储相应的相位差值；
根据相应理想相位差值和相位差值之间的差的函数，将每个地址值映射到一个抽头地址；并且
使每个抽头地址被存储在LUT中，使得响应于接收一个地址值，LUT输出抽头地址到选择电路，该抽头地址使选择电路输出一个相移时钟信号，该相移时钟信号的相移最接近于对应于所述一个地址值的理想相移时钟信号的理想相移。
18.如权利要求17所述的频率合成器，其中：
校准处理器只存储每个理想相位差值的小数部分和每个相位差值的小数部分；并且
根据相应理想相位差值的小数部分和相位差值的小数部分之间的差的函数，校准处理器将每个地址值映射到一个抽头地址。
19.如权利要求18所述的频率合成器，其中分别通过将一个地址值映射到一个抽头地址从而被相关在一起的理想相移时钟信号和相移时钟之间的相移大于时钟信号的一个周期。
20.如权利要求17所述的频率合成器，其中：
延迟线包括串联的多个延迟部件；
每个延迟部件具有连接到选择电路的输出抽头；并且
每个延迟部件延迟通过其中的参考时钟信号的传播，并在其对应输出抽头上输出一个相应的相移时钟信号。
21.如权利要求20所述的频率合成器，其中：
每个抽头地址对应于延迟线的一个输出抽头；并且
响应于接收每个抽头地址，选择电路将对应于抽头地址的延迟部件的输出抽头连接到其输出。
22.如权利要求14所述的频率合成器，进一步包括：
另一个延迟线，从选择电路接收该系列相移时钟信号，并根据一个相移时钟信号产生其它多个相移时钟信号；
另一个LUT，接收有关另一个理想相移时钟信号的另一个地址值，并输出与其它地址值相关的另一个抽头地址；和
另一个选择电路，接收其它多个相移时钟信号和其它抽头地址，并响应于接收其它抽头地址，将其它多个相移时钟信号中的一个输出到采样电路。
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