CN105024960B - 一种dpd系统 - Google Patents

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Abstract

本发明实施例公开了一种DPD系统。本发明实施例提供的DPD系统包括查表单元和DPD处理单元，第一至第N查找表分别根据第一至第四地址转换表得到的比特序列中的两个比特序列合并得到第一至第N查表地址，根据第一至第N查表地址查找第一至第N DPD系数，并通过DPD系数合并模块得到一个DPD系数，从而使DPD处理单元能够根据该DPD系数对第一频段的信号进行DPD处理。本发明实施例根据四个地址转换表得到查找地址，并根据查找地址获得查找表中的DPD系数，得到最终的DPD系数，用于对信号进行处理，从而针对多频段DPD系统提供了一种查找地址的生成方案，实现了多频段的DPD处理。

Description

一种DPD系统
技术领域
本发明涉及通信技术领域，尤其涉及一种DPD系统。
背景技术
现有DPD(Digital PreDistortion，数字预失真)技术中，由于DPD的LUT(Look-Up-Table，查找表)表信息的分布采用均匀量化分布，因此LUT表地址的查找一般都采用均匀量化技术。
对于DPD系统，如果是基于记忆多项式模型，对信号的预失真处理的数学模型为：
公式(1)中，LUTm(|x(n-m)|)的表达式为：
公式(1)中，rn,m＝|x(n-m)|表示输入信号的幅度，Q(·)是量化因子；公式(2)中，wm,q,m＝1...M,q＝1...Q是DPD自适应滤波计算得到的DPD系数。
由此可知，LUT表的输入地址是根据输入信号量化后的幅度Q(rn,m)来决定的，即，根据输入信号幅度|x(n-m)|为索引查找LUT表得到DPD系数，该DPD系数在公式(1)中表示为LUTm(|x(n-m)|)。相应地，在进行DPD系数更新时，根据输入信号幅度|x(n-m)|为索引存入DPD系数。
然而，现有技术一般适应于单频段DPD系统，单频段系统针对某一个频段进行设计，单频段的LUT表地址是直接对信号幅度截位得到，不适合用于多频段DPD系统。
发明内容
本发明实施例提供一种DPD系统，用以通过生成适用于多频段的查找表地址，进而实现多频段的DPD处理。
本发明实施例提供的一种DPD系统，包括：查表单元和DPD处理单元，所述查表单元包括：第一至第四地址转换表、第一至第N查找表以及DPD系数合并模块；其中，第一至第N查找表为多频段查找表，N＝2M，M为记忆深度，M为正整数；
第一地址转换表，用于根据第一频段的第一路信号的幅度值对应的第一长度的比特序列得到对应的第二长度的第一比特序列，其中，所述第一长度大于第二长度；第二地址转换表，用于根据第二频段的第一路信号的幅度值对应的第一长度的比特序列，得到对应的第二长度的第二比特序列；
第三地址转换表，用于根据第一频段的第二路信号的幅度值对应的第一长度的比特序列，得到对应的第二长度的第三比特序列，所述第一频段的第二路信号是对所述第一频段的第一路信号延时后得到的；
第四地址转换表，用于根据第二频段的第二路信号的幅度值对应的第一长度的比特序列，得到对应的第二长度的第四比特序列，所述第二频段的第二路信号是对所述第二频段的第一路信号延时后得到的；
所述第一至第N查找表中的第i查找表，用于根据第一频段的一路信号对应的第二长度的比特序列以及第二频段的一路信号对应的第二长度的比特序列合并得到第i查表地址，根据所述第i查表地址查找第i DPD系数，1≤i≤N；
DPD系数合并模块，用于将所述第一至第N DPD系数处理得到一个DPD系数；
DPD处理单元，用于根据所述DPD系数处理模块处理得到的DPD系数对所述第一频段的信号进行DPD处理。
较佳地，M＝1；
第一查找表，具体用于根据所述第一比特序列和所述第二比特序列构成的第一查表地址查找第一DPD系数；其中，按照比特位从高到低的顺序，所述第一查表地址包括第一比特序列和所述第二比特序列；
第二查找表，具体用于根据所述第三比特序列和所述第四比特序列构成的第二查表地址查找第二DPD系数；其中，按照比特位从高到低的顺序，所述第二查表地址包括第三比特序列和所述第四比特序列。
较佳地，M＝2；
第一查找表，具体用于根据所述第一比特序列和所述第二比特序列构成的第一查表地址查找第一DPD系数；其中，按照比特位从高到低的顺序，所述第一查表地址包括第一比特序列和所述第二比特序列；
第二查找表，具体用于根据所述第一比特序列和所述第二比特序列构成的第二查表地址查找第二DPD系数；其中，按照比特位从高到低的顺序，所述第二查表地址包括所述第一比特序列和所述第二比特序列；
第三查找表，具体用于根据所述第三比特序列和所述第四比特序列构成的第三查表地址查找第三DPD系数；其中，按照比特位从高到低的顺序，所述第三查表地址包括所述第三比特序列和所述第四比特序列；
第四查找表，具体用于根据所述第三比特序列和所述第四比特序列构成的第四查表地址查找第四DPD系数；其中，按照比特位从高到低的顺序，所述第四查表地址包括所述第三比特序列和所述第四比特序列。
较佳地，还包括截位单元；所述截位单元用于：
对所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值的比特序列进行截位，得到所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值对应的第一长度的比特序列。
较佳地，所述截位单元具体用于：
分别截去所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值的比特序列的最高1比特和最低的3比特，得到所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值对应的第一长度的比特序列；所述第一长度的比特序列为11比特。
较佳地，在所述查表单元的第一频段信号的输入端和第二频段信号的输入端分别设置有第一开关和第二开关；所述第一开关选择性连接第一触点和第二触点，所述第二开关选择性连接第三触点和第四触点；
当所述第一开关连接所述第一触点，所述第一频段信号被输入至第一频段的单频段查找表；当所述第一开关连接第二触点，所述第一频段信号被输入至所述第一地址转换表和所述第二地址转换表；
当所述第二开关连接所述第三触点，所述第二频段信号被输入至第二频段的单频段查找表；当所述第二开关连接第四触点，所述第二频段信号被输入至所述第三地址转换表和所述第四地址转换表。
较佳地，所述控制模块用于：
若确定所述输入信号为第一频段的单频段信号，则控制所述第一开关连接所述第一触点；
若确定所述输入信号为第二频段的单频段信号，则控制所述第二开关连接所述第三触点；
若确定所述输入信号为多频段信号，则控制所述第一开关连接所述第二触点，且所述第二开关连接所述第四触点。
较佳地，所述第一至第四地址转换表中包括所述第一长度的比特序列与第二长度的比特序列的对应关系，其中：
所述第一长度的比特序列的取值范围被划分为大小相等的第一至第E子范围，所述第二长度的比特序列的取值范围被划分为大小不等的第一至第E子范围；所述第一长度的比特序列的取值范围的第j子范围与所述第二长度的比特序列的取值范围的第j子范围一一对应，且，前者中的多个比特序列与后者中的一个比特序列相对应，E为大于1的整数，1≤j≤E；或者
所述第一长度的比特序列的取值范围被划分为大小不等的第一至第E子范围，将所述第二长度的比特序列的取值范围被划分为大小相等的第一至第E子范围；所述第一长度的比特序列的取值范围的第j子范围与所述第二长度的比特序列的取值范围的第j子范围一一对应，且，前者中的多个比特序列与后者中的一个比特序列相对应，E为大于1的整数，1≤j≤E。
较佳地，E＝3；
若所述第二长度的比特序列的取值范围按照比特序列取值从小到大的顺序被划分为大小相等的第一至第三子范围，则第二子范围最小；或者
若所述第一长度的比特序列的取值范围按照比特序列取值从小到大的顺序被划分为第一至第三子范围，则第二子范围最大。
较佳地，所述第一至第N查找表中的每个查找表中最多包含64×64个DPD系数，所述第二长度为6比特，合并得到的第一至第N查表地址均为12比特。
较佳地，所述第一频段为F频段，第二频段为A频段；或者，
所述第一频段为A频段，第二频段为F频段。
本发明实施例提供的DPD系统包括查表单元和DPD处理单元，所述查表单元包括：第一至第四地址转换表、第一至第N查找表以及DPD系数合并模块；其中，N＝2M，M为记忆深度。其中，第一至第四地址转换表分别根据不同频段信号的幅度值所对应的比特序列得到比特位数更少的比特序列；第一至第N查找表分别根据第一至第四地址转换表得到的比特序列中的两个比特序列合并得到第一至第N查表地址，根据所述第一至第N查表地址查找第一至第N DPD系数；DPD系数合并模块将所述第一至第N DPD系数处理得到一个DPD系数，从而使DPD处理单元能够根据所述DPD系数处理模块处理得到的DPD系数对所述第一频段的信号进行DPD处理。由于本发明实施例根据四个地址转换表得到N个查找地址，从而根据N个查找地址获得查找表中的N个DPD系数，并根据N个DPD系数得到最终的DPD系数，用于对信号进行处理，从而针对多频段DPD系统提供了一种查找地址的生成方案，进而实现了多频段的DPD处理。
附图说明
图1为本发明实施例提供的一种DPD系统的结构示意图；
图2a-图2b为本发明实施例中多频段查找表的构建示意图；
图3为本发明实施例非均匀量化的幅度原理设计示意图；
图4a-图4b为本发明实施例F频段和A频段输入数值幅度对应的存储位置示意图；
图5所示为本发明实施例A频段LUT AMP(0～2048)对应LUT地址0～64示意图；
图6所示为本发明实施例根据地址转换表的输出得到的查找地址示意图；
图7为本发明实施例F频段和A频段记忆深度为1时DPD处理的架构示意图；
图8为本发明实施例F频段和A频段记忆深度为2时DPD处理的架构示意图；
图9为本发明实施例提供的另一种DPD系统的结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
图1为本发明实施例提供的一种DPD系统的结构示意图，该系统包括：查表单元101和DPD处理单元102，所述查表单元101包括：第一至第四地址转换表、第一至第N查找表以及DPD系数合并模块；其中，第一至第N查找表为多频段查找表，N＝2M，M为记忆深度，取值为正整数。
下面分别描述每个模块的功能：
第一地址转换表，用于根据第一频段的第一路信号的幅度值对应的第一长度的比特序列得到对应的第二长度的第一比特序列，其中，所述第一长度大于第二长度；
第二地址转换表，用于根据第二频段的第一路信号的幅度值对应的第一长度的比特序列，得到对应的第二长度的第二比特序列；
第三地址转换表，用于根据第一频段的第二路信号的幅度值对应的第一长度的比特序列，得到对应的第二长度的第三比特序列，所述第一频段的第二路信号是对所述第一频段的第一路信号延时后得到的；
第四地址转换表，用于根据第二频段的第二路信号的幅度值对应的第一长度的比特序列，得到对应的第二长度的第四比特序列，所述第二频段的第二路信号是对所述第二频段的第一路信号延时后得到的。
所述第一至第N查找表中的第i查找表，用于根据第一频段的一路信号对应的第二长度的比特序列以及第二频段的一路信号对应的第二长度的比特序列合并得到第i查表地址，根据所述第i查表地址查找第i DPD系数，1≤i≤N；
DPD系数合并模块，用于将所述第一至第N DPD系数处理得到一个DPD系数；
DPD处理单元102，用于根据所述DPD系数处理模块处理得到的DPD系数对所述第一频段的信号进行DPD处理。
由于本发明实施例根据四个地址转换表得到N个查找地址，从而根据N个查找地址获得查找表中的N个DPD系数，并根据N个DPD系数得到最终的DPD系数，用于对信号进行处理，从而针对多频段DPD系统提供了一种查找地址的生成方案，进而实现了多频段的DPD处理。
本发明实施例中第一频段和第二频段分别表示两种不同的频段。比如，第一频段为F频段，第二频段为A频段；或者，第一频段为A频段，第二频段为F频段。本发明实施例对此不做限制。
下面第一频段为F频段、第二频段为A频段为例来介绍。
如图2a-图2b所示，为本发明实施例中多频段查找表的构建示意图。
本发明实施例中，F频段信号和A频段信号在整个动态范围内的幅度等级为64。如图2a和图2b中所示，F_LUT表示F频段的查找表，A_LUT表示A频段的查找表，F_LUT是根据对F频段的信号进行DPD训练得到的，A_LUT是根据对A频段的信号进行DPD训练得到的。由于F频段信号和A频段信号在整个动态范围内的幅度等级为64，因此F_LUT和A_LUT中均包含64个DPD系数。当记忆深度为1时，使用第一模型和第二模型分别对F_LUT和A_LUT中的DPD系数进行处理，得到FA_LUT_1和FA_LUT_2。其中，第一模型和第二模型均为不存在交叉项的模型。
如图2a所示，根据第一模型，将A_LUT中编号为0的DPD系数分别与F_LUT中编号为0到编号为63的DPD系数进行运算，得到FA_LUT_1中编号为0到编号为63的DPD系数，以此类推，可得到FA_LUT_1中编号为64到编号为4095的DPD系数。同理，如图2b所示，可得到FA_LUT_2中编号为0到编号为4095的DPD系数。
具体地，第一模型可以为：
{0≤n1≤63,0≤n2≤63,0≤n≤4095,0≤m≤2}
其中，Q表示最大非线性阶数，n＝n1*64+n2；
z1,LUT(n,m)为F_LUT中的DPD系数和A_LUT中的DPD系数的运算结果；
|y1,LUT(n1)|为F_LUT中编号为n1的信号幅度；
|y2,LUT(n2)|为A_LUT中编号为n2的信号幅度。
第二模型可以为：
{0≤n3≤63,0≤n4≤63,0≤p≤4095,0≤q≤2}
其中，R表示最大非线性阶数，p＝n3*64+n4；
z2_LUT(p,q)为F_LUT中的DPD系数和A_LUT中的DPD系数的运算结果；
|y1,LUT(n3)|为F_LUT中编号为n3的信号幅度；
|y2,LUT(n4)|为A_LUT中编号为n4的信号幅度。
当记忆深度为2时，使用第一模型、第二模型、第三模型和第四模型分别对F_LUT和A_LUT中的DPD系数进行处理，得到FA_LUT_1、FA_LUT_2、FA_LUT_3、FA_LUT_4。其中，第一模型和第二模型均为不存在交叉项的模型，第三模型和第四模型均为不存在交叉项的模型。其中，实现原理与记忆深度为1时得到FA_LUT的原理相同，在此不再赘述。
同理，当记忆深度为2时，使用第一模型、第二模型、第三模型和第四模型分别对A_LUT和F_LUT中的DPD系数进行处理，得到AF_LUT_1、AF_LUT_2、AF_LUT_3、AF_LUT_4。
本发明实施例中的第一至第四地址转换表可以为四个相同的地址转换表，其中，第一至第四地址转换表的输入的第一长度的信号的幅度值均为11个比特，得到对应的第二长度的第一比特序列、第二比特序列、第三比特序列和第四比特序列均为6个比特，进而根据第一比特序列、第二比特序列、第三比特序列和第四比特序列中的两个比特序列合并得到第一至第N查表地址的长度均有12个比特，从而能够与第一至第N查找表中的4096个结果相匹配。
下面针对输入信号如何通过地址转换表转换为6bit的输出进行介绍。
由于第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值的比特序列为15比特，本发明实施例中首先通过截位单元对所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值的比特序列进行截位，得到所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值对应的第一长度的比特序列。
具体地，截位单元分别截去所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值的比特序列的最高1比特和最低的3比特，得到所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值对应的第一长度的比特序列；所述第一长度的比特序列为11比特。
本发明实施例采用一种非均匀量化方式。
具体地，所述第一长度的比特序列的取值范围被划分为大小相等的第一至第E子范围，所述第二长度的比特序列的取值范围被划分为大小不等的第一至第E子范围；所述第一长度的比特序列的取值范围的第j子范围与所述第二长度的比特序列的取值范围的第j子范围一一对应，且，前者中的多个比特序列与后者中的一个比特序列相对应，E为大于1的整数，1≤j≤E；或者
所述第一长度的比特序列的取值范围被划分为大小不等的第一至第E子范围，将所述第二长度的比特序列的取值范围被划分为大小相等的第一至第E子范围；所述第一长度的比特序列的取值范围的第j子范围与所述第二长度的比特序列的取值范围的第j子范围一一对应，且，前者中的多个比特序列与后者中的一个比特序列相对应，E为大于1的整数，1≤j≤E。
进一步地，对于中频信号来说，信号PAR(Peak Average Rectified，修正的峰值平均值)一般达到7dBc以上，均值在5000以上，此时仅仅通过6bit来量化，量化精度需要有侧重。针对某些敏感分布的幅度分量采用更细致的分布方式，对于一般信号采用增加量化精度颗粒度的方法。
(1)针对小信号，由于小信号的幅度小，此时采用颗粒度大的分布方式使得量化误差增加，所以小信号需要提高量化精度。
(2)大信号是功放的主要压缩部分，为此对大信号的量化程度也需要更精确，所以大信号也需要提高量化精度。
(3)由于小信号和大信号的量化精度提高，所以均值附近的信号需要增大量化的颗粒度。
根据“小信号大信号量化精细化原则”，取最小信号0.1％，占到幅度分布概率的25％，取最大信号0.1％，占到幅度分布概率的25％，取中间信号(80％)占到幅度分布概率的50％。依据这个原则，如果训练序列的长度是16384，信号最大幅度为AMAX＝10000(如果大于10000也按照10000计算)，中间信号最大数值如果采用6000，那么6000到10000之间分布的数量是1638个。这6000到10000采用16(25％)个幅度等级来设定。中间信号最大数值AMID＝6000，中间信号最小数值AMIN＝1000，那么这个等级的数据通过32(50％)个幅度等级来设定。这0到1000采用16(25％)个幅度等级来设定。如图3所示为非均匀量化的幅度原理设计示意图。输入信号的最大幅度和物理层定标以及信号PAR有关。
针对上述大信号、中间信号以及小信号的情形，本发明实施例中取E＝3；同时为实现非均匀量化，即实现大信号和小信号在压缩过程中的量化精细化较高，而中间信号在压缩过程中的量化精细化较低的效果，本发明实施例中可采用两种方式：
方式一：
将所述第一长度的比特序列的取值范围被划分为大小相等的第一至第三子范围，所述第二长度的比特序列的取值范围被划分为大小不等的第一至第三子范围，且第二子范围最小。
方式二：
将所述第一长度的比特序列的取值范围被划分为大小不等的第一至第三子范围，所述第二长度的比特序列的取值范围被划分为大小相等的第一至第三子范围，且第二子范围最大。本发明实施例中的上述划分方式均为示例性方式，具体过程中凡是能够实现实现大信号和小信号在压缩过程中的量化精细化较高，而中间信号在压缩过程中的量化精细化较低的效果效果的划分方式均可采用，例如，也可以不采用均匀方式划分，即第一长度的比特序列的取值范围和第二长度的比特序列的取值范围均采用非均匀方式划分，且在划分的过程中使得较大范围的中间信号的幅度值对应较小范围的第二长度的比特序列的取值。本发明实施例对此不做限制。
本发明实施例提供的这种非均匀量化尤其适应于多频段DPD系统，采用这种非均匀量化装置，能够更加反映功放特性，DPD的测试性能相对均匀量化ACPR能有效改善。
图4a-图4b为F频段和A频段输入数值幅度对应的存储位置示意图，由图4a-图4b可以看出，小信号每隔52个幅度对应一个幅度等级表，中间信号每隔461个幅度对应一个幅度等级表，大信号每隔54个幅度对应一个幅度等级表。这样输入16384个信号，对应的幅度等级表输出为64个。每一次输入信号的幅度都寻找幅度等级表中最接近的幅度，找到其索引n1/n2:0～63。
下面介绍地址转换表的处理方式。
取训练序列幅度(训练序列最大幅度15bit，截取最低3bit以后，最大幅度不超过2048)和64个幅度等级表的数值比较。依次比较64个幅度等级表的数值，看最接近的那个数值，则取其索引，如图5所示，为A频段LUT AMP(0～2048)对应LUT地址0～64示意图。A频段截掉最低3bit输入信号后得到LUT AMP，此时大幅度是685就对应到了64，此时默认685～2048之间都选择LUT等于64的地址，就对应到了LUT表地址的最大输出64，即输出6bit。同理，F频段截掉最低3bit输入信号后得到LUT AMP，此时LUTAMP最大幅度是995，此时默认995～2048之间都选择LUT等于64的地址，就对应到了LUT表地址的最大输出64。
通过上述处理过程后，得到F频段输入信号幅度对应输出的6bit与A频段输入信号幅度对应输出的6bit。如图6所示，为根据地址转换表的输出得到的查找地址示意图，将得到的F频段输入信号幅度对应输出的6bit与A频段输入信号幅度对应输出的6bit进行合并，得到12bit的输出。
如果资源够用，则采用下述有一个延时，则频段F信号的预失真架构如下：
其中，所述M为记忆深度，k为非线性因子，l为交叉时间项，L为通道内的最大时间交叉项，Q表示非线性阶数，x1为第一通道的输入信号、y1(n)为第一通道的输出信号、c为预失真参数，n为采样时刻。
如果资源够用，则采用下述有一个延时，则频段A信号的预失真架构如下：
其中，所述M为记忆深度，k为非线性因子，l为交叉时间项，L为通道内的最大时间交叉项，Q表示非线性阶数，x2为第二通道的输入信号、y2(n)为第二通道的输出信号，c为预失真参数，n为采样时刻。
为更清楚地解释本发明，下面分别以双频段记忆深度为1和记忆深度为2的情形进行具体介绍。
(1)在记忆深度为1的情况下，针对于双频段中的DPD处理过程(不存在交叉项)
图7为F频段和A频段记忆深度为1时DPD处理的架构示意图，该架构包括：
●4个地址转换表，即地址转换表1、地址转换表2、地址转换表3和地址转换表4；
●2个查找表，即FA_LUT_1、FA_LUT_2；其中，FA_LUT_1是基于第一模型对F_LUT和A_LUT中的DPD系数进行处理得到的；FA_LUT_2是基于第二模型对F_LUT和A_LUT中的DPD系数进行处理得到的。
在采用该架构的情况下，下面以F频段为例介绍其处理过程，A频段的处理过程与F频段类似。
如图7所示，Y1_D表示F频段信号，Y1_D’是Y1_D延时处理后的信号；
Y2_D表示A频段信号，Y2_D’是Y2_D延时处理后的信号。
对Y1_D取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列作为F-LUT1的查找地址的高6比特位；
对Y2_D取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列作为F-LUT1的查找地址的低6比特位；
按照比特位从高到低的顺序，FA-LUT1的查找地址包括第一比特序列和所述第二比特序列。
同理：
对Y1_D’取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列将该6bit序列作为A-LUT1的查找地址的高6比特位；
对Y2_D’取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列作为A-LUT1的查找地址的低6比特位；
按照比特位从高到低的顺序，FA-LUT2的查找地址包括第一比特序列和所述第二比特序列。
根据上述得到的FA-LUT1的查找地址和FA-LUT2的查找地址，分别查FA-LUT1和FA-LUT2，得到两个DPD系数，并通过对两个DPD系数进行处理，得到一个DPD系数，用于F频段信号进行DPD处理。
(2)在记忆深度为2的情况下，针对于双频段中的DPD处理过程(存在交叉项)
图8为F频段和A频段记忆深度为2时DPD处理的架构示意图，该架构示出了F频段和A频段记忆深度为2时F频段的DPD处理过程，其中，交叉项A通道提前1-taps。
如图8所示，该架构包括：
●4个地址转换表，即地址转换表1、地址转换表2、地址转换表3和地址转换表4；
●4个查找表，即FA_LUT_1、FA_LUT_2、FA_LUT_3、FA_LUT_4；其中，FA_LUT_1和FA_LUT_2为F频段的记忆项查找表，FA_LUT_3和FA_LUT_4为F频段的交叉项查找表。FA_LUT_1是基于第一模型对F_LUT和A_LUT中的DPD系数进行处理得到的；FA_LUT_2是基于第二模型对F_LUT和A_LUT中的DPD系数进行处理得到的；FA_LUT_3是基于第三模型对F_LUT和A_LUT中的DPD系数进行处理得到的；FA_LUT_4是基于第四模型对F_LUT和A_LUT中的DPD系数进行处理得到的。
本发明实施例中，查找表的个数N＝2*M，M为记忆深度。
在采用该架构的情况下，下面以F频段为例介绍其处理过程，A频段的处理过程与F频段类似。
如图8中所示，Y1_D表示F频段信号，Y1_D’是Y1_D延时处理后的信号；
Y2_D表示A频段信号，Y2_D’是Y2_D延时处理后的信号。
对Y1_D取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列进行一次延时处理后，作为FA_LUT_1的查找地址的高6比特位；
对Y2_D取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列进行一次延时处理后，作为FA_LUT_1的查找地址的低6比特位；
将上述高6比特位和低6比特位拼接成12比特地址，作为FA_LUT_1的查找地址。
对Y1_D取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列进行一次延时处理后，作为FA_LUT_3的查找地址的高6比特位；
对Y2_D取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列作为FA_LUT_3的查找地址的低6比特位；
将上述高6比特位和低6比特位拼接成12比特地址，作为FA_LUT_3的查找地址。
同理：
对Y1_D’取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列进行一次延时处理后，作为FA_LUT_2的查找地址的高6比特位；
对Y2_D’取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列进行一次延时处理后，作为FA_LUT_2的查找地址的低6比特位；
将上述高6比特位和低6比特位拼接成12比特地址，作为FA_LUT_2的查找地址。
对Y1_D’取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列进行一次延时处理后，作为FA_LUT_4的查找地址的高6比特位；
对Y2_D’取11bit幅度值，根据该11bit幅度值查地址转换表1得到6bit序列，将该6bit序列作为FA_LUT_4的查找地址的低6比特位；
将上述高6比特位和低6比特位拼接成12比特地址，作为FA_LUT_4的查找地址。
根据上述得到的FA_LUT_1的查找地址、FA_LUT_2的查找地址、FA_LUT_3的查找地址和FA_LUT_4的查找地址，分别查FA_LUT_1、FA_LUT_2、FA_LUT_3、FA_LUT_4，得到四个DPD系数，并通过对四个DPD系数进行处理，得到一个DPD系数，用于F频段信号进行DPD处理。优选地，为使本发明实施例中图1提供的DPD系统的结构不仅适用多频段的DPD处理，也适用于单频段的DPD处理，在所述查表单元的第一频段信号的输入端和第二频段信号的输入端分别设置有第一开关和第二开关。
图9所示，为本发明实施例提供的另一种DPD系统的结构示意图。所述第一开关选择性连接触点1和触点2，所述第二开关选择性连接触点3和触点4。当所述第一开关连接所述触点1，所述第一频段信号被输入至所述第一频段信号被输入至第一频段的单频段查找表；当所述第一开关连接触点2，所述第一频段信号被输入至所述第一地址转换表和所述第二地址转换表；当所述第二开关连接所述触点3，所述第二频段信号被输入至第二频段的单频段查找表；当所述第二开关连接触点4，所述第二频段信号被输入至所述第三地址转换表和所述第四地址转换表。
具体地，若待处理的信号为单频段信号，则将第一开关连接触点1且第二开关连接触点3，从而使得单频段信号的情况下，无需经过地址转换表的处理，而直接根据信号的幅度值对第一频段的单频段查找表或第二频段的单频段查找表进行查找，得到DPD系数，进而完成DPD处理；若待处理的信号为多频段信号，则将第一开关连接触点2且第二开关连接触点4，从而使得多频段信号的情况下，需经过地址转换表的处理，生成相应的查找地址后，根据查找地址得到DPD系数，进而完成DPD处理。采用本发明实施例所述的方案之后，增加2D-DPD的一级交叉项目，只需要增加一级LUT表，无需增加乘法器，很大的程度上节省了乘法器的数量。增加一级交叉项目，只需要增加一级LUT表，无需增加地址转换表，从而为2D-DPD的灵活扩展奠定了基础。
从上述内容可以看出：
本发明实施例提供的DPD系统包括查表单元和DPD处理单元，所述查表单元包括：第一至第四地址转换表、第一至第N查找表以及DPD系数合并模块；其中，N＝2M，M为记忆深度。其中，第一至第四地址转换表分别根据不同频段信号的幅度值所对应的比特序列得到比特位数更少的比特序列；第一至第N查找表分别根据第一至第四地址转换表得到的比特序列中的两个比特序列合并得到第一至第N查表地址，根据所述第一至第N查表地址查找第一至第N DPD系数；DPD系数合并模块将所述第一至第N DPD系数处理得到一个DPD系数，从而使DPD处理单元能够根据所述DPD系数处理模块处理得到的DPD系数对所述第一频段的信号进行DPD处理。由于本发明实施例根据四个地址转换表得到N个查找地址，从而根据N个查找地址获得查找表中的N个DPD系数，并根据N个DPD系数得到最终的DPD系数，用于对信号进行处理，从而针对多频段DPD系统提供了一种查找地址的生成方案，进而实现了多频段的DPD处理。
本领域内的技术人员应明白，本发明的实施例可提供为方法、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种数字预失真DPD系统，其特征在于，包括：查表单元和DPD处理单元，所述查表单元包括：第一至第四地址转换表、第一至第N查找表以及DPD系数合并模块；其中，第一至第N查找表为基于记忆多项式的多频段查找表，N＝2M，M为所述记忆多项式的记忆深度，M为正整数；
第一地址转换表，用于根据第一频段的第一路信号的幅度值对应的第一长度的比特序列得到对应的第二长度的第一比特序列，其中，所述第一长度大于第二长度；第二地址转换表，用于根据第二频段的第一路信号的幅度值对应的第一长度的比特序列，得到对应的第二长度的第二比特序列；
第三地址转换表，用于根据第一频段的第二路信号的幅度值对应的第一长度的比特序列，得到对应的第二长度的第三比特序列，所述第一频段的第二路信号是对所述第一频段的第一路信号延时后得到的；
第四地址转换表，用于根据第二频段的第二路信号的幅度值对应的第一长度的比特序列，得到对应的第二长度的第四比特序列，所述第二频段的第二路信号是对所述第二频段的第一路信号延时后得到的；
所述第一至第N查找表中的第i查找表，用于根据第一频段的一路信号对应的第二长度的比特序列以及第二频段的一路信号对应的第二长度的比特序列合并得到第i查表地址，根据所述第i查表地址查找第i DPD系数，1≤i≤N；
DPD系数合并模块，用于将所述第一至第N DPD系数处理得到一个DPD系数；
DPD处理单元，用于根据所述DPD系数处理模块处理得到的DPD系数对所述第一频段的信号进行DPD处理。
2.如权利要求1所述的DPD系统，其特征在于，M＝1；
第一查找表，具体用于根据所述第一比特序列和所述第二比特序列构成的第一查表地址查找第一DPD系数；其中，按照比特位从高到低的顺序，所述第一查表地址包括第一比特序列和所述第二比特序列；
第二查找表，具体用于根据所述第三比特序列和所述第四比特序列构成的第二查表地址查找第二DPD系数；其中，按照比特位从高到低的顺序，所述第二查表地址包括第三比特序列和所述第四比特序列。
3.如权利要求1所述的DPD系统，其特征在于，M＝2；
第一查找表，具体用于根据所述第一比特序列和所述第二比特序列构成的第一查表地址查找第一DPD系数；其中，按照比特位从高到低的顺序，所述第一查表地址包括第一比特序列和所述第二比特序列；
第二查找表，具体用于根据所述第一比特序列和所述第二比特序列构成的第二查表地址查找第二DPD系数；其中，按照比特位从高到低的顺序，所述第二查表地址包括所述第一比特序列和所述第二比特序列；
第三查找表，具体用于根据所述第三比特序列和所述第四比特序列构成的第三查表地址查找第三DPD系数；其中，按照比特位从高到低的顺序，所述第三查表地址包括所述第三比特序列和所述第四比特序列；
第四查找表，具体用于根据所述第三比特序列和所述第四比特序列构成的第四查表地址查找第四DPD系数；其中，按照比特位从高到低的顺序，所述第四查表地址包括所述第三比特序列和所述第四比特序列。
4.如权利要求1-3中任一项所述的DPD系统，其特征在于，还包括截位单元；所述截位单元用于：
对所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值的比特序列进行截位，得到所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值对应的第一长度的比特序列。
5.如权利要求4所述的DPD系统，其特征在于，所述截位单元具体用于：
分别截去所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值的比特序列的最高1比特和最低的3比特，得到所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值对应的第一长度的比特序列；所述第一长度的比特序列为11比特。
6.如权利要求1-3中任一项所述的DPD系统，其特征在于，在所述查表单元的第一频段信号的输入端和第二频段信号的输入端分别设置有第一开关和第二开关；所述第一开关选择性连接第一触点和第二触点，所述第二开关选择性连接第三触点和第四触点；
当所述第一开关连接所述第一触点，所述第一频段信号被输入至第一频段的单频段查找表；当所述第一开关连接第二触点，所述第一频段信号被输入至所述第一地址转换表和所述第二地址转换表；
当所述第二开关连接所述第三触点，所述第二频段信号被输入至第二频段的单频段查找表；当所述第二开关连接第四触点，所述第二频段信号被输入至所述第三地址转换表和所述第四地址转换表。
7.如权利要求6所述的DPD系统，其特征在于，还包括控制模块，所述控制模块用于：
若确定所述输入信号为第一频段的单频段信号，则控制所述第一开关连接所述第一触点；
若确定所述输入信号为第二频段的单频段信号，则控制所述第二开关连接所述第三触点；
若确定所述输入信号为多频段信号，则控制所述第一开关连接所述第二触点，且所述第二开关连接所述第四触点。
8.如权利要求1-3中任一项所述的DPD系统，其特征在于，所述第一至第四地址转换表中包括所述第一长度的比特序列与第二长度的比特序列的对应关系，其中包括：
所述第一长度的比特序列的取值范围被划分为大小相等的第一至第E子范围，所述第二长度的比特序列的取值范围被划分为大小不等的第一至第E子范围；所述第一长度的比特序列的取值范围的第j子范围与所述第二长度的比特序列的取值范围的第j子范围一一对应，且，前者中的多个比特序列与后者中的一个比特序列相对应，E为大于1的整数，1≤j≤E。
9.如权利要求1-3中任一项所述的DPD系统，其特征在于，所述第一至第四地址转换表中包括所述第一长度的比特序列与第二长度的比特序列的对应关系，其中包括：
所述第一长度的比特序列的取值范围被划分为大小不等的第一至第E子范围，将所述第二长度的比特序列的取值范围被划分为大小相等的第一至第E子范围；所述第一长度的比特序列的取值范围的第j子范围与所述第二长度的比特序列的取值范围的第j子范围一一对应，且，前者中的多个比特序列与后者中的一个比特序列相对应，E为大于1的整数，1≤j≤E。
10.如权利要求1-3中任一项所述的DPD系统，其特征在于，所述第一至第N查找表中的每个查找表中最多包含64×64个DPD系数，所述第二长度为6比特，合并得到的第一至第N查表地址均为12比特。
11.如权利要求1-3中任一项所述的DPD系统，其特征在于，所述第一频段为F频段，第二频段为A频段；或者，
所述第一频段为A频段，第二频段为F频段。
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