CN102394644A

CN102394644A - 一种余弦信号的拟合方法

Info

Publication number: CN102394644A
Application number: CN2011102656454A
Authority: CN
Inventors: 李小进; 赖宗声
Original assignee: East China Normal University
Current assignee: East China Normal University
Priority date: 2011-09-08
Filing date: 2011-09-08
Publication date: 2012-03-28
Anticipated expiration: 2031-09-08
Also published as: CN102394644B

Abstract

本发明公开了一种余弦信号的拟合方法，采用两段六阶偶数多项式计算方法，通过分段判决器来判断相角值x所在的段，然后由计算模块根据分段情况设置参数，并利用参数计算相角值x的余弦值f(x)。使用本发明拟合方法的直接数字频率合成器（DDFS）不需要ROM存储器，且余弦信号输出精度可达20比特，无杂散动态范围（SFDR）可达138dBc，可应用于通讯、以及其它高精度运算领域。

Description

一种余弦信号的拟合方法

技术领域

本发明涉及数字信号处理和数字通信技术领域，尤其是涉及一种余弦信号的拟合方法。

背景技术

直接数字频率合成器（DDFS）广泛应用于数字信号处理和通信中。现有的DDFS实现方式主要可以分成基于存储器ROM结构的DDFS和利用多项式拟合的DDFS。通常基于ROM结构的DDFS，为使DDFS具有较高的频率精度，则需要足够大的N值，采用存储器结构的DDFS会使得用来存储正余弦数据的ROM查找表的容量指数倍的增长，导致芯片面积急剧增加，功耗增加。除此之外，利用多项式拟合的DDFS是另一种较为常见的方法，其具体的曲线拟合及实现方法多种多样。通常，多项式的阶数越高则所需的乘法器越多，这就会造成面积增加、功耗增大。

本发明克服现有技术的输出位宽不大和动态杂散频谱不高的缺陷，提供一种新的余弦信号拟合方法，采用两段六阶偶数多项式拟合方法。利用本发明余弦信号拟合方法的直接数字频率合成器（DDFS）可使正余弦输出位宽达20比特，位宽越大指输出的拟合精度越高，动态杂散频谱SFDR可达138 dBc。

发明内容

本发明提出一种余弦信号的拟合方法，其特征在于，所述余弦信号的拟合方法通过分段判决器判断相角值x所在的段，将分段情况输出至计算模块，计算模块根据所述分段情况设置参数，并利用参数计算相角值x的余弦值f(x)；其中，当所述相角值x为0≤ x < 1157911时，所述分段判决器输出的分段情况为seg=0，当所述相角值x为1157911≤ x < 1647099时，所述分段判决器输出的分段情况为seg=1。

其中，所述相角值x为信号角映射到第一象限的角度，定义相角值x=0为0°，相角值x=1647099为90°。

其中，所述分段判决器将第一象限分为0°~63°，63°~90°两段，其分段系数ξ=0.703。

其中，所述计算模块包括平方器A、平方器B、乘法器、常数选择器、常数乘法器B、常数乘法器C、常数乘法器A、加法器阵列；所述平方器A输出至所述平方器B、所述乘法器与所述常数乘法器A；所述平方器B计算所述平方器A的结果，输出至所述乘法器与所述常数乘法器B；所述乘法器计算所述平方器A与所述平方器B的数值，输出至常数乘法器C；所述常数选择器根据所述分段判决器的信号决定各常数的数值，将各数值分配至所述常数乘法器A、常数乘法器B和常数乘法器C；所述常数乘法器A、常数乘法器B、常数乘法器C分别将输入信号与常数相乘，与常数选择器的常数值输出至所述加法器陈列，计算得到相角值x的余弦值f(x)；

所述计算模块的计算函数为：，当分段输出seg=0时，所述常数选择器设置参数为： p1=0.9999997；p2=-0.4999914；p3=0.0416279；p4=-0.0013335；当分段输出seg=1时，所述常数选择器设置参数为： p1=0.9997659；p2=-0.4994599；p3=0.0412062；p4=-0.0012159；其中，x ²为所述平方器A的输出，x ⁴为所述平方器B的输出，x ⁶为所述乘法器的输出。

其中，所述拟合方法通过相位累加器、象限判决器、相角值计算器得到所述相角值x；其中，所述相位累加器累加时钟信号，并将累加结果输出至所述象限判决器与所述相角值计算器；所述象限判决器根据所述相位累加器的输出信号判决信号角所在象限，输出至所述相角值计算器；所述相角值计算器根据输入的所述相位累加器和所述象限判决器的信号计算得到相角值x，并且输出至所述分段判决器与所述计算模块。

其中，所述相位累加器为32位二进制数的寄存器phaseAcc[31:0]，其输出范围为0~337325943；当累加超过337325943时，则减去337325943后输出。

其中，所述象限判决器的判决条件为：当phaseAcc < 84331486，2比特加法器的输出phaseQua[1:0]=00，表示当前相位处于第一象限；当84331486≤phaseAcc <168662972，2比特加法器的输出phaseQua[1:0]=01，表示当前相位处于第二象限；当168662972≤phaseAcc <252994458，2比特加法器的输出phaseQua[1:0]=10，表示当前相位处于第三象限；当252994458≤phaseAcc <337325943，2比特加法器的输出phaseQua[1:0]=11，表示当前相位处于第四象限。

其中，所述相角值计算器的运算规则为：对所述相位累加器的输出的32位二进制数据进行截尾，去除掉低9位的值，保留高23位，同时依照2比特加法器的输出实现如下功能：

当phaseQua[1:0]=00，所述相角值计算器的输出x = phaseAcc[31:9]；

当phaseQua[1:0]=01，所述相角值计算器的输出x = 3294199 - phaseAcc[31:9]；

当phaseQua[1:0]=10，所述相角值计算器的输出x = phaseAcc[31:9] - 3294199；

当phaseQua[1:0]=11，所述相角值计算器的输出x = 6588397 - phaseAcc[31:9]。

其中，所述余弦值f(x)通过象限值恢复模块（7）进行象限恢复。

本发明余弦信号的拟合方法用于电路中产生余弦信号，可以用于直接数字频率合成器生成余弦信号。利用本发明拟合的余弦信号消除了传统数值直接频率合成器DDFS所需的ROM，同时与ROM-less结构的DDFS相比，通过分段计算方式，提高了输出精度和无动态杂散SFDR。

附图说明

图1为本发明余弦信号的拟合方法的电路结构图。

图2为本发明余弦信号的拟合方法的另一电路结构图。

图3为本发明余弦信号的拟合方法的计算模块电路结构示意图。

图4为本发明余弦信号的拟合方法的多项式分段拟合示意图。

图5为本发明余弦信号的拟合方法与余弦信号之间的拟合误差示意图。

图6为本发明余弦信号的拟合方法的无杂散动态范围示意图。

图7为本发明余弦信号的拟合方法实例所拟合出的余弦曲线。

具体实施方式

结合以下具体实施例和附图，对本发明作进一步的详细说明，本发明的保护内容不局限于以下实施例。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。

如图1~7所示，1-频率控制字，2-相位累加器，3-象限判决器，4-相角值计算器，5-分段判决器，6-计算模块，7-象限值恢复模块，61-平方器A，62-平方器B，63-乘法器，64-常数选择器，65-常数乘法器B，66-常数乘法器C，67-常数乘法器A，68-加法器阵列。

如图1所示，本发明一种余弦信号的拟合方法，首先，通过分段判决器5对相角值x所在的段进行判断，并将分段情况输出至计算模块6。然后，计算模块6根据上述分段情况设置参数，并利用参数计算相角值x的余弦值f(x)。当相角值x为0≤ x < 1157911时，分段判决器5输出的分段情况为seg=0。当所述相角值x为1157911≤ x < 1647099时，分段判决器输出的分段情况为seg=1。

如图2所示，利用本发明余弦信号拟合方法的直接数字频率合成器，除分段判决器5和计算模块6之外，还包括：相位累加器2、象限判决器3、相角值计算器4、和象限值恢复模块7。

相位累加器2，输入来自频率控制字FCW和外部时钟输入。即输入来自频率控制字1控制累加输入时钟信号的步长，每做一次累加便将累加结果输出至象限判决器3与相角值计算器4。相位累加器2为32位二进制数的寄存器phaseAcc[31:0]，相位累加器的输出范围为0~337325943，累加超过337325943时则减去337325943后输出，即，当phaseAcc[31:0] < 337325943，则输出phaseAcc[31:0]保持不变；当phaseAcc[31:0] ≥337325943，则输出phaseAcc[31:0] = phaseAcc[31:0] – 337325943。

相位累加器2从0开始累加，其累加步长为频率控制字FCW，且其输出对337325943进行求模，求模的结果phaseAcc[31:0]作为相位值传送给象限/分段判决器。相位0到π/2对应累加器的输出0到84331486，0到2π对应相位累加器的输出0到337325943。

象限判决器3，输入端来自相位累加器2的输出，即根据相位累加器2的输出信号判决信号角所在象限，输出至相角值计算器4与象限值恢复模块7。象限判决器包含一个带判决功能的2比特加法器，其输出可表示成phaseQua[1:0]，其判决条件为：当phaseAcc < 84331486，2比特加法器的输出phaseQua[1:0]=00，表示当前相位处于第一象限；当84331486≤phaseAcc <168662972，2比特加法器的输出phaseQua[1:0]=01，表示当前相位处于第二象限；当168662972≤phaseAcc <252994458，2比特加法器的输出phaseQua[1:0]=10，表示当前相位处于第三象限；当252994458≤phaseAcc <337325943，2比特加法器的输出phaseQua[1:0]=11，表示当前相位处于第四象限。

相角值计算器4，输入来自相位累加器2的输出和象限判决器的输出，即根据输入的相位累加器2和象限判决器3的信号计算信号角的值，输出至分段判决器5与计算模块6。相角值计算器4的运算规则为：对相位累加器2的输出的32位二进制数据进行截尾，去除掉低9位的值，保留高23位，同时依照2比特加法器的输出实现将相位累加器phaseAcc转化到第一象限：

当phaseQua[1:0]=00，相角值计算器4的输出x = phaseAcc[31:9]；

当phaseQua[1:0]=01，相角值计算器4的输出x = 3294199 - phaseAcc[31:9]；

当phaseQua[1:0]=10，相角值计算器4的输出x = phaseAcc[31:9] - 3294199；

当phaseQua[1:0]=11，相角值计算器4的输出x = 6588397 - phaseAcc[31:9]。

分段判决器5，输入来自相角计算模块的输出，判断信号角所在的段。分段判决器5将0°~90°的角分为两段，分别为0°~63°、63°~90°，输出至计算模块6。分段判决器5的输入来自相角值计算器，其判决条件为：当相角值计算器4的输出为0≤ x < 1157911，分段判决器5输出seg=0；当1157911≤ x < 1647099，分段判决器5的输出seg=1。

如图4所示，将第一象限0~90度分成两段，0~63度称之为segment1，63~90度为segment2，其中分段系数ξ=0.703，作为0~63°和63°~90°的划分依据，90°*ξ = 63°。每段分别用一个六阶偶数多项式拟合，不同之处在于其系数的不同。经计算可得该方法可使拟合误差降低到1.05×10^-6以内，如图5所示，可支持20比特的余弦输出。计算分析可得其无杂散动态范围为138 dBc，如图6所示。

如图3所示，计算模块6的输入是分别来自于象限判决器、分段判决器、相角值计算器的输出。计算模块6包括平方器A61、平方器B62、乘法器63，常数选择器、以及三个常数乘法器A67、B65、C66。其连接关系为：平方器A61输出至所述平方器B62、所述乘法器63与所述常数乘法器A67；所述平方器B62计算所述平方器A61的结果，输出至所述乘法器63与所述常数乘法器B65；所述乘法器63计算所述平方器A61与所述平方器B62的数值，输出至常数乘法器C66；所述常数选择器64根据所述分段判决器5的信号决定各常数的数值，将各数值分配至所述常数乘法器A67、常数乘法器B65和常数乘法器C66；所述常数乘法器A67、常数乘法器B65、常数乘法器C66分别将输入信号与常数相乘，与常数选择器64的常数值输出至所述加法器陈列68，计算得到相角值x的余弦值f(x)；即根据相角值计算器4与分段判决器5的输出，计算信号角的余弦值，输出至象限值恢复模块7。

计算模块6的计算函数为：

当分段输出seg=0时，常数选择器64设置参数为： p1=0.9999997；p2=-0.4999914；p3=0.0416279；p4=-0.0013335；

当分段输出seg=1时，常数选择器64设置参数为： p1=0.9997659；p2=-0.4994599；p3=0.0412062；p4=-0.0012159；

常数选择器64将各数值分配至常数乘法器A67、常数乘法器B65和常数乘法器C66；

平方器A61的输入为x，输出为x ²，输出至平方器B62、乘法器63与常数乘法器A67；

平方器B62的输入为x ²，输出为x ⁴，输出至乘法器63与常数乘法器B65；

乘法器63的输入为x ²和x ⁴，输出为x ⁶，输出至常数乘法器C66；

常数乘法器A67的输入分别为常数p2和x ²，输出为b = p2×x ²连接至加法器阵列68；

常数乘法器B65的输入分别为常数p3和x ⁴，输出为c = p3×x ⁴连接至法器阵列68；

常数乘法器C66的输入分别为常数p4和x ⁶，输出为d = p4×x ⁶连接至法器阵列68；

加法器阵列68的输入分别来自于常数选择器64的常数p1，各常数乘法器65、66、67的输出b，c和d，输出即为计算模块的输出f(x)。

象限值恢复模块7，其输入来自于计算模块和象限判决器的输出。即根据象限判决器3与计算模块6的输出决定余弦值的正负，最终输出余弦数值信号。因2~4象限的余弦值均被映射到第一象限进行计算，因此计算完成后需要对计算值进行象限恢复。象限值恢复模块7的恢复运算规则为：

当phaseQua[1:0]=00，余弦输出= f(x)；

当phaseQua[1:0]=01，余弦输出= - f(x)；

当phaseQua[1:0]=10，余弦输出= - f(x)；

当phaseQua[1:0]=11，余弦输出= f(x)。

象限值恢复模块7的输入分别与计算模块和象限判决器的输出连接，将其在第一象限计算的值恢复到四个象限。

本实施例中，相位累加器2在每个时钟周期在原有数据的基础对外部输入频率控制字1（FCW）进行一次累加，其输出phaseAcc连接至象限判决器3和相角值计算器4；相角值计算器4通过根据象限判决器3的输入，将相位累加器2的phaseAcc转化到第一象限，输出为相角值x；相角值计算器4的输出与分段判决器5的输入连接；计算模块6的输入分别与相角值计算器4输出相角值x和分段判决器5的输出seg连接；象限值恢复模块7的输入分别与计算模块6和象限判决器3的输出连接，将其在第一象限计算的值恢复到四个象限。

图1、图2所示为采用本发明的余弦信号拟合方法电路结构图。本实施例中，设相位累加器2的初始输出为0，FCW=430000000，计算相位累加器2连续对10个频率控制字1（FCW）设置的时钟周期进行累加，其10个累加值、相位累加器输出、相角值、分段值、象限值，输出及其对应的余弦值可用表1表示，其余弦信号波形如图7所示。

本发明消除了ROM，且其输出精度可达20比特，无动态杂散范围为138dBc。

综上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围。即凡依本发明申请专利范围的内容所作的等效变化与修饰，都应属于本发明的技术范畴。

Claims

1.一种余弦信号的拟合方法，其特征在于，所述余弦信号的拟合方法通过分段判决器（5）判断相角值x所在的段，将分段情况输出至计算模块（6），计算模块（6）根据所述分段情况设置参数，并利用参数计算相角值x的余弦值f(x)；其中，当所述相角值x为0≤ x < 1157911时，所述分段判决器（5）输出的分段情况为seg=0；当所述相角值x为1157911≤ x < 1647099时，所述分段判决器（5）输出的分段情况为seg=1。

2.如权利要求1所述余弦信号的拟合方法，其特征在于，所述相角值x为信号角映射到第一象限的角度，定义相角值x=0为0°，相角值x=1647099为90°。

3.如权利要求1所述余弦信号的拟合方法，其特征在于，所述分段判决器（5）将第一象限分为0°~63°，63°~90°两段，其分段系数ξ=0.703。

4.如权利要求1所述余弦信号的拟合方法，其特征在于，所述计算模块（6）包括平方器A（61）、平方器B（62）、乘法器（63）、常数选择器（64）、常数乘法器B（65）、常数乘法器C（66）、常数乘法器A（67）、加法器阵列（68）；所述平方器A（61）输出至所述平方器B（62）、所述乘法器（63）与所述常数乘法器A（67）；所述平方器B（62）计算所述平方器A（61）的结果，输出至所述乘法器（63）与所述常数乘法器B（65）；所述乘法器（63）计算所述平方器A（61）与所述平方器B（62）的数值，输出至常数乘法器C（66）；所述常数选择器（64）根据所述分段判决器（5）的信号决定各常数的数值，将各数值分配至所述常数乘法器A（67）、常数乘法器B（65）和常数乘法器C（66）；所述常数乘法器A（67）、常数乘法器B（65）、常数乘法器C（66）分别将输入信号与常数相乘，与常数选择器（64）的常数值输出至所述加法器陈列（68），计算得到相角值x的余弦值f(x)；

所述计算模块（6）的计算函数为：

，当分段输出seg=0时，所述常数选择器（64）设置参数为： p1=0.9999997；p2=-0.4999914；p3=0.0416279；p4=-0.0013335；当分段输出seg=1时，所述常数选择器（64）设置参数为： p1=0.9997659；p2=-0.4994599；p3=0.0412062；p4=-0.0012159；其中，x ²为所述平方器A（61）的输出，x ⁴为所述平方器B（62）的输出，x ⁶为所述乘法器（63）的输出。

5.如权利要求1所述余弦信号的拟合方法，其特征在于，所述拟合方法通过相位累加器（2）、象限判决器（3）、相角值计算器（4）得到所述相角值x；其中，所述相位累加器（2）累加时钟信号，并将累加结果输出至所述象限判决器（3）与所述相角值计算器（4）；所述象限判决器（3）根据所述相位累加器（2）的输出信号判决信号角所在象限，输出至所述相角值计算器（4）；所述相角值计算器（4）根据输入的所述相位累加器（2）和所述象限判决器（3）的信号计算得到相角值x，并且输出至所述分段判决器（5）与所述计算模块（6）。

6.如权利要求5所述余弦信号的拟合方法，其特征在于，所述相位累加器（2）为32位二进制数的寄存器phaseAcc[31:0]，其输出范围为0~337325943；当累加超过337325943时，则减去337325943后输出。

7.如权利要求5所述余弦信号的拟合方法，其特征在于，所述象限判决器（3）的判决条件为：当phaseAcc < 84331486，2比特加法器的输出phaseQua[1:0]=00，表示当前相位处于第一象限；当84331486≤phaseAcc <168662972，2比特加法器的输出phaseQua[1:0]=01，表示当前相位处于第二象限；当168662972≤phaseAcc <252994458，2比特加法器的输出phaseQua[1:0]=10，表示当前相位处于第三象限；当252994458≤phaseAcc <337325943，2比特加法器的输出phaseQua[1:0]=11，表示当前相位处于第四象限。

8.如权利要求5所述余弦信号的拟合方法，其特征在于，所述相角值计算器（4）的运算规则为：对所述相位累加器（2）的输出的32位二进制数据进行截尾，去除掉低9位的值，保留高23位，同时依照2比特加法器的输出实现如下：

当phaseQua[1:0]=00，所述相角值计算器（4）的输出x = phaseAcc[31:9]；

当phaseQua[1:0]=01，所述相角值计算器（4）的输出x = 3294199 - phaseAcc[31:9]；

当phaseQua[1:0]=10，所述相角值计算器（4）的输出x = phaseAcc[31:9] - 3294199；

当phaseQua[1:0]=11，所述相角值计算器（4）的输出x = 6588397 - phaseAcc[31:9]。

9.如权利要求1所述余弦信号的拟合方法，其特征在于，所述余弦值f(x)通过象限值恢复模块（7）进行象限恢复。