CN101826887B - 一种数字预失真处理的方法和装置 - Google Patents

Abstract

本发明提供了一种数字预失真处理的方法和装置，其中，方法包括：A、将输入信号x(n)进行取幅度处理后，将取幅度处理后的信号时分复用为D路信号；分别获取该D路信号对应的预失真参数；在执行所述步骤A的同时，执行步骤B、将输入信号x(n)延时时间T后时分复用为D路信号，其中，T为执行所述步骤A中取幅度处理和获取预失真参数处理所产生的延时时间；C、将步骤A产生的D路预失真参数与步骤B产生的D路信号进行并列乘累加处理后输出信号y(n)；其中，D为大于1的整数。本发明能够更加节省乘法器资源，降低布局布线难度，并减小预失真处理的延时。

Description

一种数字预失真处理的方法和装置

技术领域

本发明涉及移动通信技术领域，特别涉及一种数字预失真处理的方法和装置。

背景技术

移动通信系统中常常需要采用线性调制方案，其中可以采用线性功率放大器（PA），但其效率较低，而高效率的非线性PA中新出现的频率分量会干扰相邻信道，为了满足高效率和克服非线性效应的需求，提出了自适应数字预失真（PDP）技术。数字预失真技术的核心思想是，产生一个针对非线性PA的“逆”的非线性补偿来补偿非线性PA所造成的失真。

图1为数字预失真处理的装置原理结构图，如图1所示，数字预失真装置主要包括：延迟处理模块、预失真乘累加模块和预失真参数提取模块，输入信号x(n)同时输入预失真参数提取模块和延迟处理模块，预失真参数提取模块利用输入信号x(n)的幅度值确定对应的预失真参数并提供给预失真累加模块，其中，信号幅度值与预失真参数之间的对应关系是根据PA的特性获得的，通常存储在查找表（LUT）中；延迟处理模块将输入信号x(n)延迟时间T后提供给预失真乘累加模块，该T的长度为预失真参数提取模块在处理过程中对输入信号x(n)造成的延迟长度；预失真乘累加模块将延迟处理模块提供的信号和预失真参数提取模块提供的预失真参数进行乘累加处理，得到最终的输出信号y(n)。采用该输出信号y(n)输入PA，可以补偿非线性PA造成的失真。

在现有技术中，预失真乘累加模块采用的处理方法为串行的多项式PA模型，如图2所示，该模型的输出信号与输入信号之间的关系为： $y\left(n\right)=\underset{m=0}{\overset{M}{\mathrm{\Σ}}}x(n-m)\·{\mathrm{LUT}}_m\left(\right|x(n-m)\left|\right),$ 其中，为预失真参数提取模块提取出的预失真参数，M为记忆因子的级数。也就是说，将输入信号x(n)需要串行进行M级的乘累加处理，由于每一级需要延时4个时钟周期，那么M级就需要延时4M个时钟周期，延迟较长；另外，由于每一级处理中都需要乘法单元进行复数都是复数相乘，即x(n-m)和LUT_m(|x(n-m)|)都是复数，需要4个乘法器，那么M级就需要4M个乘法器，因此，乘法器资源消耗很大，导致布局布线难度也较大。

发明内容

有鉴于此，本发明提供了一种数字预失真处理的方法和装置，以便于减小预失真处理的延时和乘法器资源，从而降低布局布线难度。

一种数字预失真处理的方法，该方法包括：

A、将输入信号x(n)进行取幅度处理后，将取幅度处理后的信号时分复用为D路信号；分别获取该D路信号对应的预失真参数；

在执行所述步骤A的同时，执行步骤B、将输入信号x(n)延时时间T后时分复用为D路信号，其中，T为执行所述步骤A中取幅度处理和获取预失真参数处理所产生的延时时间；

C、将步骤A产生的D路预失真参数与步骤B产生的D路信号进行并列乘累加处理后输出信号y(n)；其中，D为大于1的整数；

所述D为M/U，其中，M为记忆因子的级数，U为时钟频率f_clk与输入信号x(n)的频率f_s的比例关系；

所述步骤C具体包括：将步骤A产生的D路预失真参数和步骤B产生的D路信号分别按照时间顺序依次延时U个时钟周期后，进行对应的乘法处理，并对乘法处理后的D路结果进行循环累加后输出信号y(n)，其中，第1路循环累加的输入为第1路的乘法处理结果，第i路循环累加的输入为第i路乘法处理的结果与第i-1路循环累加的结果，1<i≤D。

一种数字预失真处理的装置，该装置包括：预失真参数提取模块、延时处理模块以及预失真乘累加模块；

其中，所述预失真参数提取模块包括：

取幅度模块，用于将输入信号x(n)进行取幅度处理后得到的信号输出给第一时分复用模块；

第一时分复用模块，用于将接收到的信号时分复用为D路信号后输出给参数获取模块；

参数获取模块，用于分别获取接收到的D路信号对应的预失真参数后输出给并列乘累加模块；

所述延时处理模块，用于将输入信号x(n)延时时间T后输出给第二时分复用模块；其中，T为所述取幅度模块和参数获取模块产生的延迟时间；

所述预失真乘累加模块包括：

第二时分复用模块，用于将接收到的信号时分复用为D路信号后输出给并列乘累加模块；

并列乘累加模块，用于将所述第二时分复用模块输出的D路信号和所述参数获取模块输出的D路预失真参数进行并列乘累加处理后输出信号y(n)；

所述第一时分复用模块和第二时分复用模块将接收到的信号时分复用为M/U路信号，其中，M为记忆因子的级数，U为时钟频率f_clk与输入信号x(n)的频率f_s的比例关系；

所述并列乘累加模块包括：D个延迟单元、D个乘法单元和D个累加单元；

所述D个延迟单元，用于对所述第二时分复用模块输出的D路信号和所述参数获取模块输出的D路预失真参数按照时间顺序依次延时U个时钟周期后，分别输入对应的乘法单元；

所述乘法单元，用于将输入的信号和预失真参数进行乘法处理，并将乘法结果输入对应的累加单元；

所述累加单元，用于将输入的结果进行循环累加后输出信号y(n)；其中，第1个累加单元的输入为第1个乘法单元的结果；第i路累加单元的输入为第i个乘法单元的结果与第i-1个累加单元的结果，1<i≤D。

由以上技术方案可以看出，由以上描述可以看出，本发明提供的方法和装置通过时分复用的方式对输入信号和输入信号取幅度后的值分别复用为D路信号，同时并行地对获得的D路预失真参数和复用后的D路输入信号进行乘累加处理后得到输出信号信号y(n)，其中D为大于1的整数。这种并行预失真处理的方式仅需要4D即4M/U个乘法器即可实现，相比较现有技术中串行预失真处理的方式需要4M个乘法器的方式，显然，本发明更加节约乘法器资源，也相应降低了在FPGA芯片上的布局布线难度。并且，采用本发明产生的延时为2D×U即2M个时钟周期，相比较现有技术中的4M个时钟周期的延时，缩小了预失真处理过程中产生的时延。

附图说明

图1为数字预失真处理的装置原理结构图；

图2为现有技术中采用的串行多项式PA模型示意图；

图3为本发明实施例提供的主要方法流程图；

图4为本发明实施例提供的装置结构图；

图5为本发明实施例提供的时分复用模块的结构原理图；

图6为本发明实施例提供的并列乘累加模块中实部处理的结构图；

图7为本发明实施例提供的并列乘累加模块中虚部处理的结构图；

图8为现有技术中串行处理的结构图；

图9为本发明实施例提供的预失真参数提取单元的结构图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对本发明进行详细描述。

本发明所提供的主要方法流程可以如图3所示，主要包括以下步骤：

步骤301：将输入信号x(n)进行取幅度处理后，将取幅度处理后的信号时分复用为D路信号；分别获取该D路信号对应的预失真参数；其中，D为大于1的整数。

由于预失真处理的输入信号x(n)和输出信号y(n)的频率保持不变，都是f_s，而预失真处理的时钟频率即预失真所采用的FPGA芯片的时钟频率为f_clk，通常f_clk与f_s之间呈现整数倍关系，即U＝f_clk/f_s，U为大于1的正整数，也就是说，每输入一个x(n)信号，都会经历多个时钟周期处理，考虑到这一特点，本发明通过对输入信号x(n)进行时分复用来完成预失真乘累加处理。因此，本步骤中可以根据时钟频率f_clk与输入信号x(n)的频率f_s的比例关系U，将输入信号x(n)进行取幅度处理后的信号时分复用为M/U路信号；分别获取该M/U路信号对应的预失真参数，其中，M为记忆因子的级数。

在执行步骤301的同时，执行步骤302：将输入信号x(n)延时时间T后时分复用为D路信号，其中，T为执行步骤301中取幅度处理和获取预失真参数处理所产生的延时时间。

同样地，本步骤中可以将输入信号x(n)延时时间T后时分复用为M/U路信号。

步骤303：将步骤301产生的D路预失真参数与步骤302产生的M/U路信号进行并列乘累加处理后输出信号y(n)。

由于步骤302中延时了取幅度处理和获取预失真参数处理所产生的延时时间，因此，步骤301和步骤302同时产生M/U路预失真参数和M/U路信号。

为了方便理解，下面结合本发明所提供的预失真处理装置对本发明进行描述。如图4所示，该预失真处理装置主要包括：预失真参数提取模块400、延时处理模块410和预失真乘累加模块420。

其中，预失真参数提取模块400包括：取幅度模块401、第一时分复用模块402和参数获取模块403。预失真乘累加模块具体包括：第二时分复用模块421和并列乘累加模块422。

输入信号x(n)同时输入取幅度模块401和延时处理模块410。

取幅度模块401，用于将输入信号x(n)进行取幅度处理后得到的信号|x(n)|输出给第一时分复用模块402。

其中，取幅度模块401所进行的取幅度处理可以具体包括：取输入信号x(n)的幅度值后，利用预先设定的量化因子对幅度值进行量化处理。

第一时分复用模块402，用于将接收到的信号|x(n)|时分复用为D路信号后输出给参数获取模块403；其中，D为大于1的整数。

具体地，第一时分复用模块402可以根据时钟频率f_clk与输入信号x(n)的频率f_s的比例关系U，将接收到的信号|x(n)|时分复用为M/U路信号后输出给参数获取模块403。

如果f_clk/f_s＝U，则将接收到的信号|x(n)|时分复用为M/U路信号。

参数获取模块403，用于分别获取接收到的D路信号对应的预失真参数后输出给并列乘累加模块422。

具体地，参数获取模块403可以分别利用接收到的M/U路信号确定各路信号对应的LUT地址，根据各LUT地址分别查找LUT表，获取M/U路信号对应的预失真参数。

该装置中的延时处理模块410，用于将输入信号x(n)延时时间T后输出给第二时分复用模块412。其中，T为取幅度模块401和参数获取模块403造成的延迟时间。

第二时分复用模块412，用于将延时处理模块412输出的信号时分复用为D路信号后输出给并列乘累加模块422。

同样地，该D值可以为M/U。

并列乘累加模块422，用于将第二时分复用模块412输出的D路信号和参数获取模块403输出的D路预失真参数进行并列乘累加处理后输出信号y(n)。

下面对第一时分复用模块402和第二时分复用模块421的结构原理进行介绍，这两个时分复用模块的结构相同，可以包括采样处理模块和D个移位寄存器；其中，采样处理模块用于对接收到的信号按照时钟周期进行采样处理后分别输入D个移位寄存器。移位寄存器，用于每U个时钟周期读取一次输入的信号，并按照输出地址设置输出信号；其中，输出地址的设置使得该D个移位寄存器输出的D路信号依次间隔U个信号周期。

假设时钟频率f_clk为230.4MHz，输入信号x(n)频率f_s为76.8MHz，记忆因子M为6级。那么D＝f_clk/f_s＝3，也就是说，预处理装置对输入信号进行采样时，如果采样频率设置为时钟频率，则每个时钟周期都采样一次，输入信号的一个值在三个时钟周期内被连续采样。

以时分复用为2路为例，如图5所示。假设输入信号的在每个信号周期内的值分别为1、2、3、4和5，经过三倍的时钟频率采样后，在每个时钟周期内的值分别为1、1、1、2、2、2、3、3、3、4、4、4、5、5、5。将采样到的信号分别输入移位寄存器1和移位寄存器2，这两个移位寄存器的设置分别为：使能产生器产生的使能信号EN为（0，0，1），即每三个时钟周期的信号读取第一个，这样移位寄存器1和移位寄存器2读入的数据都为1，2，3，4，5；使能地址产生器1产生的地址位ADDR为（0，1，2）即控制移位寄存器1从前三位的信号开始输出，使能地址产生器2产生的地址位ADDR为（3，4，5）即控制移位寄存器2从第四位的信号开始输出，这样就使得移位寄存器1输出1，2，3时，移位寄存器2输出的是4，5，6，两者之间并行输出相差3个信号周期即9个时钟周期的信号。在此，1，2，3，4，5的信号仅仅是为了方便描述而举的标号，在实际使用中，在第一时分复用模块402中的两个移位寄存器输入的是延时处理后的输入信号x(n)，第二时分复用模块421中的两个移位寄存器输入的是取幅度处理后的信号|x(n)|。

经过上述时分复用处理后，2路输出信号的顺序相差3个信号周期，每个信号周期为3个时钟周期，也就是说，2路输出信号相差9个时钟周期。每路输出信号包含3个顺序信号，2路输出信号就包含6个顺序信号，这就为后续的并列乘累加处理操作奠定了时序基础。

下面对并列乘累加模块422的原理结构进行描述，该并列乘累加模块可以具体包括：D个延迟单元、D个乘法单元和D个累加单元；D为M/D。

其中，D个延迟单元，用于对第二时分复用模块输出的D路信号和参数获取模块输出的D路预失真参数按照时间顺序依次延时U个时钟周期后，分别输入对应的乘法单元。

各乘法单元，用于将输入的信号和预失真参数进行乘法处理，并将乘法结果输入对应的累加单元。

各累加单元，用于将输入的结果进行循环累加后输出信号y(n)；其中，第1个累加单元的输入为第1个乘法单元的结果；第i路累加单元的输入为第i个乘法单元的结果与第i-1个累加单元的结果，1<i≤D。

由于预失真处理的输出信号y(n)与输入信号x(n)之间的关系为：

$y\left(n\right)=\underset{m=0}{\overset{M-1}{\mathrm{\&Sigma;}}}[x(n-m)\&CenterDot;{\mathrm{LUT}}_m\left(\right|x(n-m)\left|\right)],$ 若设|x(n-m)|用Q(r_n，m)代替，那么用于本实施例M为6时，

$y\left(n\right)=\underset{m=0}{\overset{5}{\mathrm{\&Sigma;}}}x(n-m)\&CenterDot;{\mathrm{LUT}}_m\left(Q\left(r_{n,m}\right)\right)$

$=x(n-5)\&CenterDot;{\mathrm{LUT}}_m\left(Q\left(r_{n,5}\right)\right)+x(n-4)\&CenterDot;{\mathrm{LUT}}_m\left(Q\left(r_{n,4}\right)\right)+x(n-3)\&CenterDot;{\mathrm{LUT}}_m\left(Q\left(r_{n,3}\right)\right)+$

$x(n-2)\&CenterDot;{\mathrm{LUT}}_m\left(Q\left(r_{n,2}\right)\right)+x(n-1)\&CenterDot;{\mathrm{LUT}}_m\left(Q\left(r_{n,1}\right)\right)+x\left(n\right)\&CenterDot;{\mathrm{LUT}}_m\left(Q\left(r_{n,0}\right)\right)$

其中，y(n)的实部为：

$\mathrm{real}\left(y\left(n\right)\right)=\underset{m=0}{\overset{5}{\mathrm{\&Sigma;}}}\mathrm{real}(x(n-m)\&CenterDot;{\mathrm{LUT}}_m\left(Q\left(r_{n,m}\right)\right)$

$=\underset{m=0}{\overset{5}{\mathrm{\&Sigma;}}}[\mathrm{real}\left(x(n-m)\right)\&CenterDot;\mathrm{real}\left({\mathrm{LUT}}_m\left(Q\left(r_{n,m}\right)\right)\right)-\mathrm{imag}\left(x(n-m)\right)\&CenterDot;\mathrm{imag}({\mathrm{LUT}}_m(Q(r_{n,m}$

y(n)的虚部为：

$\mathrm{imag}\left(y\left(n\right)\right)=\underset{m=0}{\overset{5}{\mathrm{\&Sigma;}}}\mathrm{imag}(x(n-m)\&CenterDot;{\mathrm{LUT}}_m\left(Q\left(r_{n,m}\right)\right)$

$=\underset{m=0}{\overset{5}{\mathrm{\&Sigma;}}}[\mathrm{real}\left(x(n-m)\right)\&CenterDot;\mathrm{imag}\left({\mathrm{LUT}}_m\left(Q\left(r_{n,m}\right)\right)\right)+\mathrm{imag}\left(x(n-m)\right)\&CenterDot;\mathrm{real}\left({\mathrm{LUT}}_m\left(Q\left(r_{n,m}\right)\right)\right)]$

其中，real（）为取实部运算，imag（）为取虚部运算。

时分复用后得到D路并行的信号，因此，需要并行乘法单元为D=2，每个乘法单元中进行复数相乘需要4个乘法器，那么该预失真处理装置需要的乘法器总个数为8个。也就是说，采用本发明所提供的方法仅需要4D即4M/U个乘法器。

由以上描述可以看出，并列乘累加模块422可以对实部和虚部部分分别进行乘累加运算。图6为本发明实施例提供的并列乘累加模块中实部处理的结构图，图7为本发明实施例提供的并列乘累加模块中虚部处理的结构图。

以图6为例对并列乘累加模块的具体实现进行介绍，在下半部分中，移位寄存器1输出的信号的虚部imag(X)与第1路预失真参数的虚部imag(LUT)经过乘法器处理，且进行循环累加后，参与移位寄存器2输出的信号虚部与第二路预失真参数的虚部经乘法器处理后的循环累加，由于移位寄存器2对应的乘法器之前需要对信号延迟3个信号周期，因此，在第1路乘累加3个顺序数据后，参与第2路的乘累加，从而实现6个顺序数据的乘累加，即完成了6个数据的按顺序叠加，下半部分对应 $\underset{m=0}{\overset{5}{\mathrm{\&Sigma;}}}-\mathrm{imag}\left(x(n-m)\right)\&CenterDot;\mathrm{imag}\left({\mathrm{LUT}}_m\left(Q\left(r_{n,m}\right)\right)\right)$ 的计算结果，同理，上半部分对应 $\underset{m=0}{\overset{5}{\mathrm{\&Sigma;}}}\mathrm{real}\left(x(n-m)\right)\&CenterDot;\mathrm{real}\left({\mathrm{LUT}}_m\left(Q\left(r_{n,m}\right)\right)\right)$ 的计算结果，也同样是6个顺序数据的乘累加。

需要说明的是，由于下半部分在乘累加处理时，总共延迟了6个信号周期，为了使进行循环累加时上半部分和下半部分达到同步，将上半部分的处理相对于下半部分首先延后6个信号周期，例如，将上半部分的移位寄存器1的输出信号相对于下半部分的移位寄存器1的输出信号延时6个信号周期，上半部分的移位寄存器2的输出信号相对于下半部分的移位寄存器2的输出信号延迟6个信号周期。最终进行并行乘累加处理后，输出信号y(n)的实部real(y(n))。

同样道理，在图7所示的结构中实现输出信号y(n)的虚部imag(y(n))。

图8为现有技术中串行处理的结构图，由于其需要M个串联的乘累加处理过程，图8中M为6时，其共需要24个乘法器。可以看出，相比较现有技术中的串行处理，本发明在相同记忆因子级数情况下，显然更加节省乘法器资源，相应地，也降低了在FPGA芯片上的布局布线难度。

下面举一个具体的实例对预失真参数提取模块400的结构进行描述。如图9所示，预失真参数提取模块中的取幅度模块首先对输入信号x(n)进行取幅度处理，获取x(n)的幅度值|x(n)|，量化处理模块可以利用预先设定的量化因子对|x(n)|进行量化处理后提供给时分复用模块。预失真参数提取模块中的时分复用模块与预失真乘累加模块中的时分复用模块结构相同，在此不再赘述。时分复用模块进行量化处理后的幅度值分为2路后分别提供给LUT地址产生器1和LUT地址产生器2，每路信号之间相差3个信号周期。LUT地址产生器1和LUT地址产生器2分别针对输入其自身的幅度值计算出LTU地址1和LUT地址2；LUT查表模块1和LUT查表模块2分别利用这两个地址查找LUT表，获取到预失真参数1和预失真参数2，获取的预失真参数1和预失真参数2之间也相差3个信号周期。这两路预失真参数分别送入预失真乘累加模块中的并列乘累加模块与将输入信号x(n)进行时分复用后的2路信号分别进行累加处理。

如果采用图9所示结构的预失真参数提取模块，则图4所示的延时处理模块410对输入信号x(n)进行的延迟T为T1＋T2＋T3＋T4，其中，T1为取幅度模块产生的延时，T2为量化处理模块产生的延迟，T3为LUT地址产生器产生的延迟，T4为LUT查表模块产生的延迟。由于时分复用模块在预失真乘累加模块和预失真参数提取模块中都存在，其产生的延迟相同，延迟处理模块410是为了使得预失真乘累加模块中并列乘累加模块422中接收到的信号和预失真参数同步，因此，在延时处理模块410中不需要考虑时分复用模块产生的延迟。

现有技术中由于存在M级串联的乘累加处理，每一级存在4个时钟周期的时延，M级就产生4M个时钟周期的时延。而本发明中采用时分复用的方式并行地对信号进行乘累加处理，由图6和图7可以看出，本发明中产生的时延都是由循环累加的过程产生的，每一路中实部和虚部并行处理，产生2U个时钟周期的时延，那么D路就产生2U×D即2M个时钟周期的时延。当M为6时现有技术产生的时延为24个时钟周期，本发明产生的时延为12个时钟周期，显然，本发明缩小了预失真处理过程中产生的时延。

由以上描述可以看出，本发明提供的方法和装置通过时分复用的方式对输入信号和输入信号取幅度后的值分别复用为D路信号，同时并行地对获的D路预失真参数和复用后的D路输入信号进行乘累加处理后得到输出信号信号y(n)，其中D为大于1的整数。这种并行预失真处理的方式仅需要4D即4M/U个乘法器即可实现，相比较现有技术中串行预失真处理的方式需要4M个乘法器的方式，显然，本发明更加节约乘法器资源，也相应降低了在FPGA芯片上的布局布线难度。并且，采用本发明产生的延时为2D×U即2M个时钟周期，相比较现有技术中的4M个时钟周期的延时，缩小了预失真处理过程中产生的时延。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (8)

1.一种数字预失真处理的方法，其特征在于，该方法包括：

A、将输入信号x(n)进行取幅度处理后，将取幅度处理后的信号时分复用为D路信号；分别获取该D路信号对应的预失真参数；

在执行所述步骤A的同时，执行步骤B、将输入信号x(n)延时时间T后时分复用为D路信号，其中，T为执行所述步骤A中取幅度处理和获取预失真参数处理所产生的延时时间；

C、将步骤A产生的D路预失真参数与步骤B产生的D路信号进行并列乘累加处理后输出信号y(n)；其中，D为大于1的整数；

所述D为M/U，其中，M为记忆因子的级数，U为时钟频率f_clk与输入信号x(n)的频率f_s的比例关系；

所述步骤C具体包括：将步骤A产生的D路预失真参数和步骤B产生的D路信号分别按照时间顺序依次延时U个时钟周期后，进行对应的乘法处理，并对乘法处理后的D路结果进行循环累加后输出信号y(n)，其中，第1路循环累加的输入为第1路的乘法处理结果，第i路循环累加的输入为第i路乘法处理的结果与第i-1路循环累加的结果，1<i≤D。

2.根据权利要求1所述的方法，其特征在于，所述时分复用的步骤具体包括：对所述取幅度处理后的信号或者延时时间T后的输入信号按照时钟周期进行采样处理后分别输入D路移位寄存器，该D路移位寄存器每U个时钟周期读取一次输入的信号，且输出的D路信号依次间隔U个输入信号x(n)的信号周期。

3.根据权利要求1所述的方法，其特征在于，步骤A中所述分别获取该D路信号对应的预失真参数具体包括：分别计算该D路信号对应的查找表LUT地址，并分别利用计算出的LUT地址查找LUT获取D路预失真参数。

4.根据权利要求1所述的方法，其特征在于，将步骤A产生的D路预失真参数和步骤B产生的D路信号分别按照实部和虚部执行所述延时、乘法处理和循环累加的步骤。

5.一种数字预失真处理的装置，其特征在于，该装置包括：预失真参数提取模块、延时处理模块以及预失真乘累加模块；

其中，所述预失真参数提取模块包括：

取幅度模块，用于将输入信号x(n)进行取幅度处理后得到的信号输出给第一时分复用模块；

第一时分复用模块，用于将接收到的信号时分复用为D路信号后输出给参数获取模块；

参数获取模块，用于分别获取接收到的D路信号对应的预失真参数后输出给并列乘累加模块；

所述延时处理模块，用于将输入信号x(n)延时时间T后输出给第二时分复用模块；其中，T为所述取幅度模块和参数获取模块产生的延迟时间；

所述预失真乘累加模块包括：

第二时分复用模块，用于将接收到的信号时分复用为D路信号后输出给并列乘累加模块；

并列乘累加模块，用于将所述第二时分复用模块输出的D路信号和所述参数获取模块输出的D路预失真参数进行并列乘累加处理后输出信号y(n)；

所述第一时分复用模块和第二时分复用模块将接收到的信号时分复用为M/U路信号，其中，M为记忆因子的级数，U为时钟频率f_clk与输入信号x(n)的频率f_s的比例关系；

所述并列乘累加模块包括：D个延迟单元、D个乘法单元和D个累加单元；

所述D个延迟单元，用于对所述第二时分复用模块输出的D路信号和所述参数获取模块输出的D路预失真参数按照时间顺序依次延时U个时钟周期后，分别输入对应的乘法单元；

所述乘法单元，用于将输入的信号和预失真参数进行乘法处理，并将乘法结果输入对应的累加单元；

所述累加单元，用于将输入的结果进行循环累加后输出信号y(n)；其中，第1个累加单元的输入为第1个乘法单元的结果；第i路累加单元的输入为第i个乘法单元的结果与第i-1个累加单元的结果，1<i≤D。

6.根据权利要求5所述的装置，其特征在于，所述第一时分复用模块或第二时分复用模块包括：采样处理模块和D个移位寄存器；

所述采样处理模块，用于对接收到的信号按照时钟周期进行采样处理后分别输入所述D个移位寄存器；

所述移位寄存器，用于每U个时钟周期读取一次输入的信号，并按照输出地址设置输出信号；其中，输出地址的设置使得所述D个移位寄存器输出的D路信号依次间隔U个信号周期。

7.根据权利要求5所述的装置，其特征在于，所述参数获取模块包括：D个LUT地址产生器和D个LUT查表模块；

所述LUT地址产生器，分别用于接收第一时分复用模块输出的其中一路信号，并计算该路信号对应的LUT地址并输出给对应的LUT查表模块；

所述LUT查表模块，用于利用接收到的LUT地址查找LUT获取对应的预失真参数。

8.根据权利要求5所述的装置，其特征在于，每个所述乘法单元包括：4个乘法器，用于对输入的信号和预失真参数分别按照实部和虚部进行乘法处理。

Images