CN101286185A - 基于线性插值结构的数字频率合成电路编译器实现方法 - Google Patents
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Abstract
本发明“基于线性插值结构的电路面积和功耗优化的数字频率合成电路编译器及其实现方法”是一种生成数字频率合成电路编译器的方法，特别涉及一种基于线性插值结构的电路面积和功耗优化的直接数字频率合成器(DDFS)电路的实现方法。该方法采用线性插值的电路结构降低DDFS电路的只读存储器(ROM)尺寸，使用误差估计算法针对当前电路配置参数计算DDFS内部电路单元的最小信号宽度，自动根据当前的电路配置参数生成相关设计代码文件，从而提高了电路设计效率和重用性。由于采用自动误差分析算法能够计算出电路内部最小必要信号宽度，使得电路运算和存储部件尺寸缩小，进而减小了信号的读写流量和计算流量，达到电路面积优化和功耗优化的效果。本发明生成的电路已经过FPGA验证，成功应用于多个数字通信系统中。
Description
技术领域
本发明是一种生成数字频率合成电路编译器的方法，特别涉及一种基于线性插值结构的电路面积和功耗优化的直接数字频率合成器(DDFS)电路的实现方法。
背景技术
随着半导体工艺的快速发展，采用互补金属氧化物(CMOS)工艺的专用芯片电路(ASIC)和现场可编程阵列(FPGA)电路的集成度日益增大，在这些电路上能够实现的电路逻辑也日趋复杂，数字信号处理领域和数字通讯领域也得益于半导体工艺的发展，能够在面积更小的单一芯片上实现更加复杂的功能。随着集成度的提高，当前集成电路设计领域面临的主要问题是在有效的利用电路硅片面积的同时如何降低电路硅片的功耗以及如何更好的管理和重用电路模块。
DDFS技术是数字通讯和数字信号处理领域中用于生成数字正弦波的有效手段，该技术能够提供频率和相位精准的用作通信载波信号或标准测量参考信号的正弦波形，该技术的最大特点是输出信号频率准确度高，频率变化快以及工作性能不随电路制造误差变化，但是传统的DDFS技术为达到指定的输出波形精度采用单一的相位-波形映射表的技术造成波形映射表电路尺寸庞大，从而消耗大量的电路面积和电路功率，鉴于以上原因，人们开始寻找能够有效压缩波形映射表的各种技术，从而降低波表尺寸及其功率消耗。
线性插值技术是一种有效降低波表尺寸的手段，在和直接波表方法相对比时，同样的输出信号指标下该技术能将波表压缩到直接法的几十到几百分之一不等，但是使用线性插值技术会在DDFS电路中引入中间信号，对这些中间信号参数的不良设定对于最终的电路面积和输出波形性能指标会造成可观的负面影响。
当前的片上系统(SOC)设计对电路模块的可维护性和可重用性提出了较高的要求，从前提供单一电路网表或版图的方法，因其电路参数均已固化，不具有灵活的可重用特征并且进行参数重新设定的设计和验证工作量庞大，所以难以应对当前快速构建SOC系统的设计要求。
发明内容
本发明是一种自动生成电路面积和功耗优化的线性插值结构DDFS电路编译器的方法，用户通过设定DDFS的输入输出参数，编译器能够自动推算DDFS电路内部的关键信号位宽数值，自动生成整个DDFS电路的寄存器传输级(RTL)描述代码文件，自动生成硬件描述语言层次(HDL)的DDFS电路测试平台代码和测试激励数据文件，从而有效的提高设计效率和电路模块的重用性。
本发明采用的技术方案是：
电路信号宽度计算模块根据用户设定的DDFS接口配置信号宽度，利用误差估计算法计算出DDFS电路内部各个节点的信号位宽；电路算法仿真模块根据上述电路信号宽度计算模块输出的DDFS内部节点位宽配置并且根据DDFS电路采用的线性插值算法进行仿真运算，从而得到与DDFS电路实际运行结果二进制位精确匹配的输出波形数据，输出波形谱分析模块对上述算法仿真模块输出的波形进行功率谱分析，从而使用户确定当前的DDFS电路输出波形指标满足需求，电路代码生成模块根据上述电路信号宽度计算模块输出的配置参数生成DDFS电路的寄存器传输级(RTL)描述代码，电路测试平台代码生成模块生成用于对上述电路代码生成模块输出的DDFS电路RTL代码进行硬件描述语言(HDL)仿真的测试平台代码和测试数据。
编译器最终生成的DDFS电路主要包括相位累加器、波形对称性控制、地址取反、正弦波表ROM、插值系数表ROM、插值乘法器、插值加法器、原码转补码共八个单元。各单元及互联关系描述如下：
相位累加器单元对输入的相位字进行累加，它的输入端是用于设定波形频率的相位累加信号；波形对称性控制单元利用正弦波的对称性将输出正弦波的整个周期映射到前1/4周期，从而把正弦波表ROM压缩为原来的1/4，它的输入端和上述相位累加器的输出端相连；地址取反单元生成正弦波表ROM和插值系数表ROM的读取地址，它的输入端和上述波形对称性控制单元的输出端相连；正弦波表ROM保存正弦波前1/4周期的波形数据以输出当前时钟周期的正弦波形数值，它的输入端和上述地址取反单元的输出端相连；插值系数表ROM保存正弦波前1/4周期的插值系数以输出当前时钟周期的插值系数，它的输入端和上述地址取反单元的输出端相连；插值乘法器完成线性插值中的乘法运算，它的一个输入端和上述地址取反单元的输出端相连，另一个输入端和上述插值系数表ROM的输出端相连；插值加法器完成线性插值中的加法运算，它的一个输入端和上述插值乘法器的输出端相连，另一个输入端和上述正弦波表ROM的输出端相连；原码转补码单元把经过插值运算后原码格式的波形转换为2补码格式的波形，它的一个输入端和上述波形对称性控制单元相连，另一个输入端和上述插值加法器相连，它的输出端是2补码格式的正弦波形信号。
本发明产生的有益效果是：直接生成满足设计需求的DDFS电路和测试平台代码，提高了电路知识产权核(IP)的重用性，节约了进行电路设计代码修改和电路验证的时间。采用有效的误差估计算法，计算出线性插值DDFS电路中的关键信号宽度，在保证DDFS电路输出波形频谱纯度指标的前提下使DDFS内部的只读存储器容量和乘/加运算单元的信号位宽最小，达到了精简电路面积的目的，从而降低了电路功耗。采用的线性插值DDFS电路架构是一种有效的ROM压缩手段，根据用户的具体需求，在合理使用该方法的前提下能够将ROM尺寸压缩为直接查表法DDFS的10E-2至10E-3倍不等。综上，本发明采用误差估计算法计算线性插值结构DDFS电路的内部信号宽度，在保证输出信号指标的前提下自动生成电路面积达到最优的DDFS电路设计文件，有效地提高了设计效率和电路模块的重用性。
附图说明
以下结合附图和实施例对本发明作一详细的说明。
图1是本发明的原理框图即软件运行流程图；
图2是编译器生成的DDFS电路的结构图。
图中：电路信号宽度计算1，电路算法仿真2，输出波形谱分析3，电路代码生成4，电路测试平台代码生成5，相位累加器6，波形对称性控制7，地址取反8，正弦波表ROM9，插值系数表ROM10，插值乘法器11，插值加法器12，原码转补码13。
具体实施方式
图1所示为本发明的原理框图。根据用户设定的DDFS接口配置信号宽度，利用误差估计算法进行电路信号宽度计算1，得到DDFS电路内部各个节点的信号宽度；接着根据电路信号宽度计算1输出的配置参数进行比特精确的电路算法仿真2，对用户定义的频率字进行计算，得到输出波形数据；然后对电路算法仿真2的输出波形数据进行输出波形谱分析3；之后根据电路信号宽度计算1输出的配置参数进行电路代码生成4，生成DDFS电路的寄存器传输级(RTL)描述代码；最后生成用于对电路代码生成4输出的电路代码进行硬件描述语言(HDL)仿真的测试平台代码和测试数据即电路测试平台代码生成5。
编译器生成的DDFS电路的结构图如图2所示。相位累加6的输入端是用于设定波形频率的相位累加信号；波形对称性控制7的输入端和相位累加6的输出端相连，利用正弦波的对称性将输出正弦波的整个周期映射到前1/4周期；地址取反8的输入端和对称性控制7的输出端相连；正弦波表ROM9的输入端和地址取反8的输出端相连，保存正弦波前1/4周期的波形；插值系数表ROM10的输入端和地址取反8的输出端相连，保存正弦波前1/4周期的插值系数；插值乘法器11的一个输入端和地址取反8的输出端相连，另一个输入端和插值系数表ROM10的输出端相连；插值加法器12的一个输入端和插值乘法器11的输出端相连，另一个输入端和正弦波表ROM9的输出端相连；原码转补码13的一个输入端和波形对称性控制7相连，另一个输入端和插值加法器12相连，其输出端是2补码格式的正弦波形信号。
用户在编译器的配置文件中设定目标DDFS电路的输入相位累加字位宽N及用于仿真的数值FWORD，输出波形位宽k，最终参与相位-幅度转换的有效相位位宽L，电路信号宽度计算模块1根据上述N、k、L参数计算得到用作插值增量的相位信号位宽n，正弦波表ROM9和插值系数表ROM10的地址位宽m，插值系数表ROM10的数据位宽i，插值乘法器11的输出信号位宽j。电路算法仿真2根据以上信号位宽配置及FWORD数值，利用DDFS内部采用的线性插值算法计算得到2048点的输出波形数据，该波形数据和最终的DDFS电路的输出波形数据保持二进制位上的一致。输出波形谱分析3对上述输出波形数据进行功率谱分析，输出当前参数配置下DDFS电路的输出信号功率谱密度。用户确认当前DDFS电路输出结果满足性能要求后，电路代码生成4生成寄存器传输级(RTL)的电路描述代码文件，电路测试平台代码生成5生成用于对DDFS电路RTL代码进行硬件描述语言(HDL)仿真的测试平台代码和测试数据。
根据以上方法，在输入相位累加字固定为32比特宽度，不同的k，L宽度配置下，本编译码生成的DDFS电路内部各个信号节点的宽度(m、n、i、j列)，最终消耗的ROM比特数目(ROM列)，输出信号频谱纯度(SP列)，相对于直接查表法的ROM压缩比(CR列)如表1所示。
表1不同配置下DDFS编译器输出电路结果
根据上述参数配置生成的DDFS电路针对Altera公司的EP1C6Q240C6型号FPGA芯片编译后消耗的逻辑单元数量(LE列)，片内存储器比特数目(RAM列)，以MHz为单位的最高运行频率(f_MAX列)如表2所示。
表2.不同配置下的资源开销和频率性能
| k | L | LE | RAM | f_MAX |
| 8 | 10 | 188 | 176 | 256 |
| 10 | 14 | 262 | 448 | 196 |
| 12 | 16 | 293 | 1152 | 191 |
| 14 | 18 | 348 | 2688 | 186 |
| 16 | 20 | 414 | 6144 | 158 |
Claims (2)
1、一种自动生成基于线性插值结构的电路面积和功耗优化的直接数字频率合成(DDFS)电路的方法，其特征在于所述方法包括：
a)根据用户设定的DDFS接口配置信号宽度，利用误差估计算法计算出DDFS电路内部各个节点的信号宽度即电路信号宽度计算(1)的步骤；
b)根据步骤a)输出的配置参数，对用户定义的频率字进行计算，得到输出波形数据即比特精确的电路算法仿真(2)的步骤；
c)分析步骤b)输出波形的功率谱即输出波形谱分析(3)的步骤；
d)根据步骤a)输出的配置参数生成DDFS电路的寄存器传输级(RTL)描述代码即电路代码生成(4)的步骤；
e)生成用于对步骤d)输出的电路代码进行硬件描述语言(HDL)仿真的测试平台代码和测试数据即电路测试平台代码生成(5)的步骤。
2、一种实现权利要求1所述方法的数字频率合成电路，其特征在于，所述电路包括：相位累加器(6)、波形对称性控制(7)、地址取反(8)、正弦波表ROM(9)、插值系数表ROM(10)、插值乘法器(11)、插值加法器(12)、原码转补码(13)；相位累加器(6)的输入端是用于设定波形频率的相位累加信号；波形对称性控制(7)的输入端和相位累加器(6)的输出端相连，利用正弦波的对称性将输出正弦波的整个周期映射到前1/4周期；地址取反(8)的输入端和波形对称性控制(7)的输出端相连；正弦波表ROM(9)的输入端和地址取反(8)的输出端相连，保存正弦波前1/4周期的波形；插值系数表ROM(10)的输入端和地址取反(8)的输出端相连，保存正弦波前1/4周期的插值系数；插值乘法器(11)的一个输入端和地址取反(8)的输出端相连，另一个输入端和插值系数表ROM(10)的输出端相连；插值加法器(12)的一个输入端和插值乘法器(11)的输出端相连，另一个输入端和正弦波表ROM(9)的输出端相连；原码转补码(13)的一个输入端和波形对称性控制(7)相连，另一个输入端和插值加法器(12)相连，其输出端是2补码格式的正弦波形信号。
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Cited By (5)
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|---|---|---|---|---|
| CN102006066B (zh) * | 2009-09-02 | 2012-06-27 | 中国科学院微电子研究所 | 一种ROM-less DDS电路结构 |
| CN105929889A (zh) * | 2016-04-22 | 2016-09-07 | 威胜集团有限公司 | 波形的直接数字频率合成方法 |
| CN112733474A (zh) * | 2020-12-15 | 2021-04-30 | 西安国微半导体有限公司 | 基于与门反相器图的网表级电路面积优化方法及存储介质 |
| CN116627426A (zh) * | 2023-05-29 | 2023-08-22 | 合芯科技有限公司 | 一种硬件描述语言增量编译方法及装置 |
| US11861187B2 (en) | 2022-01-06 | 2024-01-02 | Changxin Memory Technologies, Inc. | Method and device for determining memory power consumption, storage medium and electronic device |
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2008
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102006066B (zh) * | 2009-09-02 | 2012-06-27 | 中国科学院微电子研究所 | 一种ROM-less DDS电路结构 |
| CN105929889A (zh) * | 2016-04-22 | 2016-09-07 | 威胜集团有限公司 | 波形的直接数字频率合成方法 |
| CN105929889B (zh) * | 2016-04-22 | 2018-09-25 | 威胜集团有限公司 | 波形的直接数字频率合成方法 |
| CN112733474A (zh) * | 2020-12-15 | 2021-04-30 | 西安国微半导体有限公司 | 基于与门反相器图的网表级电路面积优化方法及存储介质 |
| CN112733474B (zh) * | 2020-12-15 | 2023-12-22 | 西安国微半导体有限公司 | 基于与门反相器图的网表级电路面积优化方法及存储介质 |
| US11861187B2 (en) | 2022-01-06 | 2024-01-02 | Changxin Memory Technologies, Inc. | Method and device for determining memory power consumption, storage medium and electronic device |
| CN116627426A (zh) * | 2023-05-29 | 2023-08-22 | 合芯科技有限公司 | 一种硬件描述语言增量编译方法及装置 |
| CN116627426B (zh) * | 2023-05-29 | 2023-11-24 | 合芯科技有限公司 | 一种硬件描述语言增量编译方法及装置 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
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