JP5110165B2 - 歪み補償装置 - Google Patents

Description

本発明は、増幅信号の非線形歪みを適応的に補償する歪み補償装置に関する。

第３世代（３Ｇ）無線通信システム及びＩＥＥＥ８１１．ｘやＩＥＥＥ８１６．ｘのような無線ローカルエリアネットワーク（ＷＬＡＮ）のための高出力増幅器（ＨＰＡ）では、高い隣接チャネル漏洩電力比（ＡＣＬＲ）と低いエラーベクトル振幅（ＥＶＭ）を達成するために、ＨＰＡ出力に対する高い線形性が要求される。さらに、高効率が望ましい。しかしながら、高効率で動作すると、ＨＰＡは最も非線形になる。デジタル前置歪み（ＤＰＤ）は、ＨＰＡの非線形性を補償して高効率を確保する、効率的でコスト効果の高い手段である。

ＤＰＤリファレンス設計（非特許文献１を参照）は、適応参照テーブル（ＬＵＴ）を実装し、ＬＵＴからの訂正値を入力サンプルストリームに印加する。また、ＤＰＤリファレンス設計は、測定された出力を入力と比較し、その測定結果をＬＵＴの更新に用いることで、システムを適応化する。

３Ｇ及びＷＬＡＮシステムに対して、ＤＰＤリファレンス設計は、最大４個のuniversal mobile telecommunication systems（ＵＭＴＳ）チャネル上で動作可能であり、第３次及び第５次相互変調積を訂正可能である。

一般に、ＤＰＤはＨＰＡを線形化するために用いられる。理想的なＨＰＡは完全に線形である。入力振幅、出力振幅、及び係数をそれぞれＶ_IN、Ｖ_OUT 、及びｋと記すと、その応答は次式により記述できる（図１の直線１０１を参照）。

Ｖ_OUT ＝ｋ・Ｖ_IN （１）

しかしながら、実際のＨＰＡは無線システムにおいていくらかの非線形性を示し、最終的には飽和状態に達する。この非線形性は、（１）式に非線形性を記述するｆ_NLの項を加えることで、次のように表すことができる（図１の曲線１０２を参照）。

Ｖ_OUT ＝ｆ_NL・ｋ・Ｖ_IN （２）

この非線形性は、無線システム全体の性能に悪影響を与える。これにより、受信機の性能を劣化させる帯域内歪みと、隣接チャネルの受信機の性能を劣化させる帯域外歪みが生じる。

前置歪み器の役割は、電力増幅器により生じる歪みの逆数に等しい前置歪み、すなわち、ｆ_NL ^-1に等しい前置歪みを、電力増幅器の前段で加えることである。前置歪み器を電力増幅器と組み合わせることで、ｆ_NLの項とｆ_NL ^-1の項が打ち消し合い、理想的なＨＰＡの（１）式によりシステム全体を記述できるようになる。

ＨＰＡの非線形性は、経年劣化や動作環境の変化、特に温度変化による影響を受ける。このため、非線形性は時間とともに変化するので、前置歪み器がＨＰＡの動作変化に追従するように解決策を適応化すべきである。

図２は、リファレンス設計で実装される基本アルゴリズムを示している。時刻ｔで入力される複素サンプルＳ（ｔ）に対して、ミキサ２０１においてＬＵＴ２０８から訂正因子ｈが印加され、デジタル−アナログ変換器（ＤＡＣ）２０２を介して無線周波数（ＲＦ）Ｉ−Ｑ変調器２０３に送られる。ＬＵＴ２０８のアドレスは、アドレス計算器２０５により入力パワーから導出される。訂正因子ｈは複素数であるため、ＬＵＴ２０８は、各位置に対して実数部Ｉ及び虚数部Ｑの２つの値を含んでいなければならない。

ＲＦＩ−Ｑ変調器２０３ではサンプルがアップコンバートされ、ＨＰＡ２０４に送られる。ＨＰＡ出力はＲＦＩ−Ｑ復調器２１４でダウンコンバートされ、アナログ−デジタル変換器（ＡＤＣ）２１３を介して減算器２１２に送られる。ダウンコンバートにより、誤差、すなわち、Ｓ（ｔ）の入力位相及び振幅とＨＰＡ出力において測定された位相及び振幅との差を測定することが可能になる。減算器２１２により入力が正しい出力値と比較されることを、遅延部２０７が保証しているのは明らかである。減算器２１２から出力される誤差信号は、ＬＵＴ２０８に現在格納されている値を更新するために用いられる。

入力データ信号はアドレス計算器２０５に供給され、アドレス計算器２０５は、ＬＵＴ２０８内の訂正因子ｈのアドレスを決定する。この訂正因子ｈは入力データ信号を変更する。図２に示す設計では、アドレスを計算するためにパワー指標が用いられている。

遅延部２０７は、入力サンプルＳ（ｔ）をΔだけ遅延させて、遅延サンプルＳ（ｔ−Δ）を減算器２１２に出力する。この遅延により、前置歪み信号がＨＰＡ２０４に伝播してＨＰＡ出力がフィードバック処理経路に戻るまでの間の遅延Δが補償される。このように、遅延Δは、乗算器や加算器のようなデジタル信号処理回路の付加的遅延（レイテンシ）をも含んでおり、１０システムクロックを超えることもある。典型的な総伝播遅延は、実際の回路に用いられるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）及び設計特性に応じて１０−３０クロックとなる。

最も簡単なケースでは、ＬＵＴ２０８はクロック毎に更新される必要がある。すなわち、ＡＤＣ２１３から新たな出力サンプルｙ（ｔ）が出力され、誤差信号ｅｒｒ（ｔ）＝Ｓ（ｔ−Δ）−ｙ（ｔ）が計算される度に、毎回ＬＵＴ２０８が更新される。このようなＬＵＴ更新戦略には大きな欠点がある。つまり、フィードバックループの動的性能及び閉ループゲインの選択に関する重大な問題である。

図２に示されるように、入力刺激Ｓ（ｔ）に対するＨＰＡの反応は、伝播遅延後に加算器２０９、更新部２１０、乗算器２１１、及び減算器２１２を含むＤＰＤ回路に入力される。典型的なＤＰＤ回路は、フィードバック信号ｙ（ｔ）と遅延入力信号Ｓ（ｔ−Δ）を比較することで、ＬＵＴ２０８内の訂正因子ｈの更新値を決定する。重要なのは、ＨＰＡからのフィードバック信号が刺激性入力信号Ｓ（ｔ−Δ）に対応していなければならないことである。

減算器２１２は、誤差信号ｅｒｒ（ｔ）を乗算器２１１に出力し、乗算器２１１は、誤差信号ｅｒｒ（ｔ）にループゲイン因子μを乗算する。そして、更新部２１０は、適応アルゴリズムに従って乗算器２１１の出力から差分Δｈを計算する。この適応アルゴリズムは、最小二乗平均（ＬＭＳ）アプローチに基づくものである。加算器２０９は、差分Δｈを現在の訂正因子ｈに加算し、更新された訂正因子ｈ’をＬＵＴ２０８に出力する。遅延部２０６は、ｈに対するリードアドレスを遅延Δだけ遅延させてから、ｈ’に対するライトアドレスとしてＬＵＴ２０８に供給する。

ＤＰＤループの主要な問題は、入力信号サンプルＳ（ｔ）とフィードバックにより伝えられるそのサンプルに対するＨＰＡの反応との間に、比較的大きな遅延が存在することである。典型的には、この遅延は大規模集積回路（ＬＳＩ）又はＦＰＧＡの３０マスタクロックを超えることがあり、狭帯域システムではさらに長くなることさえある。このような長い応答時間はループに大きなオーバーシュートを引き起こし、動作上の安定性を実現するには、ループゲイン因子μを非常に小さくしなければならなくなる。このような小さなゲインでは、ＬＭＳアルゴリズムの収束に長い時間を要する。

図３及び図４を参照しながら、この問題を詳細に説明する。時刻ｔ１において入力サンプルＳ（ｔ）がＤＰＤ入力に到達したと仮定する。この入力サンプルはアドレス計算器２０５に供給され、ＬＵＴ２０８のアドレス、すなわち、複素訂正因子ｈの値が決定される。ＤＡＣ２０２の前段でこのサンプルＳ（ｔ）にＬＵＴ２０８から取り出された訂正因子ｈが乗算される。訂正後、ＲＦＩ−Ｑ変調器２０３でサンプルがアップコンバートされ、ＨＰＡ２０４に送られる。ＨＰＡ出力からのＲＦ信号の一部はダウンコンバートされ、遅延Δの後に誤差信号ｅｒｒ（ｔ）が測定される。

総伝播遅延Δは２０システムクロックであるものと仮定する。適応アルゴリズムは典型的にはＬＭＳアプローチに基づくものであり、時刻ｔ２０におけるフィードバック信号ｙ（ｔ）と遅延入力信号Ｓ（ｔ−Δ）を比較することで、訂正因子の差分

の値を決定する。こうして、時刻ｔ２０における訂正の後、訂正因子に対する新たな値ｈ’＝ｈ＋Δｈが利用可能になる。この新たな値ｈ’がＬＵＴ２０８の更新に用いられる。すなわち、ｈ＝ｈ’となる。ＤＰＤについて重要なのは、入力信号Ｓ（ｔ）に対するＨＰＡの反応であるフィードバック信号ｙ（ｔ）が伝播遅延Δを伴っていることである。

もし、連続する時刻ｔ１、ｔ２、ｔ３等における入力信号サンプルＳ（ｔ）が同じであり、ＬＵＴ２０８内の同じアドレスを使用するものとすれば、すなわち、それらのサンプルが同じ複素訂正因子ｈを使用するものとすれば、図２に示されるＤＰＤに関する問題が生じ、オーバーシュートが発生することになる。こうして、時刻ｔ２０におけるｈ’＝ｈ＋Δｈの初期訂正の後、時刻ｔ２１、ｔ２２等において追加訂正が発生することになる。その理由は、ＬＵＴ更新アルゴリズムｈ’＝ｈ＋Δｈが依然として古い（遅延した）データｙ（ｔ）を使用しているためである。したがって、ｈに対する単一の訂正Δｈの代わりに、伝播遅延に起因して、時刻ｔ２１、ｔ２２等において追加訂正が発生することになる。こうして、この例での時刻ｔ２２における複素訂正因子は、正しい値であるｈ’＝ｈ＋Δｈの代わりにｈ’＝ｈ＋３Δｈになってしまう。すなわち、３倍のオーバーシュートが発生する。このようなオーバーシュートはＤＰＤを不安定にし、ＬＭＳアルゴリズムの収束に要する時間を増加させる。

特許文献１及び２は、前置歪み器付き歪み補償器に関する。

特開２００１−１８９６８５号公報 特開２００５−０２０３７３号公報

"Digital Predistortion Reference Design"、［online］、［２００７年６月１１日検索］、インターネット＜ＵＲＬ：http://www.altera.com/literature/an/an314.pdf＞

本発明の課題は、増幅信号の非線形歪みを補償する訂正因子の不要な追加訂正に起因する非定常なＤＰＤ性能を改善することである。
歪み補償装置は、補償器、更新情報計算部、及び制御部を備える。補償器は、第１の入力信号に訂正因子を印加することで、第１の入力信号を増幅して得られる増幅信号の歪みを補償する。更新情報計算部は、第１の入力信号及び増幅信号に基づいて訂正因子を更新する。制御部は、第１の入力信号の値が第１の入力信号の直前に連続して入力された複数の入力信号のうちの第２の入力信号の値と同じであるとき、訂正因子の更新を禁止する。

増幅装置は、増幅部、補償器、更新情報計算部、及び制御部を備える。増幅部は、第１の入力信号を増幅して増幅信号を出力する。補償器は、第１の入力信号に訂正因子を印加することで増幅信号の歪みを補償する。更新情報計算部は、第１の入力信号及び増幅信号に基づいて訂正因子を更新する。制御部は、第１の入力信号の値が第１の入力信号の直前に連続して入力された複数の入力信号のうちの第２の入力信号の値と同じであるとき、訂正因子の更新を禁止する。

これらの装置によれば、同じ訂正因子に対応するいくつかの連続する入力信号に対して、訂正因子の更新が禁止される。したがって、訂正因子の不要な追加訂正が禁止され、非定常なＤＰＤ性能が改善される。

典型的なＨＰＡの振幅−振幅性能を示すグラフである。 ＤＰＤリファレンス設計を示す構成図である。 訂正因子の訂正を示すタイミングチャートである。 訂正因子の追加訂正を示すタイミングチャートである。 本発明の実施形態の増幅装置の構成図である。 更新イネーブル信号の変化を示すタイミングチャートである。

以下、図面を参照しながら、本発明を実施するための最良の形態を詳細に説明する。
図５は、本発明の実施形態の先進的なＬＵＴ更新アルゴリズムを用いたＨＰＡ装置の構成を示している。このＨＰＡ装置は、図２に示される構成において、ＬＵＴ２０８、加算器２０９、更新部２１０、乗算器２１１、及び減算器２１２を、それぞれＬＵＴ５０４、加算器５０５、更新部５０６、乗算器５０７、及び減算器５０８に置き換えた構成を有する。さらに、Ｎを正の整数として、アドレス格納部５０１、比較器５０２−１乃至５０２−Ｎ、及び論理積（ＡＮＤ）回路５０３が追加されている。このＨＰＡ装置は、無線通信システムにおける送信機として用いられる。

クロック毎のＬＵＴ更新を防止してΔｈが正しい値を有するときだけＬＵＴ更新を行うようにするため、ＬＵＴ５０４に付加的なＥＮＢ（イネーブル）ピンを導入する。アドレス格納部５０１、比較器５０２−１乃至５０２−Ｎ、及びＡＮＤ回路５０３は、ＥＮＢピンを用いてＬＵＴ更新を許可又は禁止する。直前Ｎ個の隣接する時間間隔におけるサンプルが現在のサンプルと異なる場合にのみ、ＬＵＴ更新が許可される。一般的には、各入力サンプルＳ（ｔ）は、図５においてＲｅａｄＡｄｄｒ又はＷｒｉｔｅＡｄｄｒとして表記される、唯一のＬＵＴエントリアドレスに対応している。

アドレス格納部５０１は、シフトレジスタ又はメモリデバイスにより実現され、遅延部２０６からのＮ個の連続する出力、すなわち、ＬＵＴ５０４に対するＮ個のライトアドレスＡｄｄｒ［１］乃至Ａｄｄｒ［Ｎ］を格納する。比較器５０２−ｉ（ｉ＝１，２，．．．，Ｎ）は、アドレス格納部５０１に格納されたＡｄｄｒ［ｉ］を遅延部２０６から出力されるライトアドレスと比較し、比較結果を出力する。双方のアドレスが同じであれば、論理“０”（低レベル信号）が比較器５０２−ｉから出力される。双方のアドレスが異なっていれば、論理“１”（高レベル信号）が比較器５０２−ｉから出力される。ＡＮＤ回路５０３は、比較器５０２−１乃至５０２−Ｎから出力されるＮ個の比較結果の論理積を、更新イネーブル信号としてＬＵＴ５０４、加算器５０５、更新部５０６、乗算器５０７、及び減算器５０８に出力する。

したがって、Ｎ個の隣接する位置におけるアドレスＡｄｄｒ［１］乃至Ａｄｄｒ［Ｎ］のすべてが遅延部２０６から出力される現在のライトアドレスと異なっていれば、更新イネーブル信号は論理“１”の値を有し、アクティブとなる。この場合、ＬＵＴ５０４におけるＬＵＴ更新は許可される。Ａｄｄｒ［１］乃至Ａｄｄｒ［Ｎ］のいずれかが現在のライトアドレスと同じであれば、更新イネーブル信号は論理“０”の値を有し、非アクティブとなる。この場合、ＬＵＴ更新は禁止され、訂正因子ｈのオーバーシュートが回避される。

図４に示される例では、図６に示されるように、更新イネーブル信号は時刻ｔ２０まではアクティブであり、その後非アクティブとなる。こうして、時刻ｔ２１及びｔ２２におけるオーバーシュートが回避される。比較されるアドレスの数Ｎは、例えば、オーバーシュートの改善とハードウェアコストとのトレードオフにより決定される。

さらに、論理“０”の更新イネーブル信号は、ＬＵＴ５０４に対する新たな訂正因子ｈ’＝ｈ＋Δｈを計算する全回路を一時停止して、“スリープモード”に設定する。図５に示される構成では、加算器５０５、更新部５０６、乗算器５０７、及び減算器５０８がスリープモードに設定され、計算を停止する。このような一時停止動作により、消費電力が削減され、電池の寿命が伸長される。

上述したように、一般的なケースでは、図２に示されるＤＰＤのＬＵＴはクロック毎に更新される。このような恒久的な更新によれば、複数の入力サンプルが同じＬＵＴエントリに対応する場合に、ＤＰＤの安定性とＤＰＤ整定時間に関する問題が引き起こされる。この問題を解決するために、ＬＵＴに付加的な“イネーブル”ピンを導入するとともに、付加的な制御ロジックを導入した。同じＬＵＴエントリに対応するいくつかの連続するサンプルに対するＬＵＴ更新を禁止することで、非定常なＤＰＤ性能が改善され、消費電力が削減される。

Claims (7)

1. 第１の入力信号に訂正因子を印加することで、該第１の入力信号を増幅して得られる増幅信号の歪みを補償する補償器と、
   前記第１の入力信号及び前記増幅信号に基づいて前記訂正因子を更新する更新情報計算部と、
   前記第１の入力信号の値が該第１の入力信号の直前に連続して入力された複数の入力信号のうちの第２の入力信号の値と同じであるとき、前記訂正因子の更新を禁止する制御部と
   を備える歪み補償装置。
2. 前記補償器が、それぞれのアドレスを有する複数の訂正因子を含み、前記更新情報計算部が、前記第１の入力信号の値に対応する第１のアドレスを有する前記訂正因子を更新し、前記制御部が、該訂正因子が前記第２の入力信号に基づいて既に更新され、該第１のアドレスが該第２の入力信号の値に対応する第２のアドレスと同じであるとき、該訂正因子の更新を禁止する、請求項１記載の歪み補償装置。
3. 前記制御部が、前記複数の入力信号の値に対応する複数のアドレスを格納する格納部と、該格納部に格納された該複数のアドレスのうちの各アドレスを前記第１のアドレスと比較する比較部と、該複数のアドレスのすべてが該第１のアドレスと異なるときにアクティブな更新イネーブル信号を前記補償器に出力し、該複数のアドレスのうち少なくとも１つが該第１のアドレスと同じであるときに非アクティブな更新イネーブル信号を前記補償器に出力する論理回路とを含む、請求項２記載の歪み補償装置。
4. 前記論理回路が、前記複数のアドレスのうち少なくとも１つが前記第１のアドレスと同じであるときに前記非アクティブな更新イネーブル信号を前記更新情報計算部に出力し、該非アクティブな更新イネーブル信号が該更新情報計算部の更新動作を一時停止する、請求項３記載の歪み補償装置。
5. 前記比較器が、前記複数のアドレスのうちの各アドレスが前記第１のアドレスと同じでないときに該アドレスに対する高レベル信号を出力し、前記複数のアドレスのうちの各アドレスが前記第１のアドレスと同じであるときに該アドレスに対する低レベル信号を出力し、前記論理回路が、前記比較部から出力される複数の信号の論理積を前記更新イネーブル信号として出力する、請求項３又は４記載の歪み補償装置。
6. 第１の入力信号を増幅して増幅信号を出力する増幅部と、
   前記第１の入力信号に訂正因子を印加することで前記増幅信号の歪みを補償する補償器と、
   前記第１の入力信号及び前記増幅信号に基づいて前記訂正因子を更新する更新情報計算部と、
   前記第１の入力信号の値が該第１の入力信号の直前に連続して入力された複数の入力信号のうちの第２の入力信号の値と同じであるとき、前記訂正因子の更新を禁止する制御部と
   を備える増幅装置。
7. 増幅部の出力信号の歪みを補償する歪み補償方法であって、
   第１の入力信号に訂正因子を印加し、
   前記増幅部により前記第１の入力信号を増幅して、前記訂正因子により歪みが補償された増幅信号を求め、
   前記第１の入力信号及び前記増幅信号に基づいて前記訂正因子を更新し、
   前記第１の入力信号の値が該第１の入力信号の直前に連続して入力された複数の入力信号のうちの第２の入力信号の値と同じであるとき、前記訂正因子の更新を禁止する
   歪み補償方法。

Images