KR101348275B1 - 전력 증폭기의 전치 왜곡 장치와 방법 - Google Patents

전력 증폭기의 전치 왜곡 장치와 방법 Download PDF

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Abstract

본 발명은 전치 왜곡 장치와 방법에 관한 것으로, 더욱 상세하게는 전력 증폭기에서 출력되는 출력 신호의 왜곡을 최소화할 수 있는 전치 왜곡 장치와 방법에 관한 것이다.
본 발명은, 전력 증폭기의 전치 왜곡 장치에 있어서, 입력 신호의 크기를 계산하는 입력 신호 크기 계산부와, 상기 계산된 입력 신호의 크기를 양자화하고, 상기 양자화된 데이터를 미리 저장된 메모리 주소들 중 어느 하나의 메모리 주소에 매핑하여 상기 매핑된 메모리 주소를 출력하는 양자화 매퍼와, 상기 출력된 메모리 주소를 제공받아 상기 메모리 주소가 지시하는 복소 보정 계수와 바이어스 전압 값을 출력하는 룩업 테이블과, 상기 출력된 복소 보정 계수와 상기 입력 신호를 곱하여 전치 왜곡 신호를 생성하고, 상기 생성된 전치 왜곡 신호를 상기 전력 증폭기의 입력으로 제공하는 곱셈기를 구비하는 전치 왜곡부; 및 상기 전력 증폭기의 출력 신호와 상기 입력 신호를 비교하여 오차 신호를 생성하고, 상기 생성된 오차 신호의 크기가 최소가 되도록 상기 복소 보정 계수를 갱신하는 복소 보정 계수 갱신부를 포함하고, 상기 전치 왜곡부는, 상기 복소 보정 계수가 갱신되는 동안 상기 입력 신호의 크기에 해당하는 일정한 바이어스 전압 값을 상기 전력 증폭기의 바이어스로 제공한다.

Description

전력 증폭기의 전치 왜곡 장치와 방법{PRE-DISTORTION APPARATUS OF POWER AMPLITUDE AND METHOD THE SAME}
본 발명은 전치 왜곡 장치와 방법에 관한 것으로, 더욱 상세하게는 전력 증폭기에서 출력되는 출력 신호의 왜곡을 최소화할 수 있는 전치 왜곡 장치와 방법에 관한 것이다.
유/무선 통신시스템에서 송신단은 송신 신호가 유/무선 채널에서 감쇄되는 것을 고려하여 송신 신호가 수신단에 도달할 수 있도록 송신 신호의 전력을 증폭시킨다. 송신 신호의 전력을 증폭시키는 역할을 담당하는 것이 전력 증폭기이다.
전력 증폭기는 입력 신호와 출력 신호가 선형성을 유지해야 효율을 높일 수 있다. 하지만, 일반적으로 전력 증폭기는 비선형 특성을 가지고 있다.
전력 증폭기의 비선형 특성을 선형화하는 방식에는 여러 가지가 있는데, 그 중 디지털 전치 왜곡 방식은 전력 증폭기의 비선형 특성을 개선하기 위해 고안된 것으로, 전력 증폭기로 입력되는 신호를 미리 왜곡시킴으로써 전력 증폭기의 입력과 출력의 관계를 선형화한다.
디지털 전치 왜곡 방식의 구체적인 예로서, 입력 신호와 비선형 왜곡 신호를 적응적으로 비교하여 입력 신호의 크기에 따른 복소 보정 값을 계산하여 실시간으로 보정하는 복소 이득 기반의 디지털 전치 왜곡 방식과 전력 증폭기의 비선형 왜곡 성분을 수차의 다항식으로 근사화하여 다항식의 계수를 입출력 신호로부터 적응적으로 계산하여 전력 증폭기의 역 전달함수를 계산한 후 이를 송신 신호에 보정하는 다항식 기반의 디지털 전치 왜곡 방식이 있다.
복소 이득 기반의 디지털 전치 왜곡 장치는 일반적으로 일정한 바이어스 전압에 의해 전력 증폭기의 특성이 변화하지 않을 때의 선형화 방법을 제공한다. 그러나 최근에 주로 사용되는 '고효율 전력 증폭기'는 바이어스 전압이 입력 신호에 의해 가변되기 때문에 고효율 전력 증폭기의 특성이 입력 신호의 크기에 의해 변화된다. 따라서 디지털 전치 왜곡 장치를 사용하여 고효율 전력 증폭기를 선형화하기는 어렵다.
또한, 전치 왜곡 장치와 입력 신호에 따라 바이어스가 가변되는 고효율 전력 증폭기가 함께 구성될 경우, 복소 보정 계수가 갱신되는 동안에 고효율 전력 증폭기의 바이어스 전압이 변화하여 적응 알고리즘의 수렴특성이 열화되는 문제가 있다.
따라서 본 발명은 전력 증폭기를 선형화하여 출력 신호의 왜곡을 최소화할 수 있는 전치 왜곡 장치와 방법을 제공한다.
또한, 본 발명은 복소 보정 계수가 갱신되는 동안에 전력 증폭기의 바이어스 전압을 고정시킬 수 있는 전치 왜곡 장치와 방법을 제공한다.
본 발명에 따른 장치는, 전력 증폭기의 전치 왜곡 장치에 있어서, 입력 신호의 크기를 계산하는 입력 신호 크기 계산부와, 상기 계산된 입력 신호의 크기를 양자화하고, 상기 양자화된 데이터를 미리 저장된 메모리 주소들 중 어느 하나의 메모리 주소에 매핑하여 상기 매핑된 메모리 주소를 출력하는 양자화 매퍼와, 상기 출력된 메모리 주소를 제공받아 상기 메모리 주소가 지시하는 복소 보정 계수와 바이어스 전압 값을 출력하는 룩업 테이블과, 상기 출력된 복소 보정 계수와 상기 입력 신호를 곱하여 전치 왜곡 신호를 생성하고, 상기 생성된 전치 왜곡 신호를 상기 전력 증폭기의 입력으로 제공하는 곱셈기를 구비하는 전치 왜곡부; 및 상기 전력 증폭기의 출력 신호와 상기 입력 신호를 비교하여 오차 신호를 생성하고, 상기 생성된 오차 신호의 크기가 최소가 되도록 상기 복소 보정 계수를 갱신하는 복소 보정 계수 갱신부를 포함하고, 상기 전치 왜곡부는, 상기 복소 보정 계수가 갱신되는 동안 상기 입력 신호의 크기에 해당하는 일정한 바이어스 전압 값을 상기 전력 증폭기의 바이어스로 제공한다.
또한, 본 발명에 따른 방법은, 전력 증폭기의 전치 왜곡 방법에 있어서, 입력 신호의 크기를 계산하는 과정과, 상기 계산된 입력 신호의 크기를 양자화하는 과정과, 상기 양자화된 데이터를 미리 저장된 메모리 주소들 중 어느 하나의 메모리 주소에 매핑하여 상기 매핑된 메모리 주소를 출력하는 과정과, 상기 출력된 메모리 주소가 지시하는 복소 보정 계수와 상기 전력 증폭기의 바이어스 전압 값을 출력하는 과정과, 상기 복소 보정 계수가 갱신되는 동안 상기 바이어스 전압 값을 상기 전력 증폭기의 바이어스로 제공하는 과정과, 상기 복소 보정 계수와 상기 입력 신호를 곱하여 전치 왜곡 신호를 생성하는 과정과, 상기 전력 증폭기의 출력 신호와 상기 입력 신호를 비교하여 오차 신호를 생성하는 과정과, 상기 생성된 오차 신호의 크기가 최소가 되도록 상기 복소 보정 계수를 갱신하는 과정을 포함한다.
본 발명에 따른 전치 왜곡 장치와 방법을 사용하면, 전력 증폭기의 출력 신호의 왜곡을 최소화할 수 있는 이점이 있다.
또한, 본 발명은 복소 보정 계수가 갱신되는 동안에 전력 증폭기의 바이어스 전압을 고정시킬 수 있는 이점이 있다.
도 1은 복소 이득 기반의 선형화 장치의 블록도,
도 2는 본 발명의 일 실시 예에 따른 전치 왜곡 장치를 도시한 도면,
도 3은 도 2에 도시된 전치 왜곡 장치에서 1차원 복소 룩업 테이블을 설명하기 위한 도면,
도 4는 본 발명의 일 실시 예에 따른 전치 왜곡 방법을 설명하기 위한 순서도이다.
이하 첨부된 도면을 참조하여 본 발명을 설명한다. 본 발명을 설명함에 있어 당업자에게 자명한 부분에 대하여는 본 발명의 요지를 흩뜨리지 않도록 생략하기로 한다. 또한 이하에서 설명되는 각 용어들은 본 발명의 이해를 돕기 위해 사용된 것일 뿐이며, 각 제조 회사 또는 연구 그룹에서는 동일한 용도임에도 불구하고 서로 다른 용어로 사용될 수 있음에 유의해야 한다.
본 발명은 입력 신호의 크기에 따라 비선형성이 결정되는 고효율 전력 증폭기를 선형화하기 위해 입력 신호의 크기에 따른 복소 보정 값을 적응적으로 계산하고, 계산된 복소 보정 값을 이용하여 입력 신호를 효율적으로 보정하여 고효율 전력 증폭기에서 출력되는 출력 신호의 왜곡을 최소화할 수 있는 전치 왜곡 장치와 방법에 관한 것이다.
이하 첨부된 도면을 참조하여 본 발명을 설명하도록 한다.
도 1은 복소 이득 기반의 디지털 전치 왜곡 장치의 블록도이다.
도 1을 참조하면, 복소 이득 기반의 디지털 전치 왜곡 장치는 신호 크기 계산기(101), 1차원 복소 룩업 테이블(102), 곱셈기(103), 전력 증폭기(104), 감쇄기(105), 지연필터(106), 덧셈기(107) 및 적응 알고리즘 수행기(108)를 포함한다.
신호 크기 계산기(101)는 송신 신호(x(n))의 크기를 계산한다.
1차원 복소 룩업 테이블(102)은 신호 크기 계산기(101)에서 계산된 송신 신호의 크기를 입력받는다. 그리고 입력 신호의 크기에 따른 복소 보정 계수들을 미리 저장하고 있다. 따라서 1차원 복소 룩업 테이블(102)은 신호 크기 계산기(101)에서 계산된 송신 신호의 크기에 해당하는 복소 보정 계수를 출력한다.
곱셈기(103)는 1차원 복소 룩업 테이블(102)에서 출력된 복소 보정 계수와 송신 신호(x(n))를 곱하여 전치 왜곡 신호(z(n))를 출력한다.
곱셈기(103)에서 출력된 전치 왜곡 신호(z(n))는 디지털 아날로그 변환기(미도시)와 주파수 상향 변환기(미도시)를 통과하여 RF(Radio Frequency) 신호로 변환된 후 비선형 전력 증폭기(104)로 입력된다.
전력 증폭기(104)의 출력 신호는 피드백되어 감쇄기(105)로 입력된다.
감쇄기(105)는 피드백된 출력 신호의 크기를 전력 증폭기(104)의 이득만큼 줄인다.
감쇄기(105)에 의해 감쇄된 출력 신호는 디지털 출력 신호로 변환된 후, 비교기(107)로 입력된다.
비교기(107)는 원 송신 신호(x(n))가 지연 필터(106)를 통과한 후의 신호와 디지털 출력 신호를 비교하여 오차 신호(e(n))를 출력한다.
적응 알고리즘 수행기(108)는 비교기(107)에서 출력된 오차 신호(e(n))의 크기가 최소가 되도록 최소 자승법 등의 알고리즘을 이용하여 1차원 복소 룩업 테이블(102)에 저장된 복소 보정 계수를 갱신한다.
도 1에 도시된 복소 이득 기반의 디지털 전치 왜곡 장치는 일반적으로 일정한 바이어스 전압에 의해 전력 증폭기(104)의 특성이 변화하지 않을 때의 선형화 방법을 제안하고 있다. 하지만, 최근에 주로 사용되는 '고효율 전력 증폭기'는 바이어스 전압이 입력 신호에 의해 가변되기 때문에 고효율 전력 증폭기의 특성이 입력 신호의 크기에 의해 변화된다. 따라서 도 1에 도시된 디지털 전치 왜곡 장치를 사용하여 고효율 전력 증폭기를 선형화하기는 어렵다.
또한, 도 1에 도시된 전치 왜곡 장치와 입력 신호에 따라 바이어스가 가변되는 고효율 전력 증폭기가 함께 구성될 경우, 복소 보정 계수가 갱신되는 동안에 고효율 전력 증폭기의 바이어스 전압이 변화하여 적응 알고리즘의 수렴특성이 열화되는 문제가 있다.
따라서 본 발명에서는 위와 같은 문제를 해결하기 위한 회로를 제안한다.
도 2는 본 발명의 일 실시 예에 따른 전치 왜곡 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 전치 왜곡 장치(200)는, 전치 왜곡부(210), 복소 보정 계수 갱신부(240)를 포함한다.
전치 왜곡부(210)는 입력 신호(x(n))의 크기를 계산하고, 입력 신호(x(n))의 크기에 해당하는 복소 보정 계수를 출력하여 입력 신호(x(n))의 전치 왜곡 신호(z(n))를 생성한다. 그리고 생성된 전치 왜곡 신호(z(n))를 전력 증폭기(PA, 220)의 입력 단자로 제공한다.
또한, 전치 왜곡부(210)는, 출력된 복소 보정 계수가 갱신되는 동안, 입력 신호(x(n))의 크기에 해당하는 일정한 바이어스 전압 값을 전력 증폭기(220)의 바이어스 단자로 제공한다.
좀 더 구체적으로, 도 2를 참조하여 전치 왜곡부(210)를 설명하도록 한다.
도 2를 참조하면, 전치 왜곡부(210)는 입력 신호 크기 계산부(211), 양자화 매퍼(213), 1차원 룩업 테이블(215) 및 곱셈기(217)를 포함한다.
입력 신호 크기 계산부(211)는 입력 신호(x(n))를 입력받아 입력 신호(x(n))의 크기를 계산한다.
양자화 매퍼(213)는 입력 신호 크기 계산부(211)에서 계산된 입력 신호(x(n))의 크기를 양자화한다. 그리고 양자화된 데이터를 미리 저장된 메모리 주소들 중 어느 하나의 메모리 주소에 매핑한다. 그리고 매핑된 특정 메모리 주소를 1차원 룩업 테이블(215)로 출력한다.
1차원 룩업 테이블(215)은 입력되는 메모리 주소가 지시하는 복소 보정 계수와 바이어스 전압 값을 출력한다. 좀 더 구체적으로 첨부된 도 3을 참조하여, 1차원 룩업 테이블(215)을 설명하도록 한다.
도 3은 본 발명의 일 실시 예에 따른 전치 왜곡 장치에서 1차원 룩업 테이블을 설명하기 위한 도면이다.
도 3을 참조하면, 입력 신호(x(n))가 입력 신호 크기 계산부(211)로 입력되면, 입력 신호 크기 계산부(211)는 시간(x축)을 미리 결정된 복수의 샘플들로 나누고, 각 샘플들에서의 입력 신호(x(n))의 크기(magnitude)를 계산한다.
그러면, 양자화 매퍼(213)는 입력 신호 크기 계산부(211)에서 계산된 입력 신호 크기 데이터를 전달받고, 전달받은 입력 신호 크기 데이터를 양자화하여 특정 메모리 주소에 매핑한다. 예를 들면, 입력 신호 크기를 8 레벨(3비트)로 나누고, 각 레벨들 별로 서로 다른 메모리 주소를 할당한다. 만약, 입력되는 입력 신호의 크기가 0.25 ~ 0.31252 사이에 있는 경우, 입력 신호를 0.25 ~ 0.31252 레벨에 할당된 메모리 주소(Add3)에 매핑한다. 그리고 양자화 매퍼(213)는 특정 메모리 주소인 Add3를 1차원 룩업 테이블(215)로 출력한다.
특정 메모리 주소(Add3)를 입력받은 1차원 룩업 테이블(215)은 Add3가 지시하는 복소 보정 계수(Mag3, Ang3)와 바이어스 전압 값(bias 3)을 출력한다. 출력된 복소 보정 계수(Mag3, Ang3)는 도 2에 도시된 곱셈기(217)로 입력되고, 바이어스 전압 값(bias 3)은 바이어스 제공부(230)로 입력되어 전력 증폭기(220)의 바이어스 전압으로 사용된다. 그리고 Add3의 메모리 주소에 매핑되는 입력 신호(x(n))의 크기가 다르더라도 1차원 룩업 테이블(215)에서는 Add3에 해당하는 Bias3의 값을 항상 전력 증폭기의 바이어스 값으로 사용되도록 출력하므로, Mag3과 Ang3의 복소 보정 계수가 갱신하는 동안, 전력 증폭기(220)의 바이어스는 고정될 수 있다.
곱셈기(217)는 1차원 룩업 테이블(215)에서 출력된 복소 보정 계수와 입력 신호(x(n))를 곱하여 전치 왜곡 신호(z(n))를 출력한다.
복소 보정 계수 갱신부(240)는 전력 증폭기(220)의 출력 신호(y(n))와 입력 신호(x(n))를 비교하여 오차 신호(e(n))를 생성하고, 생성된 오차 신호(e(n))의 크기가 최소가 되도록 1차원 룩업 테이블(215)에서 출력된 복소 보정 계수를 갱신한다.
좀 더 구체적으로, 복소 보정 계수 갱신부(240)는 지연필터(241), 비교기(243) 및 적응 알고리즘 수행기(245)를 포함한다.
지연필터(241)는 입력 신호(x(n))를 미리 결정된 시간만큼 지연시킨다. 이는 최초 입력 신호(x(n)가 전치 왜곡부(210)와 전력 증폭기(220)를 통과하여 출력된 출력 신호와의 동기를 위함이다.
비교기(243)는 시간 지연된 입력 신호에서 전력 증폭기(220)의 출력 신호(y(n))가 감쇄기(260)를 통과하여 감쇄된 출력 신호를 빼서 오차 신호(e(n))를 생성한다.
적응 알고리즘 수행기(245)는 비교기(243)에서 생성된 오차 신호(e(n))를 입력받아 오차 신호(e(n))가 최소가 되도록 최소 자승법과 같은 적응 알고리즘을 이용하여 1차원 룩업 테이블(215)에 저장된 복소 보정 계수를 갱신한다.
바이어스 제공부(230)는 1차원 룩업 테이블(215)에서 출력된 바이어스 전압 값을 제공받아 아날로그 신호로 변환하고, 변환된 아날로그 바이어스 값을 변조하여 전력 증폭기(220)의 바이어스 단자로 출력한다.
이러한 바이어스 제공부(230)는 디지털 아날로그 변환기(231)와 바이어스 변조기(233)를 포함한다. 디지털 아날로그 변환기(231)는 1차원 룩업 테이블(215)로부터 입력되는 디지털 바이어스 값을 아날로그 바이어스 값으로 출력하고, 바이어스 변조기(233)는 디지털 아날로그 변환기(231)에서 출력된 아날로그 바이어스 값을 변조하여 전력 증폭기(220)의 바이어스 단자로 출력한다.
도 2에서, 디지털 주파수 상향기(251)는 전치 왜곡 신호(z(n))를 아날로그 전치 왜곡 신호로 변환하고, 변환된 아날로그 전치 왜곡 신호를 국부발진기(253)의 국부발진주파수를 참조하여 상향 변환하여 RF 신호를 출력한다. 디지털 주파수 상향기(251)에서 출력된 RF 신호는 전력 증폭기(220)의 입력단자로 입력된다.
감쇄기(260)는 전력 증폭기(220)에서 출력된 출력 신호(y(n))를 전력 증폭기(220)의 이득만큼 감쇄한다.
디지털 주파수 하향기(255)는 감쇄기(260)에 의해 감쇄된 출력 신호를 디지털 신호로 변환하고, 디지털 신호로 변환된 출력 신호를 국부발진기(253)의 국부발진주파수를 참조하여 하향 변환한다. 그리고 하향 변환된 출력 신호를 복소 보정 계수 갱신부(240)의 비교기(243)로 출력한다.
그러면, 도 2에 도시된 본 발명의 일 실시 예에 따른 전치 왜곡 방법을 첨부된 도 4를 참조하여 이하에서 구체적으로 설명하도록 한다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 전치 왜곡 방법은, 송신하고자 하는 송신 신호 즉, 입력 신호(x(n))의 크기를 계산한다(410). 입력 신호의 크기를 계산하는 방법은 시간을 미리 결정된 샘플로 샘플링하고, 각 샘플들에서 대표값을 계산한다.
410 과정 이후, 샘플들 각각에 대한 입력 신호의 크기 데이터를 양자화 매핑한다(420). 양자화 매핑과정은, 입력 신호의 크기 데이터를 특정 메모리 주소에 매핑한다. 예를 들면, 도 3에 도시된 바와 같이, 입력 신호 크기를 8 레벨(3비트)로 나누고, 각 레벨들 별로 서로 다른 메모리 주소를 할당한다. 만약, 입력되는 입력 신호의 크기가 0.25 ~ 0.31252 사이에 있는 경우, 입력 신호를 0.25 ~ 0.31252 레벨에 할당된 메모리 주소(Add3)에 매핑한다.
420 과정 이후, 1차원 룩업 테이블을 참조하여 특정 메모리 주소가 지시하는 복소 보정 계수와 일정한 바이어스 값을 출력한다(430). 1차원 룩업 테이블은 도 3에 도시된 바와 같이, 메모리 주소 별로 서로 다른 복소 보정 계수와 바이어스 값을 저장하고 있다. 따라서 1차원 룩업 테이블은 입력되는 메모리 주소가 지시하는 복소 보정 계수와 바이어스 값을 출력할 수 있다. 예를 들어, 입력으로 Add3의 메모리 주소가 입력되면, 1차원 룩업 테이블은 Add3가 지시하는 복소 보정 계수(Mag3, Ang3)와 바이어스 값(bias 3)을 출력한다.
430 과정 이후, 430 과정에서 출력된 복소 보정 계수와 입력 신호를 곱하여 전치 왜곡 신호를 생성한다(440).
한편, 420 과정에서 출력된 바이어스 값은 아날로그 신호로 변환되어진 후, 바이어스 변조기를 통해 변조되어 전력 증폭기의 바이어스로 사용된다.
440 과정에 의해 생성된 전치 왜곡 신호는 아날로그 신호로 변환되어진 후 상향 변환되어 RF 신호로 변환된다. 그리고 RF 신호는 전력 증폭기의 입력단으로 입력된다.
전력 증폭기는 입력단으로 입력된 RF 신호를 증폭한다. 증폭 시 420 과정에서 출력된 바이어스 값을 사용하여 RF 신호를 증폭한다.
전력 증폭기의 출력 신호는 피드백되고, 피드백된 출력 신호와 처음의 입력 신호를 비교하여 입력 신호의 오차 신호를 생성한다(450). 오차 신호는 처음의 입력 신호를 소정 시간 지연시킨 신호에서 출력 신호를 전력 증폭기의 이득만큼 감쇄시킨 후 하향 변환한 출력 신호를 빼서 생성한다.
450 과정을 통해 생성된 오차 신호가 최소가 되도록 최소 자승법 등과 같은 적응 알고리즘을 사용하여 상기 430 과정에서 출력된 복소 보정 계수를 갱신한다(460).
도 2 및 도 4에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 전치 왜곡 장치와 방법은, 복소 보정 계수가 갱신되는 동안에 입력 신호의 크기가 변하더라도 전력 증폭기의 특성이 변하지 않도록 바이어스를 고정시킴으로써, 전력 증폭기에서 출력되는 출력 신호의 왜곡을 방지할 수 있고, 전력 증폭기의 바이어스 전압이 변화하여 적응 알고리즘의 수렴특성이 열화되는 문제를 해결할 수 있는 이점이 있다.
또한, 종래의 복소 이득 기반의 전치 왜곡 장치를 바이어스 가변의 고효율 전력 증폭 장치와 간단하고도 효율적으로 결합할 수 있는 이점이 있다.
도면과 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
210: 전치 왜곡부 220: 전력 증폭기
230: 바이어스 제공부 240; 복소 보정 계수 갱신부
251: 디지털 주파수 상향기 253: 국부발진기
255: 디지털 주파수 하향기 260: 감쇄기

Claims (8)

  1. 삭제
  2. 전력 증폭기의 전치 왜곡 장치에 있어서,
    입력 신호의 크기를 계산하는 입력 신호 크기 계산부와, 상기 계산된 입력 신호의 크기를 양자화하고, 상기 양자화된 데이터를 미리 저장된 메모리 주소들 중 어느 하나의 메모리 주소에 매핑하여 상기 매핑된 메모리 주소를 출력하는 양자화 매퍼와, 상기 출력된 메모리 주소를 제공받아 상기 메모리 주소가 지시하는 복소 보정 계수와 바이어스 전압 값을 출력하는 룩업 테이블과, 상기 출력된 복소 보정 계수와 상기 입력 신호를 곱하여 전치 왜곡 신호를 생성하고, 상기 생성된 전치 왜곡 신호를 상기 전력 증폭기의 입력으로 제공하는 곱셈기를 구비하는 전치 왜곡부; 및
    상기 전력 증폭기의 출력 신호와 상기 입력 신호를 비교하여 오차 신호를 생성하고, 상기 생성된 오차 신호의 크기가 최소가 되도록 상기 복소 보정 계수를 갱신하는 복소 보정 계수 갱신부를 포함하고,
    상기 전치 왜곡부는, 상기 복소 보정 계수가 갱신되는 동안 상기 입력 신호의 크기에 해당하는 일정한 바이어스 전압 값을 상기 전력 증폭기의 바이어스로 제공하는, 전치 왜곡 장치.
  3. 전력 증폭기의 전치 왜곡 장치에 있어서,
    입력 신호의 크기를 계산하고, 상기 입력 신호의 크기에 해당하는 복소 보정 계수를 출력하여 상기 입력 신호의 전치 왜곡 신호를 생성하며, 상기 생성된 전치 왜곡 신호를 상기 전력 증폭기의 입력으로 제공하는 전치 왜곡부와,
    상기 입력 신호를 미리 결정된 시간만큼 지연시키는 지연필터와, 상기 지연된 입력 신호에서 상기 전력 증폭기의 출력 신호를 차감하여 오차 신호를 생성하는 비교기와, 상기 생성된 오차 신호를 제공받아 상기 오차 신호가 최소가 되도록 하는 적응 알고리즘을 이용하여 복소 보정 계수를 갱신하는 적응 알고리즘 수행기를 구비하는 복소 보정 계수 갱신부를 포함하고,
    상기 전치 왜곡부는, 상기 복소 보정 계수가 갱신되는 동안 상기 입력 신호의 크기에 해당하는 일정한 바이어스 전압 값을 상기 전력 증폭기의 바이어스로 제공하는, 전치 왜곡 장치.
  4. 제 3 항에 있어서, 상기 적응 알고리즘은,
    최소 자승법의 알고리즘인, 전치 왜곡 장치.
  5. 삭제
  6. 전력 증폭기의 전치 왜곡 방법에 있어서,
    입력 신호의 크기를 계산하는 과정과,
    상기 계산된 입력 신호의 크기를 양자화하는 과정과,
    상기 양자화된 데이터를 미리 저장된 메모리 주소들 중 어느 하나의 메모리 주소에 매핑하여 상기 매핑된 메모리 주소를 출력하는 과정과,
    상기 출력된 메모리 주소가 지시하는 복소 보정 계수와 상기 전력 증폭기의 바이어스 전압 값을 출력하는 과정과,
    상기 복소 보정 계수가 갱신되는 동안 상기 바이어스 전압 값을 상기 전력 증폭기의 바이어스로 제공하는 과정과,
    상기 복소 보정 계수와 상기 입력 신호를 곱하여 전치 왜곡 신호를 생성하는 과정과,
    상기 전력 증폭기의 출력 신호와 상기 입력 신호를 비교하여 오차 신호를 생성하는 과정과,
    상기 생성된 오차 신호의 크기가 최소가 되도록 상기 복소 보정 계수를 갱신하는 과정
    을 포함하는 전치 왜곡 방법.
  7. 전력 증폭기의 전치 왜곡 방법에 있어서,
    입력 신호의 크기를 계산하는 과정과,
    상기 입력 신호의 크기에 해당하는 복소 보정 계수와 상기 전력 증폭기의 바이어스 전압 값을 출력하는 과정과,
    상기 복소 보정 계수가 갱신되는 동안 상기 바이어스 전압 값을 상기 전력 증폭기의 바이어스로 제공하는 과정과,
    상기 복소 보정 계수와 상기 입력 신호를 곱하여 전치 왜곡 신호를 생성하는 과정과,
    상기 입력 신호를 미리 결정된 시간만큼 지연시키는 과정과,
    상기 지연된 입력 신호에서 상기 전력 증폭기의 출력 신호를 차감하여 오차 신호를 생성하는 과정과,
    상기 생성된 오차 신호의 크기가 최소가 되도록 상기 복소 보정 계수를 갱신하는 과정
    을 포함하는 전치 왜곡 방법.
  8. 전력 증폭기의 전치 왜곡 방법에 있어서,
    입력 신호의 크기를 계산하는 과정과,
    상기 입력 신호의 크기에 해당하는 복소 보정 계수와 상기 전력 증폭기의 바이어스 전압 값을 출력하는 과정과,
    상기 복소 보정 계수가 갱신되는 동안 상기 바이어스 전압 값을 상기 전력 증폭기의 바이어스로 제공하는 과정과,
    상기 복소 보정 계수와 상기 입력 신호를 곱하여 전치 왜곡 신호를 생성하는 과정과,
    상기 전력 증폭기의 출력 신호와 상기 입력 신호를 비교하여 오차 신호를 생성하는 과정과,
    상기 생성된 오차 신호를 제공받아 상기 오차 신호가 최소가 되도록 하는 최소 자승법 알고리즘을 이용하여 상기 복소 보정 계수를 갱신하는 과정
    을 포함하는 전치 왜곡 방법.
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