KR20180014180A

KR20180014180A - Dpd 시스템

Info

Publication number: KR20180014180A
Application number: KR1020187002217A
Authority: KR
Inventors: 쥔 슝; 펑 샤오; 지에리 왕; 타오 단
Original assignee: 다 탕 모바일 커뮤니케이션즈 이큅먼트 코포레이션 리미티드
Priority date: 2015-06-23
Filing date: 2016-06-16
Publication date: 2018-02-07
Also published as: EP3316537A4; EP3316537A1; WO2016206563A1; US10091037B2; EP3316537B1; CN105024960A; JP2018518916A; US20180191537A1; KR101867567B1; CN105024960B

Abstract

본 출원는 DPD 시스템을 제공하였다. 본 출원의 실시예에서 제공한 DPD 시스템은 룩업 테이블 유닛과 DPD 처리 유닛을 포함하며, 제1 내지 제N 룩업 테이블은 각각 제1 내지 제4 어드레스 변환 테이블에서 획득한 비트 시퀀스중의 두 비트 시퀀스를 병합하여 제1 내지 제N 룩업 테이블 어드레스를 획득하고, 제1 내지 제N 룩업 테이블 어드레스에 따라 제1 내지 제N의 DPD 계수를 검색하고, 또한 DPD 계수 결합 모듈을 통해 하나의 DPD 계수를 획득하며, 따라서 DPD 처리 유닛이 상기 DPD 계수 처리 모듈에 의해 처리 된 DPD 계수에 따라 상기 제1 주파수대역의 신호에 대해 DPD 처리를 수행하도록 한다. 본 출원의 실시예는 4 개의 어드레스 변환 테이블에 따라 룩업 어드레스를 획득하며, 또한 룩업 어드레스에 따라 룩업 테이블의 N 개의 DPD 계수를 획득하며, 또한 N 개의 DPD 계수에 따라 신호 처리에 마련된 최종 DPD 계수를 획득하여, 따라서 다중 주파수대역 DPD 시스템을 위해 룩업 어드레스 생성 방안을 제공하였으며, 다중 주파수대역의 DPD 처리를 달성한다.

Description

DPD 시스템

본 출원은 통신 기술 영역에 관한 것으로, 보다 상세하게는 DPD 시스템에 관한 것이다.

종래의 디지털 전치 왜곡(Digital PreDistortion, DPD) 기술은, DPD 룩업 테이블(Look-Up-Table, LUT)의 테이블 정보가 균일 양자화 분포로 되었기 때문에, LUT 테이블 어드레스의 룩업은 일반적으로 균일 양자화 기술을 채택한다.

DPD 시스템에 대해 말하자면, 메모리 다항식 모델을 기반으로하는 경우, 신호에 대한 전치 왜곡 수학 모델은 아래의 수학식과 같다:

…………（1）

식(1)에 있어서,

표현식은 아래와 같다.

…………（2）

식(1)에서,

은 입력 신호의 진폭이고,

는 양자화 인자(quantization factor)이며; 식(2)에서,

는 DPD 적응 필터(DPD adaptive filter calculation)로 계산하여 획득한 DPD 계수이다.

따라서, LUT 테이블의 입력 어드레스는 입력 신호가 양자화된 후의 진폭에 따라 결정된 것이며, 즉, 입력 신호의 진포

를 인덱스로 LUT 테비블에서 검색하여 획득한 DPD 계수이며, 해당 DPD 계수는 식(1)에서

로 표현된다. 따라서, DPD 계수를 업데이트하는 경우, 입력 신호의 진폭

을 인덱스로 DPD 계수를 저장한다.

그러나, 종래 기술은 일반적으로 단일 주파수대역 DPD 시스템에 적응되며, 단일 주파수대역 시스템은 특정 주파수대역을 위해 디자인하며, 단일 주파수대역 LUT 테이블 어드레스는 신호 진폭을 직접 절단함으로써 얻어지며, 다중 주파수대역 DPD 시스템에 적합하지 않는다.

본 출원의 실시예는 DPD 시스템을 제공하며, 다중 주파수대역에 적합한 룩업 테이블 어드레스를 생성하는 것을 통해, 다중 주파수대역 DPD 처리를 달성한다.

본 출원의 일 실시예에 따른 DPD 시스템은, 룩업 테이블 유닛과 DPD 처리 유닛을 포함하며, 상기 룩업 테이블 유닛은, 제1 내지 제4 어드레스 변환 테이블, 제1 내지 제N 룩업 테이블 및 DPD 계수 결합 모듈을 포함하며, 여기서, 제1 내지 제N 룩업 테이블은 다중 주파수대역 룩업 테이블이며, N = 2M, M은 레코드 길이이고, M은 양의 정수이며,

제1 어드레스 변환 테이블은, 제1 주파수대역의 제1 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라 대응되는 제2 길이의 제1 비트 시퀀스를 획득하도록 마련되며, 여기서, 상기 제1 길이는 제2 길이보다 크고, 제2 어드레스 변환 테이블은, 제2 주파수대역의 제1 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라, 대응되는 제2 길이의 제2 비트 시퀀스를 획득하도록 마련되고,

제3 어드레스 변환 테이블은, 제1 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라, 대응되는 제2 길이의 제3 비트 시퀀스를 획득하도록 마련되고, 상기 제1 주파수대역의 제2 신호는 상기 제1 주파수대역의 제1 신호를 지연하여 획득한 것이고,

제4 어드레스 변환 테이블은, 제2 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라, 대응되는 제2 길이의 제4 비트 시퀀스를 획득하도록 마련되며, 상기 제2 주파수대역의 제2 신호는 상기 제2 주파수대역의 제1 신호를 지연하여 획득한 것이며;

상기 제1 내지 제N 룩업 테이블중의 제i 룩업 테이블은, 제 1 주파수대역의 한 신호에 대응하는 제2 길이의 비트 시퀀스와 제2 주파수대역의 한 신호에 대응하는 제2 길이의 비트 시퀀스를 병합하여 획득한 제i 룩업 테이블 어드레스에 따라, 상기 제i 룩업 테이블 어드레스에 따라 제i DPD 계수를 검색하도록 마련되며, 1≤i≤N;

DPD 계수 결합 모듈은, 상기 제1 내지 제N DPD 계수들을 처리하여 하나의 DPD 계수를 획득하도록 마련되고;

DPD 처리 유닛은, 상기 DPD 계수 처리 모듈에 의해 처리 된 DPD 계수에 따라 상기 제1 주파수대역의 신호에 대해 DPD 처리를 수행하도록 마련된다.

바람직하게, M=1,

제1 룩업 테이블은, 구체적으로 상기 제1 비트 시퀀스 및 제2 비트 시퀀스에 의해 형성된 제1 룩업 테이블 어드레스에 따라 제1 DPD 계수를 검색하도록 마련되며; 여기서, 비트 순위의 내림차순으로, 상기 제1 룩업 테이블 어드레스는 제1 비트 시퀀스 및 제2 비트 시퀀스를 포함하고,

제2 룩업 테이블은, 구체적으로 상기 제3 비트 시퀀스 및 상기 제4 비트 시퀀스에 의해 형성된 제2 룩업 테이블 어드레스에 따라 제2 DPD 계수를 탐색하도록 마련되며; 여기서, 비트 순위의 내림차순으로, 상기 제2 룩업 테이블 어드레스는 제3 비트 시퀀스 및 제4 비트 시퀀스를 포함한다.

바람직하게, M=2,

제1 룩업 테이블은, 구체적으로 상기 제1 비트 시퀀스 및 상기 제2 비트 시퀀스에 의해 형성된 제1 룩업 테이블 어드레스에 따라 제1 DPD 계수를 검색하도록 마련되며; 여기서, 비트 순위의 내림차순으로, 상기 제1 룩업 테이블 어드레스는 제1 비트 시퀀스 및 상기 제2 비트 시퀀스를 포함하고,

제2 룩업 테이블은, 구체적으로 상기 제1 비트 시퀀스 및 상기 제2 비트 시퀀스에 의해 형성된 제2 룩업 테이블 어드레스에 따라 제2 DPD 계수를 탐색하도록 마련되며; 여기서, 비트 순위의 내림차순으로, 상기 제2 룩업 테이블 어드레스는 상기 제1 비트 시퀀스 및 상기 제2 비트 시퀀스를 포함하고,

제3 룩업 테이블은, 구체적으로 상기 제3 비트 시퀀스 및 상기 제4 비트 시퀀스에 의해 형성된 제3 룩업 테이블 어드레스에 따라 제3 DPD 계수를 탐색하도록 마련되며; 여기서, 비트 순위의 내림차순으로, 상기 제3 룩업 테이블 어드레스는 상기 제3 비트 시퀀스 및 상기 제4 비트 시퀀스를 포함하고,

제4 룩업 테이블은, 구체적으로 상기 제3 비트 시퀀스 및 상기 제4 비트 시퀀스에 의해 형성된 제4 룩업 테이블 어드레스에 따라 제4 DPD 계수를 탐색하도록 마련되며; 여기서, 비트 순위의 내림차순으로, 상기 제4 룩업 테이블 어드레스는 상기 제3 비트 시퀀스 및 상기 제4 비트 시퀀스를 포함한다.

바람직하게, 절단(截位) 유닛을 더 포함하며, 상기 절단 유닛은,

상기 제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값의 비트 시퀀스를 절단하여, 상기 제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스를 획득하도록 마련된다.

바람직하게, 상기 절단 유닛은,

제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값의 비트 시퀀스의 최상위 1비트 및 최하위 3비트를 각각 절단하여, 상기 제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스를 획득하도록 마련되며, 상기 제1 길이의 비트 시퀀스는 11비트이다.

바람직하게, 상기 룩업 테이블의 제1 주파수대역 신호의 입력단과 제2 주파수대역 신호의 입력단에는 각각 제1 스위치와 제2 스위치가 배치되고, 상기 제1 스위치는 제1 접점 및 제2 접점에 선택적으로 연결되고, 상기 제2 스위치는 제3 접점과 제4 접점에 선택적으로 연결되며,

상기 제1 스위치가 제1 접점에 연결되는 경우, 상기 제1 주파수대역 신호는 제1 주파수대역의 단일 주파수대역 룩업 테이블에 입력되고, 상기 제1 스위치가 제2 접점에 연결되는 경우, 상기 제1 주파수대역 신호는 상기 제1 어드레스 변환 테이블 및 상기 제2 어드레스 변환 테이블에 입력되며,

상기 제2 스위치가 제3 접점에 연결되는 경우, 상기 제2 주파수대역 신호는 제2 주파수대역의 단일 주파수대역 룩업 테이블에 입력되고, 상기 제2 스위치가 제4 접점에 연결되는 경우, 상기 제2 주파수대역 신호는 상기 제3 어드레스 변환 테이블 및 상기 제4 어드레스 변환 테이블에 입력된다.

바람직하게, 상기 제어 모듈은,

상기 입력 신호가 제1 주파수대역의 단일 주파수대역 신호인 것이 확정된 경우, 상기 제1 스위치를 제어하여 상기 제1 접점에 연결되도록 마련되고,

상기 입력 신호가 제2 주파수대역의 단일 주파수대역 신호인 것이 확정된 경우, 상기 제2 스위치를 제어하여 상기 제3 접점에 연결되도록 마련되고,

상기 입력 신호가 다중 주파수대역 신호인 것이 확정된 경우, 상기 제1 스위치를 제어하여 상기 제2 접점에 연결되도록 마련되며, 상기 제2 스위치는 상기 제4 접점에 연결된다.

바람직하게, 상기 제1 내지 제4 어드레스 변환 테이블은 상기 제1 길이의 비트 시퀀스와 제2 길이의 비트 시퀀스 간의 대응 관계를 포함하며, 여기서,

상기 제1 길이의 비트 시퀀스의 값 범위는 동일한 크기의 제1 내지 제E 서브범위들로 분할되고, 상기 제2 길이의 비트 시퀀스의 값 범위는 다양한 크기의 제1 내지 제E 서브범위들로 분할되며; 상기 제1 길이의 비트 시퀀스의 값 범위의 제j 서브범위는 상기 제2 길이의 비트 시퀀스의 값 범위의 제j 서브범위와 일일이 대응되며, 또한, 전자의 다수 비트 시퀀스는 후자의 한 비트 시퀀스와 서로 대응되며, E는 1보다 큰 정수이며, 1≤j≤E거나; 또는

상기 제1 길이의 비트 시퀀스의 값 범위는 다양한 크기의 제1 내지 제E 서브범위들로 분할되고, 상기 제2 길이의 비트 시퀀스의 값 범위는 동일한 크기의 제1 내지 제E 서브범위들로 분할되며; 상기 제1 길이의 비트 시퀀스의 값 범위의 제j 서브범위는 상기 제2 길이의 비트 시퀀스의 값 범위의 제j 서브범위와 일일이 대응되며, 또한, 전자의 다수 비트 시퀀스는 후자의 한 비트 시퀀스와 서로 대응되며, E는 1보다 큰 정수이며, 1≤j≤E이다.

바람직하게, E=3이며;

상기 제2 길이의 비트 시퀀스 값 범위가 비트 시퀀스 값들의 오름차순으로 동일한 크기의 제1 내지 제3 서브범위들로 분할되는 경우, 제2 서브범위가 가장 작거나; 또는

상기 제1 길이의 비트 시퀀스 값 범위가 비트 시퀀스 값들의 오름차순으로 제1 내지 제3 서브범위들로 분할되는 경우, 제2 서브범위가 가장 크다.

바람직하게, 상기 제1 내지 제N 룩업 테이블의 각 룩업 테이블은 최대로 64ㅧ64 DPD 계수를 포함하고, 상기 제2 길이는 6비트이고, 병합하여 획득한 제1 내지 제N 룩업 테이블 어드레스는 전부 12비트이다.

바람직하게, 상기 제1 주파수대역은 F 주파수대역이고, 제2 주파수대역은 A 주파수대역이거나: 또는,

상기 제1 주파수대역이 A 주파수대역이고, 제2 주파수대역이 F 주파수대역이다.

본 출원의 실시예에서 제공한 DPD 시스템은 룩업 테이블 유닛과 DPD 처리 유닛을 포함하며, 상기 룩업 테이블 유닛은, 제1 내지 제4 어드레스 변환 테이블, 제1 내지 제N 룩업 테이블 및 DPD 계수 결합 모듈을 포함하며; 여기서, N = 2M, M은 레코드 길이이다. 여기서, 제1 내지 제4 어드레스 변환 테이블은 각각 다양한 주파수대역 신호의 진폭값에 대응하는 비트 시퀀스에 따라 비트값이 더 작은 비트 시퀀스를 획득하고, 제1 내지 제N 룩업 테이블은 각각 제1 내지 제4 어드레스 변환 테이블에서 획득한 비트 시퀀스중의 두 비트 시퀀스를 병합하여 제1 내지 제N 룩업 테이블 어드레스를 획득하고, 상기 제1 내지 제N 룩업 테이블 어드레스에 따라 제1 내지 제N의 DPD 계수를 검색하고; DPD 계수 결합 모듈은 상기 제1 내지 제N DPD 계수들을 처리하여 하나의 DPD 계수를 획득하여, 따라서 DPD 처리 유닛이 상기 DPD 계수 처리 모듈에 의해 처리 된 DPD 계수에 따라 상기 제1 주파수대역의 신호에 대해 DPD 처리를 수행하도록 한다. 본 출원의 실시예는 4 개의 어드레스 변환 테이블에 따라 N 개의 룩업 어드레스를 얻으므로, 따라서 N 개의 룩업 어드레스에 따라 룩업 테이블의 N 개의 DPD 계수를 획득하며, 또한 N 개의 DPD 계수에 따라 신호 처리에 마련된 최종 DPD 계수를 획득하여, 따라서 다중 주파수대역 DPD 시스템을 위해 룩업 어드레스 생성 방안을 제공하였으며, 다중 주파수대역의 DPD 처리를 달성한다.

도 1은 본 출원의 실시예에서 제공한 DPD 시스템의 구조도이다.
도 2a-도 2b는 본 출원의 실시예에 따라 나타낸 다중 주파수대역 룩업 테이블의 구성 개략도이다.
도 3은 본 출원의 실시예에 따라 나타낸 비 균일 양자화 진폭 원리의 디자인 개략도이다.
도 4a-도 4b는 본 출원의 실시예에 따라 나타낸 F 주파수대역 및 A 주파수대역의 입력값 진폭에 대응되는 저장 위치 개략도이다.
도 5는 본 출원의 실시예에 따라 나타낸 F 주파수대역 LUT AMP(0~2048)에 대응되는 LUT 어드레스 0~64의 개략도이다.
도 6은 본 출원의 실시예에 따라 나타낸 어드레스 변환 테이블에서 출력하여 획득한 어드레스 룩업 개략도이다.
도 7은 본 출원의 실시예에 따라 나타낸 F 주파수대역 및 A 주파수대역의 레코드 길이가 1인 경우의 DPD 프로세싱 구성 개략도이다.
도 8은 본 출원의 실시예에 따라 나타낸 F 주파수대역 및 A 주파수대역의 레코드 길이가 2인 경우의 DPD 프로세싱 구성 개략도이다.
도 9는 본 출원의 실시예에서 제공한 다른 한 DPD 시스템의 구조도이다.

본 출원의 목적, 기술적 수단 및 장점을 더욱 명백히 하기 위하여, 아래 본 출원의 실시예중의 추가 도면을 결합하여, 본 출원의 실시예중의 기술적 수단에 대해 명확하고 완전히 설명할 것이며, 분명한 것은, 설명 된 실시예는 본 출원의 일부 실시예일 뿐, 전부의 실시예가 아니다. 본 출원의 실시예를 기반으로, 본 영역의 일반 기술자들이 창조적 노력을 거치지 않는 조건하에서 획득한 기타 모든 실시예들은, 전부 본 출원의 보호적 봄위에 속한다.

도 1은 본 출원의 실시예에서 제공한 DPD 시스템의 구조도이며, 해당 시스템은, 룩업 테이블 유닛(101)과 DPD 처리 유닛(102)을 포함한다. 상기 룩업 테이블 유닛(101)은 제1 내지 제4 어드레스 변환 테이블, 제1 내지 제N 룩업 테이블 및 DPD 계수 결합 모듈을 포함한다. 여기서, 제1 내지 제N 룩업 테이블은 다중 주파수대역 룩업 테이블이며, N=2M, M은 레코드 길이이고, M의 값은 양의 정수이다.

아래 각 모듈의 기능에 대해 설명한다.

제1 어드레스 변환 테이블은, 제1 주파수대역의 제1 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라 대응되는 제2 길이의 제1 비트 시퀀스를 획득하도록 마련되며, 여기서, 상기 제1 길이는 제2 길이보다 크다.

제2 어드레스 변환 테이블은, 제2 주파수대역의 제1 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라, 대응하는 제2 길이의 제2 비트 시퀀스를 획득하도록 마련된다.

제3 어드레스 변환 테이블은, 제1 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라, 대응되는 제2 길이의 제3 비트 시퀀스를 획득하도록 마련되며, 상기 제1 주파수대역의 제2 신호는 상기 제1 주파수대역의 제1 신호를 지연하여 획득한 것이다.

제4 어드레스 변환 테이블은, 제2 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라, 대응되는 제2 길이의 제4 비트 시퀀스를 획득하도록 마련되며, 상기 제2 주파수대역의 제2 신호는 상기 제2 주파수대역의 제1 신호를 지연하여 획득한 것이다.

상기 제1 내지 제N 룩업 테이블중의 제i 룩업 테이블은, 제 1 주파수대역의 한 신호에 대응하는 제2 길이의 비트 시퀀스와 제2 주파수대역의 한 신호에 대응하는 제2 길이의 비트 시퀀스를 병합하여 획득한 제i 룩업 테이블 어드레스를 획득하고, 상기 제i 룩업 테이블 어드레스에 따라 제i DPD 계수를 검색하도록 마련되며, 1≤i≤N.

DPD 계수 결합 모듈은, 상기 제1 내지 제N DPD 계수들을 처리하여 하나의 DPD 계수를 획득하도록 마련된다.

DPD 처리 유닛(102)은, 상기 DPD 계수 처리 모듈에 의해 처리 된 DPD 계수에 따라 상기 제1 주파수대역의 신호에 대해 DPD 처리를 수행하도록 마련된다.

본 출원의 실시예는 4 개의 어드레스 변환 테이블에 따라 N 개의 룩업 어드레스를 얻으므로, 따라서 N 개의 룩업 어드레스에 따라 룩업 테이블의 N 개의 DPD 계수를 획득하며, 또한 N 개의 DPD 계수에 따라 신호 처리에 마련된 최종 DPD 계수를 획득하여, 따라서 다중 주파수대역 DPD 시스템을 위해 룩업 어드레스 생성 방안을 제공하였으며, 따라서 다중 주파수대역의 DPD 처리를 달성한다.

본 출원의 실시예중 제1 주파수대역 및 제2 주파수대역은 각각 다른 두 종류의 주파수대역을 표시한다. 예를 들어, 제1 주파수대역은 F 주파수대역이고, 제2 주파수대역은 A 주파수대역이거나, 또는 제1 주파수대역이 A 주파수대역이고, 제2 주파수대역이 F 주파수대역이다. 본 출원의 실시예는 이에 대해 한정하지 않는다.

아래 제1 주파수대역은 F 주파수대역이고, 제2 주파수대역은 A 주파수대역인 것을 예제로 소개할 것이다.

도 2a-도 2b는 본 출원의 실시예에 따라 나타낸 다중 주파수대역의 구성 개략도이다.

본 출원의 실시예에서, F 주파수대역 및 A 주파수대역의 전체 다이나믹 레인지에서의 진폭 레벨은 64이다. 도 2a 및 도 2b에서 도시된 바와 같이, F_LUT는 F 주파수대역의 룩업 테이블을 표시하고, A_LUT는 A 주파수대역의 룩업 테이블을 표시하며, F_LUT는 F 주파수대역의 신호에 대해 DPD 트레이닝을 수행하여 획득한 것이고, A_LUT는 A 주파수대역의 신호에 대해 DPD 트레이닝을 수행하여 획득한 것이다. F 주파수대역과 A 주파수대역의 전체 다이나믹 레인지에서의 진폭 레벨이 64이기 때문에, F_LUT 및 A_LUT에는 모두 64개의 DPD 계수가 표함되어 있다. 레코드 길이가 1인 경우, 제1 모델 및 제2 모델을 사용하여 F_LUT 및 A_LUT중의 DPD 계수에 대해 각각 처리하여, A_LUT_1 및 FA_LUT_2를 획득한다. 여기서, 제1 모델 및 제2 모델은 모두 교차항이 존재하지 않는 모델이다.

도 2a에서 도시된 바와 같이, 제1 모델에 따라, A_LUT중 번호가 0인 DPD 계수를 각각 F_LUT중 번호가 0부터 63까지의 DPD 계수와 계산하여, FA_LUT_1중 번호가 0부터 번호가 63인 DPD 계수를 획득하며, 이러한 방식으로 유추하여, FA_LUT_1중 번호가 64부터 번호가 4095인 DPD 계수를 획득할 수 있다. 이와 마찬가지로, 도 2b에서 도시된 바와 같이, FA_LUT_2중 번호가 0부터 번호가 4095인 DPD 계수를 획득할 수 있다.

구체적으로, 제1 모델은 수학식 3으로 나타낼 수 있다.

…………（3）

여기서, Q는 가장 큰 비선형 차수를 나타내며,

이다.

는 F_LUT중 DPD 계수와 A_LUT중 DPD 계수의 계산 결과이다.

는 F_LUT중 번호가

인 신호 진폭이다.

는 A_LUT중 번호가

인 신호 진폭이다.

제2 모델은 식 4로 나타낸다.

…………（4）

여기서, R는 가장 큰 비선형 차수를 나타내며,

이다.

는 F_LUT중 DPD 계수와 A_LUT중 DPD 계수의 계산 결과이다.

는 F_LUT중 번호가

인 신호 진폭이다.

는 A_LUT중 번호가

인 신호 진폭이다.

레코드 길이가 2인 경우, 제1 모델, 제2 모델, 제3 모델, 제4 모델을 사용하여 각각 F_LUT 및 A_LUT중의 DPD 계수에 대해 처리하여, FA_LUT_1, FA_LUT_2, FA_LUT_3, FA_LUT_4를 획득한다. 여기서, 제1 모델 및 제2 모델은 모두 교차항이 존재하지 않는 모델이고, 제3 모델 및 제4 모델도 모두 교차항이 존재하지 않는 모델이다. 여기서, 실시 원리는 레코드 길이가 1인 경우에 FA_LUT를 획득하는 원리와 동일하므로, 여기서 더이상 진술하지 않는다.

이와 마찬가지로, 레코드 길이가 2인 경우, 제1 모델, 제2 모델, 제3 모델 및 제4 모델을 사용하여 각각 A_LUT 및 F_LUT중의 DPD 계수에 대해 처리하여, AF_LUT_1, AF_LUT_2, AF_LUT_3, AF_LUT_4를 획득한다.

본 출원의 실시예중의 제1 내지 제4 어드레스 변환 테이블은 4 개의 동일한 어드레스 변환 테이블일 수 있으며, 여기서, 제1 내지 제4 어드레스 변환 테이블에 입력하는 제1 길이의 신호 진폭값은 전부 11비트이며, 획득한 대응되는 제2 길이의 제1 비트 시퀀스, 제2 비트 시퀀스, 제3 비트 시퀀스 및 제4 비트 시퀀스는 전부 6비트이며, 따라서 제1 비트 시퀀스, 제2 비트 시퀀스, 제3 비트 시퀀스 및 제4 비트 시퀀스중의 두 비트 시퀀스를 병합하여 획득한 제1 내지 제N 룩업 테이블 어드레스의 길이는 전부 12비트이며, 따라서 제1 내지 제N 룩업 테이블중의 4096개 결과와 매칭할 수 있다.

아래 입력 신호가 어떻게 어드레스 변환 테이블을 통해 6비트로 출력하는 것에 대해 설명할 것이다.

제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값의 비트 시퀀스가 15비트이기 때문에, 본 출원의 실시예는 우선 절단 유닛을 통해 상기 제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값의 비트 시퀀스에 대해 절단하는 것을 통해, 상기 제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값에 대응되는 제1 길이의 비트 시퀀스를 획득한다.

구체적으로, 절단 유닛은 제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값의 비트 시퀀스의 최상위 1비트 및 최하위 3비트를 각각 절단하여, 상기 제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스를 획득하며; 상기 제1 길이의 비트 시퀀스는 11비트이다.

본 출원의 실시예는 비 균일 양자화 방법을 사용한다.

구체적으로, 상기 제1 길이의 비트 시퀀스의 값 범위는 동일한 크기의 제1 내지 제E 서브범위들로 분할되고, 상기 제2 길이의 비트 시퀀스의 값 범위는 다양한 크기의 제1 내지 제E 서브범위들로 분할되며; 상기 제1 길이의 비트 시퀀스의 값 범위의 제j 서브범위는 상기 제2 길이의 비트 시퀀스의 값 범위의 제j 서브범위와 일일이 대응되며, 또한, 전자의 다수 비트 시퀀스는 후자의 한 비트 시퀀스와 서로 대응되며, E는 1보다 큰 정수이며, 1≤j≤E이다.

또는, 상기 제1 길이의 비트 시퀀스의 값 범위는 다양한 크기의 제1 내지 제E 서브범위들로 분할되고, 상기 제2 길이의 비트 시퀀스의 값 범위는 동일한 크기의 제1 내지 제E 서브범위들로 분할되며, 상기 제1 길이의 비트 시퀀스의 값 범위의 제j 서브범위는 상기 제2 길이의 비트 시퀀스의 값 범위의 제j 서브범위와 일일이 대응되며, 또한, 전자의 다수 비트 시퀀스는 후자의 한 비트 시퀀스와 서로 대응되며, E는 1보다 큰 정수이며, 1≤j≤E이다.

진일보로, 중간 주파수대역 신호에 대해 말하자면, 신호 수정의 피크 평균값(Peak Average Rectified，PAR)은 일반적으로 7dBc이상이고, 편균값은 5000이상이며, 이때 오직 6bit를 통해 양자화하여, 양자화 정확도에 중점을 두어야 한다. 일부 예민하게 분포된 진폭 분량에 대하여 보사 세밀한 분폭 방식을 사용해야 하고, 일반 신호에는 양자화 정확도 입도를 증가하는 방식을 사용한다.

(1)작은 신호인 경우, 작은 신호는 진폭이 작기 때문에, 이런 경우에 큰 입자 크기 분포를 사용하면 양자화 오차가 증가하므로, 작은 신호는 양자화 정확도를 제고해야 한다.

(2)큰 신호는 파워 앰프의 주요 압축 부분이며, 큰 신호에 대한 양자화 수준도 더욱 정확해야 하므로, 큰 신호도 양자화 정확도를 제고해야 한다.

(3)큰 신호와 작은 신호의 양자화 정확도가 제고되었기 때문에, 평균값 부근의 신호도 양자화 입도를 증가해야 한다.

"작은 신호 및 큰 신호 양자화 정교화 원칙"에 따라서, 최소 신호 0.1%를 취하여, 진폭 확율 분포의 25%를 차지하고, 최대 신호 0.1%를 취하여, 진폭 확률 분포의 25%를 차지하고, 중간 신호(80%)를 취하여, 진폭 확률 분포의 50%를 차지한다. 해당 원칙에 의하여, 트레이닝 시퀀스의 길이가 16384인 경우, 신호의 최대 진폭은 AMAX=10000(10000 이상인 경우도 10000으로 계산함)이고, 중간 신호의 최대값을 6000으로 채택하는 경우, 6000부터 10000 사이의 분포 개수는 1638이다. 해당 6000부터 10000사이는 16(25%)개의 진폭 레벨로 설정된다. 중간 신호 최대값 AMID=6000, 중간 신호 최저값 AMIN=1000, 그러면 해당 레벨의 데이터는 32(50%)개의 진폭 레벨로 설정한다. 해당 0부터 10000사이는 16(25%)개의 진폭 레벨로 설정한다. 도 3은 비 균일 양자화 진폭 원리 디자인의 개략도이다. 입력 신호의 최대 진폭은 물리 계층 스케일링 및 신호 PAR와 관련된다.

상기 큰 신호, 중간 신호 및 작은 신호의 경우를 대비하여, 본 출원의 실시예는 E=3을 취하며; 이와 동시에 비 귤일 양자화를 달성하기 위하여, 즉 큰 신호 및 작은 신호는 압축 과정에서 양자화와 정교화가 비교적 높고, 중간 신호는 압축 과정에서 양자화와 정교화가 비교적 낮은 효과를 달성하기 위하여, 본 출원의 실시예에서는 두 가지 방식을 채택할 수 있다.

＜방법 1＞

상기 제1 길이의 비트 시퀀스의 값 범위는 동일한 크기의 제1 내지 제3 서브범위들로 분할되고, 상기 제2 길이의 비트 시퀀스의 값 범위는 다양한 크기의 제1 내지 제3 서브범위들로 분할되며, 제2 서브범위가 가장 작다.

＜방법 2＞

상기 제1 길이의 비트 시퀀스의 값 범위는 다양한 크기의 제1 내지 제3 서브범위들로 분할되고, 상기 제2 길이의 비트 시퀀스의 값 범위는 동일한 크기의 제1 내지 제3 서브범위들로 분할되며, 제2 서브범위가 가장 크다. 본 출원의 실시예중의 상기 분할 방식은 전부 예세적인 방식이며, 구체적인 과정에서 큰 신호 및 작은 신호가 압축 과정에서 양자화 및 정교화가 비교적 높고, 중간 신호가 압축 과정에서 양자화 및 정교화가 비교적 낮은 효과를 달성할 수 있는 방식은 모두 채택할 수 있으며, 예를 들어, 균일한 분할 방식을 사용하지 않아도 될 수 있으며, 즉 제1 길이의 비트 시퀀스의 값 범위 및 제2 길이의 비트 시퀀스의 값 범위를 전부 비 균일 방식으로 분할하고, 또한 분할하는 과정에서 비교적 큰 범위의 중간 신호의 진폭값이 비교적 작은 범위의 제2 길이의 비트 시퀀스의 값에 대응되도록 한다. 본 출원의 실시예는 이에 대해 한정하지 않는다.

본 출원의 실시예에서 제공한 이러한 비 균일 양자화는 특히 다중 주파수대역의 DPD 시스템에 적용되며, 해당 비 균일 양자화 장치를 사용하면, 파워 앰프 특성을 더 잘 반영할 수 있으며, DPD의 테스트 성능이 균일하게 양자화된 ACPR보다 효과적으로 개선되었다.

도 4a-도 4b는 F 주파수대역 및 A 주파수대역의 입력 진폭값에 대응되는 저장 위치 개략도이며, 도 4a-도 4b에서 알수 있는 바, 작은 신호는 매 52개 진폭마다 하나의 진폭 레벨 테이블에 대응되고, 중간 신호는 매 461개 진폭마다 하나의 진폭 레벨 테이블에 대응되며, 큰 신호는 매 54개 진폭마다 하나의 진폭 레벨 테이블에 대응된다. 이렇게 16384개의 신호를 입력하면, 대응되는 진폭 레벨 테이블은 64개를 출력한다. 매번 입력 신호의 진폭은 모두 진폭 레벨 테이블에서 가장 가까운 진폭을 검색하며, 인덱스n1/n2:0~63을 찾아낸다.

아래 어드레스 변환 테이블의 처리 방식을 소개한다.

트레이닝 시퀀스 진폭(트레이닝 시퀀스 최대 진폭 15bit, 최저 3bit를 절단한 다음, 최대 진폭은 2048을 초과하지 않는다)을 취하여 64개의 진폭 레벨 테이블의 값과 비교한다. 차례로 64개의 진폭 레벨 테이블의 값을 비교하여, 가장 가까운 값을 보고, 인덱스를 취하며, 도 5에서 도시된 바와 같이, F 주파수대역 LUT AMP(0~2048)에 대응되는 LUT 어드레스 0~64 개략도이다. 여기서, AMP는 진폭(amplitude)의 약어다. F 주파수대역에서 최저 3bit 입력 신호를 절단 한 후 LUT AMP를 획득하며, 이 때 LUT AMP 최대 진폭은 995이며, 이 때 995~2048 사이에서 전부 LUT가 64인 어드레스를 선택하는 것을 묵인하며, LUT 테이블 어드레스의 최대 출력이 64인 것이 대응된다. 이와 마찬가지로, A 주파수대역에서 최저 3bit 입력 신호를 절단 한 후 LUT AMP를 획득하며, 이 때 최대 진폭은 685에서 64로 대응되며, 이 때 685~2048 사이에서 전부 LUT가 64인 어드레스를 선택하는 것을 묵인하며, 따라서 LUT 테이블 어드레스의 최대 출력이 64인 것이 대응되며, 즉 6bit를 출력하는 것이다.

상기 처리 과정을 거친 후, F 주파수대역 입력 신호 진폭에 대응되어 출력한 6bit 및 A 주파수대역 입력 신호 진폭에 대응되어 출력한 6bit를 획득한다. 도 6에서 도시된 바와 같이, 어드레스 변환 테이블에서 출력하여 획득한 어드레스 룩업 개략도이며, 획득한 F 주파수대역 입력 신호 진폭에 대응되어 출력한 6bit 및 A 주파수대역 입력 신호 진폭에 대응되어 출력한 6bit를 병합하여, 12bit의 출력을 획득하며, 즉 0~4096이다.

자원이 충분한 경우, 하기 한 지연을 채택하며, 주파수대역 F 신호의 전치 왜곡 구성은 아래와 같다:

…………（5）

여기서, 상기 M은 레코드 길이고, k는 비선형 인자이고, l은 교차 시간항이며, L은 채널에서의 최대 시간 교차항이고, Q는 비선형 차수이며,

은 제1 채널의 입력 신호이고,

은 제1 채널의 출력 신호이며, c는 전치 왜곡 파라미터이고, n은 샘플링 시간이다.

자원이 충분한 경우, 하기 한 지연을 채택하며, 주파수대역 A 신호의 전치 왜곡 구성은 아래와 같다.

…………（6）

은 제2 채널의 입력 신호이고,

은 제2 채널의 출력 신호이며, c는 전치 왜곡 파라미터이고, n은 샘플링 시간이다.

본 출원을 더욱 명확이 설명하기 위하여, 아래 듀얼 주파수대역 레코드 길이가 1 및 레코드 길이가 2인 경우에 대해 상세히 소개한다.

(1)레코드 길이가 1인 경우, 듀얼 주파수대역중의 DPD 처리 과정(교차항이 존재하지 않음)을 대상으로, 도 7은 F 주파수대역 및 A 주파수대역의 레코드 길이가 1인 경우의 DPD 프로세싱 구성 개략도이며, 해당 구성은 아래와 같다.

4 개의 어드레스 변환 테이블, 즉 어드레스 변환 테이블 1, 어드레스 변환 테이블 2, 어드레스 변환 테이블 3 및 어드레스 변환 테이블 4를 포함한다.

2 개의 룩업 테이블, 즉 FA_LUT_1, FA_LUT_2를 포함하며, 여기서, FA_LUT_1는 제1 모델을 기반으로 F_LUT 및 A_LUT중의 DPD 계수에 대해 처리하여 획득한 것이고, FA_LUT_2는 제2 모델을 기반으로 F_LUT 및 A_LUT중의 DPD 계수에 대해 처리하여 획득한 것이다.

해당 구성을 사용한 경우하에서, 아래 F 주파수대역을 예제로 처리 과정을 소개할 것이며, A 주파수대역의 처리 과정은 F 주파수대역과 유사하다.

도 7에서 도시된 바와 같이, Y1_D는 F 주파수대역 신호를 표시하고, Y1_D'는 Y1_D를 지연 처리한 후의 신호이다.

Y2_D는 A 주파수대역 신호를 표시하고, Y2_D'는 Y2_D를 지연 처리한 후의 신호이다.

Y1_D는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스를 F-LUT1의 룩업 어드레스의 상위 6bit 시퀀스로서 사용한다.

Y2_D는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스를 F-LUT1의 룩업 어드레스의 하위 6bit 시퀀스로서 사용한다.

비트 시퀀스의 내림차순에 따라, FA-LUT1의 룩업 어드레스는 제1 비트 시퀀스 및 상기 제2 비트 시퀀스를 포함한다.

이와 마찬가지로,Y1_D'는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스를 A-LUT1의 룩업 어드레스의 상위 6bit 시퀀스로서 사용한다.

Y2_D'는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스를 A-LUT1의 룩업 어드레스의 하위 6bit 시퀀스로서 사용한다.

비트 시퀀스의 내림차순에 따라, FA-LUT2의 룩업 어드레스는 제1 비트 시퀀스 및 상기 제2 비트 시퀀스를 포함한다.

상기 획득한 FA-LUT1의 룩업 어드레스 및 FA-LUT2의 룩업 어드레스에 따라, 각각 FA-LUT1 및 FA-LUT2를 검사하여, 두 개의 DPD 계수를 획득하며, 또한 두 개의 DPD 계수에 대해 처리하는 것을 통해, 하나의 DPD 계수를 획득하여, F 주파수대약이 DPD 처리를 수행하는 것에 사용한다.

(2)레코드 길이가 2인 경우, 듀얼 주파수대역중의 DPD 처리 과정(교차항이 존재함)을 대상으로, 도 8은 F 주파수대역 및 A 주파수대역의 레코드 길이가 2인 경우의 DPD 프로세싱 구성 개략도이며, 해당 구성은 F 주파수대역 및 A 주파수대역의 레코드 길이가 2인 경우의 DPD 처리 과정을 나타냈으며, 여기서, 교차항 A 채널은 1taps 이른다.

도 8에서 도시된 바와 같이, 해당 구성은 아래와 같다.

4 개의 룩업 테이블, 즉 FA_LUT_1, FA_LUT_2, FA_LUT_3, FA_LUT_4를 포함하며; 여기서, FA_LUT_1 및 FA_LUT_2는 F 주파수대역의 레코드항 룩업 테이블이고, FA_LUT_3 및 FA_LUT_4는 F 주파수대역의 교차항 룩업 테이블이다. FA_LUT_1은 제1 모델을 기반으로 F_LUT 및 A_LUT중의 DPD 계수에 대해 처리하여 획득한 것이고; FA_LUT_2는 제2 모델을 기반으로 F_LUT 및 A_LUT중의 DPD 계수에 대해 처리하여 획득한 것이며; FA_LUT_3은 제3 모델을 기반으로 F_LUT 및 A_LUT중의 DPD 계수에 대해 처리하여 획득한 것이고; FA_LUT_4는 제4 모델을 기반으로 F_LUT 및 A_LUT중의 DPD 계수에 대해 처리하여 획득한 것이다.

본 출원의 실시예에서, 룩업 테이블의 개수 NN=2*M, M은 레코드 길이다.

해당 구성을 채택한 경우, 아래 F 주파수대역을 예제로 해당 처리 과정을 소개할 것이며, A 주파수대역의 처리 과정은 F 주파수대역과 유사하다.

도 8에서 도시된 바와 같이, Y1_D는 F 주파수대역 신호를 표시하고, Y1_D'는 Y1_D를 지연 처리한 후의 신호이다.

Y1_D는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스에 대해 일차의 지연 처리를 실시한 후, FA_LUT_1의 룩업 어드레스의 상위 6bit 시퀀스로서 사용한다.

Y2_D는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스에 대해 일차의 지연 처리를 실시한 후, FA_LUT_1의 룩업 어드레스의 하위 6bit 시퀀스로서 사용한다.

상기 상위 6비트 시퀀스 및 하위 6비트 시퀀스를 연결한 12비트 어드레스를, FA_LUT_1의 룩업 어드레스로 사용한다.

Y1_D는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스에 대해 일차의 지연 처리를 실시한 후, FA_LUT_3의 룩업 어드레스의 상위 6bit 시퀀스로서 사용한다.

Y2_D는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스에 대해 일차의 지연 처리를 실시한 후, FA_LUT_3의 룩업 어드레스의 하위 6bit 시퀀스로서 사용한다.

상기 상위 6비트 시퀀스 및 하위 6비트 시퀀스를 연결한 12비트 어드레스를, FA_LUT_3의 룩업 어드레스로 사용한다.

이와 마찬가지로,Y1_D'는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스에 대해 일차의 지연 처리를 실시한 후, FA_LUT_2의 룩업 어드레스의 상위 6bit 시퀀스로서 사용한다

Y2_D'는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스에 대해 일차의 지연 처리를 실시한 후, FA_LUT_2의 룩업 어드레스의 하위 6bit 시퀀스로서 사용한다.

상기 상위 6비트 시퀀스 및 하위 6비트 시퀀스를 연결한 12비트 어드레스를, FA_LUT_2의 룩업 어드레스로 사용한다.

Y1_D'는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스에 대해 일차의 지연 처리를 실시한 후, FA_LUT_4의 룩업 어드레스의 상위 6bit 시퀀스로서 사용한다.

Y2_D'는 11bit의 진폭값을 취하고, 해당 11bit의 진폭값에 따라 어드레스 변환 테이블 1을 검색하여 6bit 시퀀스를 획득하며, 해당 6bit 시퀀스에 대해 일차의 지연 처리를 실시한 후, FA_LUT_4의 룩업 어드레스의 하위 6bit 시퀀스로서 사용한다.

상기 상위 6비트 시퀀스 및 하위 6비트 시퀀스를 연결한 12비트 어드레스를, FA_LUT_4의 룩업 어드레스로 사용한다.

상기 획득한 FA_LUT_1의 룩업 어드레스, FA_LUT_2의 룩업 어드레스, FA_LUT_3의 룩업 어드레스 및 FA_LUT_4의 룩업 어드레스에 따라, 각각 FA_LUT_1, FA_LUT_2, FA_LUT_3, FA_LUT_4를 검사하여, 네 개의 DPD 계수를 획득하며, 또한 네 개의 DPD 계수에 대해 처리하는 것을 통해, 하나의 DPD 계수를 획득하여, F 주파수대약이 DPD 처리를 수행하는 것에 사용한다. 우선적으로, 본 출원의 실시예중 도 1에서 제공한 DPD 시스템이 다중 주파수대역의 DPD 처리에 적용될 뿐만 아니라, 단일 주파수대역의 DPD 처리에도 적용되도록 하기 위하여, 상기 룩업 어드레스 유닛의 제1 주파수대역 신호의 입력단 및 제2 주파수대역의 입력단에 각각 제1 스위치 및 제2 스위치가 설치되어 있다.

도 9는, 본 출원의 실시예에서 제공한 다른 한 DPD 시스템의 구조도이다. 상기 제1 스위치는 제1 접점 및 제2 접점에 선택적으로 연결되고, 상기 제2 스위치는 제3 접점과 제4 접점에 선택적으로 연결된다. 상기 제1 스위치가 제1 접점에 연결되는 경우, 상기 제1 주파수대역 신호는 제1 주파수대역의 단일 주파수대역 룩업 테이블에 입력된다. 상기 제1 스위치가 제2 접점에 연결되는 경우, 상기 제1 주파수대역 신호는 상기 제1 어드레스 변환 테이블 및 상기 제2 어드레스 변환 테이블에 입력되며; 상기 제2 스위치가 제3 접점에 연결되는 경우, 상기 제2 주파수대역 신호는 제2 주파수대역의 단일 주파수대역 룩업 테이블에 입력되고; 상기 제2 스위치가 제4 접점에 연결되는 경우, 상기 제2 주파수대역 신호는 상기 제3 어드레스 변환 테이블 및 상기 제4 어드레스 변환 테이블에 입력된다.

구체적으로, 상기 처리 대기중의 신호가 단일 주파수대역 신호인 경우, 상기 제1 스위치를 제1 접점에 연결하고 제2 스위치를 제3 접점에 연결하여, 단일 주파수대역의 신호인 경우에도, 어드레스 변환 테이블의 처리를 거칠 필요가 없이, 직접 신호의 진폭값에 따라 제1 주파수대역의 단일 주파수대역 룩업 테이블 또는 제2 주파수대역의 단일 주파수대역 룩업 테이블에서 검색하여, DPD 계수를 획득하여, DPD 처리를 완성하고; 상기 처리 대기중의 신호가 다중 주파수대역 신호인 경우, 제1 스위치를 제2 접점에 연결하고 제2 스위치를 제4 접점에 연결하여, 다중 주파수대역의 신호인 경우에는, 어드레스 변환 테이블의 처리를 거쳐, 상응한 룩업 어드레스를 생성한 다음, 룩업 어드레스에 따라 DPD 계수를 획득하여, 따라서 DPD 처리를 완성한다. 본 출원의 실시예에서 서술한 방안을 채택한 다음, 2D-DPD의 1급 교차 항목을 증가하는 경우, 1급 LUT 테이블만 추가하면 되고, 멀티플라이어를 증가할 필요가 없으므로, 상당한 개수의 멀티플라이어를 절약한다. 1급 교차 항목을 증가하는 경우에는, 1급 LUT 테이블만 추가하면 되며, 어드레스 변환 테이블을 증가할 필요가 없으므로, 따라서 2D-DPD의 유연한 확장을 위해 토대를 마련하였다.

상기 내용을 통해 알수 있는 바, 본 출원의 실시예에서 제공한 DPD 시스템은 룩업 테이블 유닛과 DPD 처리 유닛을 포함하며, 상기 룩업 테이블 유닛은: 제1 내지 제4 어드레스 변환 테이블, 제1 내지 제N 룩업 테이블 및 DPD 계수 결합 모듈을 포함한다. 여기서, N = 2M, M은 레코드 길이이다. 여기서, 제1 내지 제4 어드레스 변환 테이블은 각각 다양한 주파수대역 신호의 진폭값에 대응하는 비트 시퀀스에 따라 비트값이 더 작은 비트 시퀀스를 획득한다. 제1 내지 제N 룩업 테이블은 각각 제1 내지 제4 어드레스 변환 테이블에서 획득한 비트 시퀀스중의 두 비트 시퀀스를 병합하여 제1 내지 제N 룩업 테이블 어드레스를 획득하고, 상기 제1 내지 제N 룩업 테이블 어드레스에 따라 제1 내지 제N의 DPD 계수를 검색하고; DPD 계수 결합 모듈은 상기 제1 내지 제N DPD 계수들을 처리하여 하나의 DPD 계수를 획득하여, 따라서 DPD 처리 유닛이 상기 DPD 계수 처리 모듈에 의해 처리 된 DPD 계수에 따라 제1 주파수대역의 신호에 대해 DPD 처리를 수행하도록 한다. 본 출원의 실시예는 4 개의 어드레스 변환 테이블에 따라 N 개의 룩업 어드레스를 얻으므로, 따라서 N 개의 룩업 어드레스에 따라 룩업 테이블의 N 개의 DPD 계수를 획득하며, 또한 N 개의 DPD 계수에 따라 신호 처리에 마련된 최종 DPD 계수를 획득하여, 따라서 다중 주파수대역 DPD 시스템을 위해 룩업 (look-up) 어드레스 생성 방안을 제공하였으며, 따라서 다중 주파수대역의 DPD 처리를 달성한다.

본 분야의 기술자들이 이해해야 할 것은 바로, 본 발명의 실시예는 방법, 시스템 또는 컴퓨터 프로그램 제품으로서 제공될 수 있다. 따라서, 본 출원은 전체 하드웨어 실시예, 전체 소프트웨어 실시예 또는 소프트웨어와 하드웨어를 결합한 실시예의 형태를 취할 수 있다. 또한, 본 출원은 하나 또는 다수의 컴퓨터 사용 가능한 프로그램 코드를 포함하는 저장 매체(자기 디스크 저장 장치, CD-ROM, 광학 저장 장치 등을 포함 하나, 이에 제한되지 않는다)에서 실시하는 컴퓨터 프로그램 제품의 형태를 취할 수있다.

본 출원은 본 발명의 실시예에 따른 방법, 장치(시스템) 및 컴퓨터 프로그램 제품의 흐름도 및/또는 블록도를 참조하여 설명된다. 컴퓨터 프로그램 명령에 의해 흐름도 및/또는 블록도중의 각 흐름 및/또는 블록, 또한 흐름도 및/또는 블록도중의 흐름 및/블록의 결합을 달성할 수 있다는 것을 이해해야 한다. 해당 검퓨터 프로그램 명령들을 범용 컴퓨터, 전용 컴퓨터, 내장형 프로세서 또는 기타 프로그램 가능한 데이터 처리 장치의 프로세서에 제공되어 기계를 생성할 수 있으며, 따라서 컴퓨터 또는 기타 프로그램 가능한 데이터 처리 장치의 프로세서에 의해 실행되는 명령들이 흐름도의 하나 또는 다수의 흐름 및/또는 블록도의 하나 또는 다수의 블록들에서 특정된 기능을 달성하는 장치를 생성하도록 한다.

행당 컴퓨터 명령들은 컴퓨터 또는 기타 프로그램 가능한 데이터 처리 장치가 특정 방식으로 작업하도록 지시 할 수있는 컴퓨터 판독 가능 메모리에 저장 될 수도 있으며, 해당 컴퓨터 판독 가능 메모리에 저장된 명령이 명령 장치를 포함하는 제조품을 생성하도록 하고, 해당 명령 장치는 흐름도의 하나 또는 다수의 흐름 및/또는 블록도의 하나 또는 다수의 블록에서 지정된 기능을 달성한다.

해당 컴퓨터 프로그램 명령은 컴퓨터 또는 다른 프로그램 가능한 데이터 처리 장치 상에 로딩될 수도 있으며, 컴퓨터 또는 다른 프로그램 가능한 장치에서 실행되는 명령이 일련의 조작 단계를 수행하여 컴퓨터가 실시하도록 처리하고, 따라서 컴퓨터 또는 기타 프로그램 가능한 장치에서 실행되는 명령들이 흐름도의 하나 또는 다수의 흐름 및/또는 블록도의 하나 또는 다수의 블록들에서 특정된 기능을 달성하기 위하는 단계를 제공하도록 한다.

비록 본 출원의 바람직한 실시예에 대해 설명하였지만, 본 영역의 기술자들은 기본적인 발명 개념만 획득하면, 해당 실시예에 대해 기타 변경 및 수정을 할 수있다. 따라서, 첨부 된 청구 범위는 본 출원의 범위 내에 속하는 우선적인 실시예 및 모든 변경 및 수정을 포함하는 것으로 해석된다.

분명한 것은, 본 출원의 기술자들은 본 출원의 실시예들의 사상 및 범위를 벗어나지 않는 하에서 본 발명의 실시예에 대해 다양한 변경 및 변형을 실시할 수 있다. 이로 하여, 본 출원의 실시예의 이러한 변경 및 변형들이 본 출원의 청구항 및 등가 기술에 속하는 경우, 본 출원은 또한 이러한 변경 및 수정을 포함하는 것을 의도한다.

본 출원은 출원번호 201510350367.0, 출원일 2015년 6월 23일인 중국특허출원을 기반으로 제출하며 상기 중국특허출원에 대한 우선권을 주장하고 상기 중국특허출원의 전체 내용을 본 출원에 인용한다.

Claims

디지털 전치 외곡(digital predistortion, DPD) 시스템에 있어서,
룩업 테이블 유닛과 DPD 처리 유닛을 포함하며, 상기 룩업 테이블 유닛은제1 내지 제4 어드레스 변환 테이블, 제1 내지 제N 룩업 테이블 및 DPD 계수 결합 모듈을 포함하며, 여기서, 제1 내지 제N 룩업 테이블은 다중 주파수대역 룩업 테이블이며, N = 2M, M은 레코드 길이이고, M은 양의 정수이며,
제1 어드레스 변환 테이블은, 제1 주파수대역의 제1 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라 대응되는 제2 길이의 제1 비트 시퀀스를 획득하도록 마련되며, 여기서, 상기 제1 길이는 제2 길이보다 크고, 제2 어드레스 변환 테이블은, 제2 주파수대역의 제1 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라, 대응되는 제2 길이의 제2 비트 시퀀스를 획득하도록 마련되고,
제3 어드레스 변환 테이블은, 제1 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라, 대응되는 제2 길이의 제3 비트 시퀀스를 획득하도록 마련되고, 상기 제1 주파수대역의 제2 신호는 상기 제1 주파수대역의 제1 신호를 지연하여 획득한 것이고,
제4 어드레스 변환 테이블은, 제2 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스에 따라, 대응되는 제2 길이의 제4 비트 시퀀스를 획득하도록 마련되며, 상기 제2 주파수대역의 제2 신호는 상기 제2 주파수대역의 제1 신호를 지연하여 획득한 것이며,
상기 제1 내지 제N 룩업 테이블중의 제i 룩업 테이블은, 제 1 주파수대역의 한 신호에 대응하는 제2 길이의 비트 시퀀스와 제2 주파수대역의 한 신호에 대응하는 제2 길이의 비트 시퀀스를 병합하여 획득한 제i 룩업 테이블 어드레스에 따라, 상기 제i 룩업 테이블 어드레스에 따라 제i DPD 계수를 검색하도록 마련되며, 1≤i≤N,
상기 DPD 계수 결합 모듈은, 상기 제1 내지 제N DPD 계수들을 처리하여 하나의 DPD 계수를 획득하도록 마련되고,
상기 DPD 처리 유닛은, 상기 DPD 계수 처리 모듈에 의해 처리 된 DPD 계수에 따라 상기 제1 주파수대역의 신호에 대해 DPD 처리를 수행하도록 마련된 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.
제1 항에 있어서,
M=1이며,
제1 룩업 테이블은, 상기 제1 비트 시퀀스 및 제2 비트 시퀀스에 의해 형성된 제1 룩업 테이블 어드레스에 따라 제1 DPD 계수를 검색하도록 마련되며, 여기서, 비트 순위의 내림차순으로, 상기 제1 룩업 테이블 어드레스는 제1 비트 시퀀스 및 제2 비트 시퀀스를 포함하고,
제2 룩업 테이블은, 구체적으로 상기 제3 비트 시퀀스 및 상기 제4 비트 시퀀스에 의해 형성된 제2 룩업 테이블 어드레스에 따라 제2 DPD 계수를 탐색하도록 마련되며ㅠ 여기서, 비트 순위의 내림차순으로, 상기 제2 룩업 테이블 어드레스는 제3 비트 시퀀스 및 제4 비트 시퀀스를 포함하는 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.
제1 항에 있어서,
M=2이며,
제1 룩업 테이블은, 구체적으로 상기 제1 비트 시퀀스 및 상기 제2 비트 시퀀스에 의해 형성된 제1 룩업 테이블 어드레스에 따라 제1 DPD 계수를 검색하도록 마련되며, 여기서, 비트 순위의 내림차순으로, 상기 제1 룩업 테이블 어드레스는 제1 비트 시퀀스 및 상기 제2 비트 시퀀스를 포함하고,
제2 룩업 테이블은, 상기 제1 비트 시퀀스 및 상기 제2 비트 시퀀스에 의해 형성된 제2 룩업 테이블 어드레스에 따라 제2 DPD 계수를 탐색하도록 마련되며, 여기서, 비트 순위의 내림차순으로, 상기 제2 룩업 테이블 어드레스는 상기 제1 비트 시퀀스 및 상기 제2 비트 시퀀스를 포함하고,
제3 룩업 테이블은, 상기 제3 비트 시퀀스 및 상기 제4 비트 시퀀스에 의해 형성된 제3 룩업 테이블 어드레스에 따라 제3 DPD 계수를 탐색하도록 마련되며, 여기서, 비트 순위의 내림차순으로, 상기 제3 룩업 테이블 어드레스는 상기 제3 비트 시퀀스 및 상기 제4 비트 시퀀스를 포함하고,
제4 룩업 테이블은, 상기 제3 비트 시퀀스 및 상기 제4 비트 시퀀스에 의해 형성된 제4 룩업 테이블 어드레스에 따라 제4 DPD 계수를 탐색하도록 마련되며, 여기서, 비트 순위의 내림차순으로, 상기 제4 룩업 테이블 어드레스는 상기 제3 비트 시퀀스 및 상기 제4 비트 시퀀스를 포함하는 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.
제1 항 내지 제3 항 중 어느 한 항에 있어서,
절단 유닛을 더 포함하며,
상기 절단 유닛은,
상기 제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값의 비트 시퀀스를 절단하여, 상기 제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스를 획득하도록 마련되는 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.
제4 항에 있어서,
상기 절단 유닛은,
제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값의 비트 시퀀스의 최상위 1비트 및 최하위 3비트를 각각 절단하여, 상기 제1 주파수대역의 제1 신호, 제1 주파수대역의 제2 신호, 제2 주파수대역의 제1 신호 및 제2 주파수대역의 제2 신호의 진폭값에 대응하는 제1 길이의 비트 시퀀스를 획득하도록 마련되며, 상기 제1 길이의 비트 시퀀스는 11비트인 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.
제1 항 내지 제3 항 중 어느 한 항에 있어서,
상기 룩업 테이블의 제1 주파수대역 신호의 입력단과 제2 주파수대역 신호의 입력단에는 각각 제1 스위치와 제2 스위치가 배치되고, 상기 제1 스위치는 제1 접점 및 제2 접점에 선택적으로 연결되고, 상기 제2 스위치는 제3 접점과 제4 접점에 선택적으로 연결되며,
상기 제1 스위치가 제1 접점에 연결되는 경우, 상기 제1 주파수대역 신호는 제1 주파수대역의 단일 주파수대역 룩업 테이블에 입력되고ㅠ 상기 제1 스위치가 제2 접점에 연결되는 경우, 상기 제1 주파수대역 신호는 상기 제1 어드레스 변환 테이블 및 상기 제2 어드레스 변환 테이블에 입력되며,
상기 제2 스위치가 제3 접점에 연결되는 경우, 상기 제2 주파수대역 신호는 제2 주파수대역의 단일 주파수대역 룩업 테이블에 입력되고, 상기 제2 스위치가 제4 접점에 연결되는 경우, 상기 제2 주파수대역 신호는 상기 제3 어드레스 변환 테이블 및 상기 제4 어드레스 변환 테이블에 입력되는 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.
제6 항에 있어서,
제어 모듈을 더 포함하며, 상기 제어 모듈은:
상기 입력 신호가 제1 주파수대역의 단일 주파수대역 신호인 것이 확정된 경우, 상기 제1 스위치를 제어하여 상기 제1 접점에 연결되도록 마련되고;
상기 입력 신호가 제2 주파수대역의 단일 주파수대역 신호인 것이 확정된 경우, 상기 제2 스위치를 제어하여 상기 제3 접점에 연결되도록 마련되고;
상기 입력 신호가 다중 주파수대역 신호인 것이 확정된 경우, 상기 제1 스위치를 제어하여 상기 제2 접점에 연결되도록 마련되며, 상기 제2 스위치는 상기 제4 접점에 연결하는 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.
제1 항 내지 제3 항 중 어느 한 항에 있어서,
상기 제1 내지 제4 어드레스 변환 테이블은 상기 제1 길이의 비트 시퀀스와 제2 길이의 비트 시퀀스 간의 대응 관계를 포함하며,
상기 제1 길이의 비트 시퀀스의 값 범위는 동일한 크기의 제1 내지 제E 서브범위들로 분할되고, 상기 제2 길이의 비트 시퀀스의 값 범위는 다양한 크기의 제1 내지 제E 서브범위들로 분할되며, 상기 제1 길이의 비트 시퀀스의 값 범위의 제j 서브범위는 상기 제2 길이의 비트 시퀀스의 값 범위의 제j 서브범위와 일일이 대응되며, 또한, 전자의 다수 비트 시퀀스는 후자의 한 비트 시퀀스와 서로 대응되며, E는 1보다 큰 정수이며, 1≤j≤E거나; 또는
상기 제1 길이의 비트 시퀀스의 값 범위는 다양한 크기의 제1 내지 제E 서브범위들로 분할되고, 상기 제2 길이의 비트 시퀀스의 값 범위는 동일한 크기의 제1 내지 제E 서브범위들로 분할되며; 상기 제1 길이의 비트 시퀀스의 값 범위의 제j 서브범위는 상기 제2 길이의 비트 시퀀스의 값 범위의 제j 서브범위와 일일이 대응되며, 또한, 전자의 다수 비트 시퀀스는 후자의 한 비트 시퀀스와 서로 대응되며, E는 1보다 큰 정수이며, 1≤j≤E인 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.
제8 항에 있어서, E=3이며;
상기 제2 길이의 비트 시퀀스 값 범위가 비트 시퀀스 값들의 오름차순으로 동일한 크기의 제1 내지 제3 서브범위들로 분할되는 경우, 제2 서브범위가 가장 작거나; 또는
상기 제1 길이의 비트 시퀀스 값 범위가 비트 시퀀스 값들의 오름차순으로 제1 내지 제3 서브범위들로 분할되는 경우, 제2 서브범위가 가장 큰 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.
제1 항 내지 제3 항 중 어느 한 항에 있어서,
상기 제1 내지 제N 룩업 테이블의 각 룩업 테이블은 최대로 64ㅧ64개의 DPD 계수를 포함하고, 상기 제2 길이는 6비트이고, 병합하여 획득한 제1 내지 제N 룩업 테이블 어드레스는 전부 12비트인 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.
제1 항 내지 제3 항 중 어느 한 항에 있어서,
상기 제1 주파수대역은 F 주파수대역이고, 제2 주파수대역은 A 주파수대역이거나, 또는,
상기 제1 주파수대역이 A 주파수대역이고, 제2 주파수대역이 F 주파수대역인 것을 특징으로 하는 디지털 전치 외곡(digital predistortion, DPD) 시스템.