JPH09270692A - 温度補償回路およびこれを含む半導体集積回路 - Google Patents
温度補償回路およびこれを含む半導体集積回路Info
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- JPH09270692A JPH09270692A JP8076431A JP7643196A JPH09270692A JP H09270692 A JPH09270692 A JP H09270692A JP 8076431 A JP8076431 A JP 8076431A JP 7643196 A JP7643196 A JP 7643196A JP H09270692 A JPH09270692 A JP H09270692A
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Abstract
(57)【要約】
【課題】 使用環境の変化や回路動作速度が変化しても
伝播遅延時間の変動を抑制することのできる温度補償回
路および半導体集積回路を提供する。 【解決手段】 温度依存性を有する能動素子（２７，２
９，４６，４７，６６，６７，８６，８７）とこれと直
列接続された温度依存性のない受動素子（２８，３０，
４５，４７，６５，６８，８５，８８）からなり、温度
変化に対応する検出出力を得る温度検出回路と、この温
度検出回路の検出出力により温度変化を相殺するように
信号伝達の遅延時間を変化させる制御回路（２１〜２
４、４１〜４２、７１〜７２、８１〜８２）とを備え
る。
伝播遅延時間の変動を抑制することのできる温度補償回
路および半導体集積回路を提供する。 【解決手段】 温度依存性を有する能動素子（２７，２
９，４６，４７，６６，６７，８６，８７）とこれと直
列接続された温度依存性のない受動素子（２８，３０，
４５，４７，６５，６８，８５，８８）からなり、温度
変化に対応する検出出力を得る温度検出回路と、この温
度検出回路の検出出力により温度変化を相殺するように
信号伝達の遅延時間を変化させる制御回路（２１〜２
４、４１〜４２、７１〜７２、８１〜８２）とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は温度変動に起因する
遅延時間の変動を補正する温度補償回路およびこれを含
む半導体集積回路に関するもので、特に、回路の動作速
度や使用環境の変化によって消費電流が変動するＣＭＯ
Ｓ構成の半導体集積回路を含むシステムに好適なもので
ある。
遅延時間の変動を補正する温度補償回路およびこれを含
む半導体集積回路に関するもので、特に、回路の動作速
度や使用環境の変化によって消費電流が変動するＣＭＯ
Ｓ構成の半導体集積回路を含むシステムに好適なもので
ある。
【０００２】
【従来の技術】半導体集積回路は一般に熱により特性が
変化するという性質がある。このため、半導体集積回路
においては、温度による特性の変動が大きな問題とな
り、極力温度変動が少なくなるように環境温度が制御さ
れる。一方、半導体集積回路自体の温度は半導体集積回
路の動作速度（クロック）や使用環境により大きく変化
する。特に、半導体集積回路のうちには、ＣＭＯＳ構成
のタイミングジェネレータなど温度に敏感な回路があ
り、このような回路では厳密な温度補償が必要となって
いる。
変化するという性質がある。このため、半導体集積回路
においては、温度による特性の変動が大きな問題とな
り、極力温度変動が少なくなるように環境温度が制御さ
れる。一方、半導体集積回路自体の温度は半導体集積回
路の動作速度（クロック）や使用環境により大きく変化
する。特に、半導体集積回路のうちには、ＣＭＯＳ構成
のタイミングジェネレータなど温度に敏感な回路があ
り、このような回路では厳密な温度補償が必要となって
いる。
【０００３】このため、半導体集積回路の温度を制御す
るために、種々の手法が提案されている。
るために、種々の手法が提案されている。
【０００４】まず、第１の手法は、ファンによる空冷や
冷却水等による水冷を行い、あるいはヒータを用いて加
熱を行う技術である。
冷却水等による水冷を行い、あるいはヒータを用いて加
熱を行う技術である。
【０００５】このような冷却装置あるいは加熱装置を用
いて環境を制御する技術では、ファンの回転速度、冷却
媒体の流量、ヒータへの通電電力を制御することによ
り、比較的容易に冷却や加熱を制御することができる。
いて環境を制御する技術では、ファンの回転速度、冷却
媒体の流量、ヒータへの通電電力を制御することによ
り、比較的容易に冷却や加熱を制御することができる。
【０００６】また、第２の手法は、図５に示すように、
ＣＭＯＳ半導体集積回路上にヒータ回路３をオンチップ
で形成して、これを温度補償回路１によって測定された
温度に基づきヒータ制御回路２を通じてヒータ回路を制
御してチップ温度を通常の使用状態よりも高温にしてお
き、動作速度や外部環境の変化によってチップ温度の変
動が生じないようにし、内部論理回路４での伝播遅延時
間の変動を招かないようにしている。
ＣＭＯＳ半導体集積回路上にヒータ回路３をオンチップ
で形成して、これを温度補償回路１によって測定された
温度に基づきヒータ制御回路２を通じてヒータ回路を制
御してチップ温度を通常の使用状態よりも高温にしてお
き、動作速度や外部環境の変化によってチップ温度の変
動が生じないようにし、内部論理回路４での伝播遅延時
間の変動を招かないようにしている。
【０００７】第３の手法は、例えば図６に示すように、
ＣＭＯＳ半導体集積回路の外部に設けられたＰＬＬ回路
などで発生され、温度依存性が極めて小さい伝播遅延時
間を有する基準クロックを入力し、これと内部論理回路
１１のリングオシレータのタイミングとを位相比較回路
１２で比較してチャージポンプ回路１３を作動させ、リ
ングオシレータのタイミングを基準クロックに合わせる
ようにしたものである。
ＣＭＯＳ半導体集積回路の外部に設けられたＰＬＬ回路
などで発生され、温度依存性が極めて小さい伝播遅延時
間を有する基準クロックを入力し、これと内部論理回路
１１のリングオシレータのタイミングとを位相比較回路
１２で比較してチャージポンプ回路１３を作動させ、リ
ングオシレータのタイミングを基準クロックに合わせる
ようにしたものである。
【０００８】
【発明が解決しようとする課題】しかしながら、上記第
１の手法では、冷却装置や加熱装置のコストが高く、メ
ンテナンスの必要があるという問題がある他、これらを
半導体集積回路の外部に設ける場合にはその実装するス
ペースが必要であり、システムの大型化を引き起こすと
いう問題がある。
１の手法では、冷却装置や加熱装置のコストが高く、メ
ンテナンスの必要があるという問題がある他、これらを
半導体集積回路の外部に設ける場合にはその実装するス
ペースが必要であり、システムの大型化を引き起こすと
いう問題がある。
【０００９】また、第２の手法によれば、常時ヒータを
オンとしているので、消費電力が大きく、ＣＭＯＳ半導
体装置の低消費電力の利点が損なわれる。
オンとしているので、消費電力が大きく、ＣＭＯＳ半導
体装置の低消費電力の利点が損なわれる。
【００１０】さらに、第３の手法によれば、伝播遅延時
間はＰＬＬ回路のチャージポンプで制御されるため、ジ
ッタが発生しやすく、高精度が要求されるシステムでは
使用することができない。しかも、基準クロックと内部
論理回路の動作周波数を合わせるために複数のＰＬＬ回
路を内蔵する必要が生じ、回路配置、集積化に問題があ
る。
間はＰＬＬ回路のチャージポンプで制御されるため、ジ
ッタが発生しやすく、高精度が要求されるシステムでは
使用することができない。しかも、基準クロックと内部
論理回路の動作周波数を合わせるために複数のＰＬＬ回
路を内蔵する必要が生じ、回路配置、集積化に問題があ
る。
【００１１】このような問題に鑑み、発明者は、半導体
集積回路上に消費電流を制御するヒータ回路をオンチッ
プで設け、チップ温度をモニタして温度変化分に相当す
る消費電流をフィードバック制御してヒータ回路の電流
増減で相殺するようにしたものを提案している。
集積回路上に消費電流を制御するヒータ回路をオンチッ
プで設け、チップ温度をモニタして温度変化分に相当す
る消費電流をフィードバック制御してヒータ回路の電流
増減で相殺するようにしたものを提案している。
【００１２】しかし、この構成は上記諸問題を解決する
のに有効ではあるが、急激な温度変化があった場合の追
随性は十分とは言いがたい。
のに有効ではあるが、急激な温度変化があった場合の追
随性は十分とは言いがたい。
【００１３】本発明はこのような問題を解決するために
なされたもので、使用環境の変化や回路動作速度が変化
しても伝播遅延時間の変動を抑制することのできる温度
補償回路および半導体集積回路を提供することを目的と
する。
なされたもので、使用環境の変化や回路動作速度が変化
しても伝播遅延時間の変動を抑制することのできる温度
補償回路および半導体集積回路を提供することを目的と
する。
【００１４】
【課題を解決するための手段】本発明にかかる温度補償
回路は、温度依存性を有する能動素子と、これと直列接
続された温度依存性のない受動素子からなり、温度変化
に対応する検出電圧出力を前記能動素子と前記受動素子
の接続点より得る温度検出回路と、この温度検出回路の
検出出力により温度変化を相殺するように信号伝達の遅
延時間を変化させる制御回路とを備えたことを特徴とす
るものである。
回路は、温度依存性を有する能動素子と、これと直列接
続された温度依存性のない受動素子からなり、温度変化
に対応する検出電圧出力を前記能動素子と前記受動素子
の接続点より得る温度検出回路と、この温度検出回路の
検出出力により温度変化を相殺するように信号伝達の遅
延時間を変化させる制御回路とを備えたことを特徴とす
るものである。
【００１５】この構成では、温度変化により２つの素子
間に生じた電圧変化を同じ温度変化を受けた制御回路の
制御信号として用いているので、急激な温度変化にも追
随して温度補償を行うことができる。
間に生じた電圧変化を同じ温度変化を受けた制御回路の
制御信号として用いているので、急激な温度変化にも追
随して温度補償を行うことができる。
【００１６】また、本発明にかかる温度補償回路は、ソ
ースを電源に接続し、ドレインを抵抗を介して接地し、
ゲートを接地し、前記ドレインと前記抵抗の接続点を出
力点とした第１のＰチャネルＭＯＳＦＥＴよりなるＰ型
温度検出回路と、ソースを接地し、ドレインを抵抗を介
して電源に接続し、ゲートを電源に接続し、前記ドレイ
ンと抵抗の接続点を出力点とした第１のＮチャネルＭＯ
ＳＦＥＴよりなるＮ型温度検出回路と、前記Ｎ型温度検
出回路の出力点の電圧と前記Ｐ型温度検出回路の出力点
の電圧とにより流れる電流を調節する電流制御手段とを
備える。
ースを電源に接続し、ドレインを抵抗を介して接地し、
ゲートを接地し、前記ドレインと前記抵抗の接続点を出
力点とした第１のＰチャネルＭＯＳＦＥＴよりなるＰ型
温度検出回路と、ソースを接地し、ドレインを抵抗を介
して電源に接続し、ゲートを電源に接続し、前記ドレイ
ンと抵抗の接続点を出力点とした第１のＮチャネルＭＯ
ＳＦＥＴよりなるＮ型温度検出回路と、前記Ｎ型温度検
出回路の出力点の電圧と前記Ｐ型温度検出回路の出力点
の電圧とにより流れる電流を調節する電流制御手段とを
備える。
【００１７】この回路では急激な温度変化にも追随して
温度補償を行うＣＭＯＳ構成の温度補償回路が提供され
る。
温度補償を行うＣＭＯＳ構成の温度補償回路が提供され
る。
【００１８】電流制御手段が、ゲートとドレインとを共
通接続した第２のＰチャネルＭＯＳＦＥＴおよび第２の
ＮチャネルＭＯＳＦＥＴよりなり、ゲート共通接続点を
入力端子、ドレイン共通接続点を出力端子とするＣＭＯ
Ｓインバータと、前記第２のＰチャネルＭＯＳＦＥＴの
ソースと電源の間に接続されゲートが前記Ｐ型温度検出
回路の出力点に接続された第３のＰチャネルＭＯＳＦＥ
Ｔと、前記第２のＮチャネルＭＯＳＦＥＴのソースと接
地端子間に接続されゲートが前記Ｎ型温度検出回路の出
力点に接続された第３のＮチャネルＭＯＳＦＥＴとを備
えたもの、あるいは、並列接続された第２のＰチャネル
ＭＯＳＦＥＴと第２のＮチャネルＭＯＳＦＥＴからな
り、入力回路と内部回路に中間にあって信号の伝達を制
御するトランスファゲートであって、前記Ｎ型温度検出
回路の出力点は第２のＮチャネルＭＯＳＦＥＴのゲート
に接続され、前記Ｐ型温度検出回路の出力点は前記第２
のＰチャネルＭＯＳＦＥＴのゲートに接続されたもの、
あるいは、ゲートとドレインとを共通接続した第２のＰ
チャネルＭＯＳＦＥＴおよび第２のＮチャネルＭＯＳＦ
ＥＴよりなり、ゲート共通接続点を入力端子、ドレイン
共通接続点を出力端子とするＣＭＯＳインバータでな
り、前記Ｐ型温度検出回路の出力が前記第２のＰチャネ
ルＭＯＳＦＥＴの基板電位として与えられ、前記Ｎ型温
度検出回路の出力点は前記第２のＮチャネルＭＯＳＦＥ
Ｔの基板電位として与えられるものであると良い。
通接続した第２のＰチャネルＭＯＳＦＥＴおよび第２の
ＮチャネルＭＯＳＦＥＴよりなり、ゲート共通接続点を
入力端子、ドレイン共通接続点を出力端子とするＣＭＯ
Ｓインバータと、前記第２のＰチャネルＭＯＳＦＥＴの
ソースと電源の間に接続されゲートが前記Ｐ型温度検出
回路の出力点に接続された第３のＰチャネルＭＯＳＦＥ
Ｔと、前記第２のＮチャネルＭＯＳＦＥＴのソースと接
地端子間に接続されゲートが前記Ｎ型温度検出回路の出
力点に接続された第３のＮチャネルＭＯＳＦＥＴとを備
えたもの、あるいは、並列接続された第２のＰチャネル
ＭＯＳＦＥＴと第２のＮチャネルＭＯＳＦＥＴからな
り、入力回路と内部回路に中間にあって信号の伝達を制
御するトランスファゲートであって、前記Ｎ型温度検出
回路の出力点は第２のＮチャネルＭＯＳＦＥＴのゲート
に接続され、前記Ｐ型温度検出回路の出力点は前記第２
のＰチャネルＭＯＳＦＥＴのゲートに接続されたもの、
あるいは、ゲートとドレインとを共通接続した第２のＰ
チャネルＭＯＳＦＥＴおよび第２のＮチャネルＭＯＳＦ
ＥＴよりなり、ゲート共通接続点を入力端子、ドレイン
共通接続点を出力端子とするＣＭＯＳインバータでな
り、前記Ｐ型温度検出回路の出力が前記第２のＰチャネ
ルＭＯＳＦＥＴの基板電位として与えられ、前記Ｎ型温
度検出回路の出力点は前記第２のＮチャネルＭＯＳＦＥ
Ｔの基板電位として与えられるものであると良い。
【００１９】また、上述した各構成要素が同一基板上に
形成されたものであると、温度変化の影響が同じとなっ
て、遅延時間の変動を効果的に抑制した半導体装置が提
供できる。
形成されたものであると、温度変化の影響が同じとなっ
て、遅延時間の変動を効果的に抑制した半導体装置が提
供できる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態のいくつかを説明する。
施の形態のいくつかを説明する。
【００２１】図１は、本発明にかかる温度補償回路を含
む半導体集積回路の概略構成を示す回路図である。
む半導体集積回路の概略構成を示す回路図である。
【００２２】ゲート同士が接続されたＰチャネルＭＯＳ
ＦＥＴ２１とＮチャネルＭＯＳＦＥＴ２２のドレイン同
士が接続され、ゲート共通接続点が入力端子２５、ドレ
イン共通接続点が出力端子２６となる。ＰチャネルＭＯ
ＳＦＥＴ２１のソース端子には、ソースが電源ＶDDに接
続されたＰチャネルＭＯＳＦＥＴ２３のドレインが接続
され、ＮチャネルＭＯＳＦＥＴ２２のソース端子には、
ソースが接地されたＮチャネルＭＯＳＦＥＴ２４のドレ
インが接続されている。
ＦＥＴ２１とＮチャネルＭＯＳＦＥＴ２２のドレイン同
士が接続され、ゲート共通接続点が入力端子２５、ドレ
イン共通接続点が出力端子２６となる。ＰチャネルＭＯ
ＳＦＥＴ２１のソース端子には、ソースが電源ＶDDに接
続されたＰチャネルＭＯＳＦＥＴ２３のドレインが接続
され、ＮチャネルＭＯＳＦＥＴ２２のソース端子には、
ソースが接地されたＮチャネルＭＯＳＦＥＴ２４のドレ
インが接続されている。
【００２３】また、ソースが電源ＶDDに接続され、ドレ
インが抵抗２８を介して接地され、ゲートが接地された
ＰチャネルＭＯＳＦＥＴ２７よりなる第１の温度セン
サ、およびソースが接地され、ドレインが抵抗３０を介
して電源ＶDDに接続され、ゲートが電源ＶDDに接続され
たＮチャネルＭＯＳＦＥＴ２９よりなる第２の温度セン
サが半導体集積回路チップ上に形成されている。第１の
温度センサにおけるドレインと抵抗２８の接続点３１は
ＰチャネルＭＯＳＦＥＴ２３のゲートに接続される。第
２の温度センサにおけるドレインと抵抗の接続点３２は
ＮチャネルＭＯＳＦＥＴ２４のゲートに接続される。
インが抵抗２８を介して接地され、ゲートが接地された
ＰチャネルＭＯＳＦＥＴ２７よりなる第１の温度セン
サ、およびソースが接地され、ドレインが抵抗３０を介
して電源ＶDDに接続され、ゲートが電源ＶDDに接続され
たＮチャネルＭＯＳＦＥＴ２９よりなる第２の温度セン
サが半導体集積回路チップ上に形成されている。第１の
温度センサにおけるドレインと抵抗２８の接続点３１は
ＰチャネルＭＯＳＦＥＴ２３のゲートに接続される。第
２の温度センサにおけるドレインと抵抗の接続点３２は
ＮチャネルＭＯＳＦＥＴ２４のゲートに接続される。
【００２４】次にこの回路の動作を説明する。
【００２５】今、ＰチャネルＭＯＳＦＥＴ側について温
度上昇があったとすると、ＰチャネルＭＯＳＦＥＴ２７
のオン抵抗が増加するが、抵抗２８の抵抗値は増加しな
いので、接続点３１の電位Ｖｐは接地側にシフトする。
この電位ＶｐはＰチャネルＭＯＳＦＥＴ２３のゲートに
与えられているため、そのソース−ドレイン間に流れる
電流が増加する。
度上昇があったとすると、ＰチャネルＭＯＳＦＥＴ２７
のオン抵抗が増加するが、抵抗２８の抵抗値は増加しな
いので、接続点３１の電位Ｖｐは接地側にシフトする。
この電位ＶｐはＰチャネルＭＯＳＦＥＴ２３のゲートに
与えられているため、そのソース−ドレイン間に流れる
電流が増加する。
【００２６】一方、直列接続されたＰチャネルＭＯＳＦ
ＥＴ２１およびＰチャネルＭＯＳＦＥＴ２３においては
温度上昇によりキャリアの表面移動度が低下し、抵抗値
が増加することによる電流の低下が生じるが、前述した
ゲート電圧の低下による電流の増加と温度上昇による電
流の低下とが相殺されるようにＭＯＳＦＥＴ２１、２
３、２７のサイズや構造を設計することにより入力点２
５に入力された信号が出力点２６に現れるまでの遅延時
間の変動を防止することができる。この際、ＭＯＳＦＥ
Ｔ２１、２３、２７は同一基板上に形成されているた
め、これらにおける温度変動はほぼ同時と考えられる。
したがって、フィードバックの必要がなく、急激な温度
変化があったとしても追随性が良く、ジッタの発生もな
い。
ＥＴ２１およびＰチャネルＭＯＳＦＥＴ２３においては
温度上昇によりキャリアの表面移動度が低下し、抵抗値
が増加することによる電流の低下が生じるが、前述した
ゲート電圧の低下による電流の増加と温度上昇による電
流の低下とが相殺されるようにＭＯＳＦＥＴ２１、２
３、２７のサイズや構造を設計することにより入力点２
５に入力された信号が出力点２６に現れるまでの遅延時
間の変動を防止することができる。この際、ＭＯＳＦＥ
Ｔ２１、２３、２７は同一基板上に形成されているた
め、これらにおける温度変動はほぼ同時と考えられる。
したがって、フィードバックの必要がなく、急激な温度
変化があったとしても追随性が良く、ジッタの発生もな
い。
【００２７】図２は本発明にかかる温度補償回路の第２
の実施の形態を示す回路図である。
の実施の形態を示す回路図である。
【００２８】ゲート同士が接続されたＰチャネルＭＯＳ
ＦＥＴ４１とＮチャネルＭＯＳＦＥＴ４２のドレイン同
士が接続され、ゲート共通接続点が入力端子４３、ドレ
イン共通接続点が出力端子４４となっている。また、第
１の温度検出回路をなす、ソースが接地され、ドレイン
が抵抗４５を介して電源ＶDDに接続され、ゲートが電源
ＶDDに接続されたＮチャネルＭＯＳＦＥＴ４６も同一基
板上に形成されており、そのドレインと抵抗４５の接続
点４９はＰチャネルＭＯＳＦＥＴ４１のソース端子に接
続されている。同様に、第２の温度検出回路をなす、ソ
ースが電源に接続され、ドレインが抵抗４８を介して接
地され、ゲートが接地されたＰチャネルＭＯＳＦＥＴ４
７も同一基板上に形成されており、そのドレインと抵抗
４８の接続点５０はＮチャネルＭＯＳＦＥＴ４２のソー
ス端子に接続されている。
ＦＥＴ４１とＮチャネルＭＯＳＦＥＴ４２のドレイン同
士が接続され、ゲート共通接続点が入力端子４３、ドレ
イン共通接続点が出力端子４４となっている。また、第
１の温度検出回路をなす、ソースが接地され、ドレイン
が抵抗４５を介して電源ＶDDに接続され、ゲートが電源
ＶDDに接続されたＮチャネルＭＯＳＦＥＴ４６も同一基
板上に形成されており、そのドレインと抵抗４５の接続
点４９はＰチャネルＭＯＳＦＥＴ４１のソース端子に接
続されている。同様に、第２の温度検出回路をなす、ソ
ースが電源に接続され、ドレインが抵抗４８を介して接
地され、ゲートが接地されたＰチャネルＭＯＳＦＥＴ４
７も同一基板上に形成されており、そのドレインと抵抗
４８の接続点５０はＮチャネルＭＯＳＦＥＴ４２のソー
ス端子に接続されている。
【００２９】この実施の形態では、ＰチャネルＭＯＳＦ
ＥＴ４１のソース端子は第１の温度検出回路の抵抗４５
を介して電源に接続され、ＮチャネルＭＯＳＦＥＴ４２
のソース端子は第２の温度検出回路の抵抗４８を介して
接地される。したがって、第１の温度制御回路および第
２の温度制御回路はそれぞれＰチャネルＭＯＳＦＥＴ４
１のソース端子に与えられるＶDDとＮチャネルＭＯＳＦ
ＥＴ４２のソース端子に与えられるＧＮＤのレベルを変
化させることになる。この結果、ＮチャネルＭＯＳＦＥ
Ｔ４２およびＰチャネルＭＯＳＦＥＴ４１を流れる電流
はそのまま抵抗４５、４８を流れることになる。
ＥＴ４１のソース端子は第１の温度検出回路の抵抗４５
を介して電源に接続され、ＮチャネルＭＯＳＦＥＴ４２
のソース端子は第２の温度検出回路の抵抗４８を介して
接地される。したがって、第１の温度制御回路および第
２の温度制御回路はそれぞれＰチャネルＭＯＳＦＥＴ４
１のソース端子に与えられるＶDDとＮチャネルＭＯＳＦ
ＥＴ４２のソース端子に与えられるＧＮＤのレベルを変
化させることになる。この結果、ＮチャネルＭＯＳＦＥ
Ｔ４２およびＰチャネルＭＯＳＦＥＴ４１を流れる電流
はそのまま抵抗４５、４８を流れることになる。
【００３０】この実施の形態における動作を説明する。
【００３１】チップ温度が上昇した場合、ＮチャネルＭ
ＯＳＦＥＴ４６は温度依存性があるためオン抵抗が大き
くなり、抵抗４５は温度依存性が極めて小さいため、出
力点４９の電位はＶDD側にシフトする。一方、Ｐチャネ
ルＭＯＳＦＥＴ４７も温度依存性があるため、オン抵抗
が大きくなる一方で抵抗４８は温度依存性がきわめて小
さいため、出力点５０の電位はＧＲＤ側にシフトする。
このシフト現象はいずれも伝播遅延時間を早めるので、
温度上昇による遅延時間の増加を相殺することができ
る。
ＯＳＦＥＴ４６は温度依存性があるためオン抵抗が大き
くなり、抵抗４５は温度依存性が極めて小さいため、出
力点４９の電位はＶDD側にシフトする。一方、Ｐチャネ
ルＭＯＳＦＥＴ４７も温度依存性があるため、オン抵抗
が大きくなる一方で抵抗４８は温度依存性がきわめて小
さいため、出力点５０の電位はＧＲＤ側にシフトする。
このシフト現象はいずれも伝播遅延時間を早めるので、
温度上昇による遅延時間の増加を相殺することができ
る。
【００３２】この実施の形態においては温度制御回路の
出力点４９、５０の電位を５％程度変化させることによ
り、伝播遅延時間は１０〜２０％程度制御することが可
能であるので、温度補償回路の抵抗は大きな値は必要な
く、小面積のアルミニウム配線抵抗やポリシリコン抵抗
での実現が可能である。
出力点４９、５０の電位を５％程度変化させることによ
り、伝播遅延時間は１０〜２０％程度制御することが可
能であるので、温度補償回路の抵抗は大きな値は必要な
く、小面積のアルミニウム配線抵抗やポリシリコン抵抗
での実現が可能である。
【００３３】また、この実施の形態では第１の実施の形
態に比べて必要な素子数がさらに減少し、集積度を向上
させることができる。
態に比べて必要な素子数がさらに減少し、集積度を向上
させることができる。
【００３４】図３は本発明の第３の実施の形態を示す回
路図である。
路図である。
【００３５】ゲート同士が接続されたＰチャネルＭＯＳ
ＦＥＴ６１とＮチャネルＭＯＳＦＥＴ６２のドレイン同
士が接続され、ゲート共通接続点が入力端子６３、ドレ
イン共通接続点が出力端子６４となっている。また、第
１の温度検出回路をなす、ソースが接地され、ドレイン
が抵抗６５を介して電源ＶDDに接続され、ゲートが電源
ＶDDに接続されたＮチャネルＭＯＳＦＥＴ６６および第
２の温度検出回路をなす、ソースが電源に接続され、ド
レインが抵抗６８を介して接地され、ゲートが接地され
たＰチャネルＭＯＳＦＥＴ６７も同一基板上に形成され
ている。
ＦＥＴ６１とＮチャネルＭＯＳＦＥＴ６２のドレイン同
士が接続され、ゲート共通接続点が入力端子６３、ドレ
イン共通接続点が出力端子６４となっている。また、第
１の温度検出回路をなす、ソースが接地され、ドレイン
が抵抗６５を介して電源ＶDDに接続され、ゲートが電源
ＶDDに接続されたＮチャネルＭＯＳＦＥＴ６６および第
２の温度検出回路をなす、ソースが電源に接続され、ド
レインが抵抗６８を介して接地され、ゲートが接地され
たＰチャネルＭＯＳＦＥＴ６７も同一基板上に形成され
ている。
【００３６】出力端子６４には並列接続されたＮチャネ
ルＭＯＳＦＥＴ７１およびＰチャネルＭＯＳＦＥＴ７２
よりなるトランスファゲートが接続されており、その出
力点７３には内部回路７４が接続されている。
ルＭＯＳＦＥＴ７１およびＰチャネルＭＯＳＦＥＴ７２
よりなるトランスファゲートが接続されており、その出
力点７３には内部回路７４が接続されている。
【００３７】ＮチャネルＭＯＳＦＥＴ６６のドレインと
抵抗６５の接続点６９はトランスファゲートのＮチャネ
ルＭＯＳＦＥＴ７１のゲートに接続され、ＰチャネルＭ
ＯＳＦＥＴ６７のドレインと抵抗６８の接続点７０はト
ランスファゲートのＰチャネルＭＯＳＦＥＴ７２のゲー
トに接続されている。
抵抗６５の接続点６９はトランスファゲートのＮチャネ
ルＭＯＳＦＥＴ７１のゲートに接続され、ＰチャネルＭ
ＯＳＦＥＴ６７のドレインと抵抗６８の接続点７０はト
ランスファゲートのＰチャネルＭＯＳＦＥＴ７２のゲー
トに接続されている。
【００３８】この回路ではチップ温度が上昇した場合、
トランスファゲートの伝達特性を向上させるので、伝播
遅延時間を早める結果となり、温度上昇による遅延時間
の増加を相殺することができる。したがって、この実施
の形態は、信号伝達が重要な回路に好適である。
トランスファゲートの伝達特性を向上させるので、伝播
遅延時間を早める結果となり、温度上昇による遅延時間
の増加を相殺することができる。したがって、この実施
の形態は、信号伝達が重要な回路に好適である。
【００３９】図４は本発明の第４の実施の形態を示す回
路図である。
路図である。
【００４０】ゲート同士が接続されたＰチャネルＭＯＳ
ＦＥＴ８１とＮチャネルＭＯＳＦＥＴ８２のドレイン同
士が接続され、ゲート共通接続点が入力端子８３、ドレ
イン共通接続点が出力端子８４となっている。また、第
１の温度検出回路をなす、ソースが接地され、ドレイン
が抵抗８５を介して電源ＶDDに接続され、ゲートが電源
ＶDDに接続されたＮチャネルＭＯＳＦＥＴ８６および第
２の温度検出回路をなす、ソースが電源に接続され、ド
レインが抵抗８８を介して接地され、ゲートが接地され
たＰチャネルＭＯＳＦＥＴ８７も同一基板上に形成され
ている。出力端子８４には内部回路８９が接続されてい
る。
ＦＥＴ８１とＮチャネルＭＯＳＦＥＴ８２のドレイン同
士が接続され、ゲート共通接続点が入力端子８３、ドレ
イン共通接続点が出力端子８４となっている。また、第
１の温度検出回路をなす、ソースが接地され、ドレイン
が抵抗８５を介して電源ＶDDに接続され、ゲートが電源
ＶDDに接続されたＮチャネルＭＯＳＦＥＴ８６および第
２の温度検出回路をなす、ソースが電源に接続され、ド
レインが抵抗８８を介して接地され、ゲートが接地され
たＰチャネルＭＯＳＦＥＴ８７も同一基板上に形成され
ている。出力端子８４には内部回路８９が接続されてい
る。
【００４１】ＮチャネルＭＯＳＦＥＴ８６のドレインと
抵抗８５の接続点８９はＰチャネルＭＯＳＦＥＴ８１の
基板電位として与えられ、ＰチャネルＭＯＳＦＥＴ８７
のドレインと抵抗８８の接続点９０はＮチャネルＭＯＳ
ＦＥＴ７２の基板電位として与えられる。この場合、基
板電位のいずれかはウェル電位となる。
抵抗８５の接続点８９はＰチャネルＭＯＳＦＥＴ８１の
基板電位として与えられ、ＰチャネルＭＯＳＦＥＴ８７
のドレインと抵抗８８の接続点９０はＮチャネルＭＯＳ
ＦＥＴ７２の基板電位として与えられる。この場合、基
板電位のいずれかはウェル電位となる。
【００４２】この回路ではチップ温度が上昇した場合、
基板電位を上昇させるため、伝播遅延時間を早める結果
となり、温度上昇による遅延時間の増加を相殺すること
ができる。
基板電位を上昇させるため、伝播遅延時間を早める結果
となり、温度上昇による遅延時間の増加を相殺すること
ができる。
【００４３】本発明は以上の実施の形態に限られるもの
ではなく、温度変化に応じた温度変化信号を発生し、こ
の信号により伝播遅延時間を温度変化を相殺するように
信号伝達の遅延時間を変化させるものであればどのよう
な構成でも良い。
ではなく、温度変化に応じた温度変化信号を発生し、こ
の信号により伝播遅延時間を温度変化を相殺するように
信号伝達の遅延時間を変化させるものであればどのよう
な構成でも良い。
【００４４】
【発明の効果】以上のように、本発明によれば、温度変
化を温度検出回路で電圧変化として取り出し、この電圧
変化により伝播遅延時間を温度変化を相殺するように制
御しているので、急激な温度変化に対しても追随するこ
とができ、ジッタの発生もない。
化を温度検出回路で電圧変化として取り出し、この電圧
変化により伝播遅延時間を温度変化を相殺するように制
御しているので、急激な温度変化に対しても追随するこ
とができ、ジッタの発生もない。
【００４５】また、温度検出回路と制御回路は同一基板
上に形成された半導体装置をなすようにすれば、温度検
出回路と制御回路の温度変化はぼ同一であり、フィード
バックによる遅延を生じない。
上に形成された半導体装置をなすようにすれば、温度検
出回路と制御回路の温度変化はぼ同一であり、フィード
バックによる遅延を生じない。
【図１】本発明の第１の実施の形態にかかる温度補償回
路を示す回路図である。
路を示す回路図である。
【図２】本発明の第２の実施の形態にかかる温度補償回
路を示す回路図である。
路を示す回路図である。
【図３】本発明の第３の実施の形態にかかる温度補償回
路を示す回路図である。
路を示す回路図である。
【図４】本発明の第４の実施の形態にかかる温度補償回
路を示す回路図である。
路を示す回路図である。
【図５】従来の温度補償回路の構成を示すブロック図で
ある。
ある。
【図６】従来の温度補償回路の他の例の構成を示すブロ
ック図である。
ック図である。
２１，２３，２７，４１，４７，６１，６７，７２ ８
１，８７ ＰチャネルＭＯＳＦＥＴ ２２，２４，２９，４２，４６，６２，６６，７１，８
２，８６ ＮチャネルＭＯＳＦＥＴ ２８，３０，４５，４７，６５，６８，８５，８８ 抵
抗 ３３，５１，７４，９１ 内部回路
１，８７ ＰチャネルＭＯＳＦＥＴ ２２，２４，２９，４２，４６，６２，６６，７１，８
２，８６ ＮチャネルＭＯＳＦＥＴ ２８，３０，４５，４７，６５，６８，８５，８８ 抵
抗 ３３，５１，７４，９１ 内部回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948
Claims (7)
- 【請求項１】温度依存性を有する能動素子と、これと直
列接続された温度依存性のない受動素子からなり、温度
変化に対応する検出電圧出力を前記能動素子と前記受動
素子の接続点より得る温度検出回路と、 この温度検出回路の検出出力により温度変化を相殺する
ように信号伝達の遅延時間を変化させる制御回路とを備
えた温度補償回路。 - 【請求項２】ソースを電源に接続し、ドレインを抵抗を
介して接地し、ゲートを接地し、前記ドレインと前記抵
抗の接続点を出力点とした第１のＰチャネルＭＯＳＦＥ
ＴよりなるＰ型温度検出回路と、 ソースを接地し、ドレインを抵抗を介して電源に接続
し、ゲートを電源に接続し、前記ドレインと抵抗の接続
点を出力点とした第１のＮチャネルＭＯＳＦＥＴよりな
るＮ型温度検出回路と、 前記Ｎ型温度検出回路の出力点の電圧と前記Ｐ型温度検
出回路の出力点の電圧とにより流れる電流を調節する電
流制御手段とを備えた温度補償回路。 - 【請求項３】電流制御手段が、ゲートとドレインとを共
通接続した第２のＰチャネルＭＯＳＦＥＴおよび第２の
ＮチャネルＭＯＳＦＥＴよりなり、ゲート共通接続点を
入力端子、ドレイン共通接続点を出力端子とするＣＭＯ
Ｓインバータと、前記第２のＰチャネルＭＯＳＦＥＴの
ソースと電源の間に接続されゲートが前記Ｐ型温度検出
回路の出力点に接続された第３のＰチャネルＭＯＳＦＥ
Ｔと、前記第２のＮチャネルＭＯＳＦＥＴのソースと接
地端子間に接続されゲートが前記Ｎ型温度検出回路の出
力点に接続された第３のＮチャネルＭＯＳＦＥＴとを備
えたことを特徴とする請求項１に記載の温度補償回路。 - 【請求項４】電流制御手段が、並列接続された第２のＰ
チャネルＭＯＳＦＥＴと第２のＮチャネルＭＯＳＦＥＴ
からなり、入力回路と内部回路に中間にあって信号の伝
達を制御するトランスファゲートであって、前記Ｎ型温
度検出回路の出力点は第２のＮチャネルＭＯＳＦＥＴの
ゲートに接続され、前記Ｐ型温度検出回路の出力点は前
記第２のＰチャネルＭＯＳＦＥＴのゲートに接続された
ことを特徴とする請求項１に記載の温度補償回路。 - 【請求項５】入力回路が、ゲートとドレインとを共通接
続した第３のＰチャネルＭＯＳＦＥＴおよび第３のＮチ
ャネルＭＯＳＦＥＴよりなり、ゲート共通接続点を入力
端子、ドレイン共通接続点を出力端子とするＣＭＯＳイ
ンバータであることを特徴とする請求項４に記載の温度
補償回路。 - 【請求項６】電流制御手段が、ゲートとドレインとを共
通接続した第２のＰチャネルＭＯＳＦＥＴおよび第２の
ＮチャネルＭＯＳＦＥＴよりなり、ゲート共通接続点を
入力端子、ドレイン共通接続点を出力端子とするＣＭＯ
Ｓインバータでなり、前記Ｐ型温度検出回路の出力が前
記第２のＰチャネルＭＯＳＦＥＴの基板電位として与え
られ、前記Ｎ型温度検出回路の出力点は前記第２のＮチ
ャネルＭＯＳＦＥＴの基板電位として与えられることを
特徴とする請求項１に記載の温度補償回路。 - 【請求項７】各構成要素が同一基板上に形成されたこと
を特徴とする請求項１〜６のいずれかに記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076431A JPH09270692A (ja) | 1996-03-29 | 1996-03-29 | 温度補償回路およびこれを含む半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076431A JPH09270692A (ja) | 1996-03-29 | 1996-03-29 | 温度補償回路およびこれを含む半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270692A true JPH09270692A (ja) | 1997-10-14 |
Family
ID=13604978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8076431A Pending JPH09270692A (ja) | 1996-03-29 | 1996-03-29 | 温度補償回路およびこれを含む半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09270692A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8653861B2 (en) | 2010-09-10 | 2014-02-18 | Renesas Electronics Corporation | Control voltage generating circuit, constant current source circuit, and delay circuit and logic circuit including the same |
| US9438205B2 (en) | 2013-10-30 | 2016-09-06 | Samsung Electronics Co., Ltd. | Temperature-compensated oscillator and device including the same |
| CN110061705A (zh) * | 2019-04-22 | 2019-07-26 | 西安拓尔微电子有限责任公司 | 一种带温度补偿的内置Regulator电路及其实现方法 |
-
1996
- 1996-03-29 JP JP8076431A patent/JPH09270692A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8653861B2 (en) | 2010-09-10 | 2014-02-18 | Renesas Electronics Corporation | Control voltage generating circuit, constant current source circuit, and delay circuit and logic circuit including the same |
| US9438205B2 (en) | 2013-10-30 | 2016-09-06 | Samsung Electronics Co., Ltd. | Temperature-compensated oscillator and device including the same |
| US9900015B2 (en) | 2013-10-30 | 2018-02-20 | Samsung Electronics Co., Ltd. | Temperature-compensated oscillator and device including the same |
| CN110061705A (zh) * | 2019-04-22 | 2019-07-26 | 西安拓尔微电子有限责任公司 | 一种带温度补偿的内置Regulator电路及其实现方法 |
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