JP2003060487A - 遅延調整セル - Google Patents

Abstract

(57)【要約】 【課題】 配線リソースを変更することなく配線遅延の
遅延調整を行い、半導体集積回路の回路動作タイミング
を調整することを目的とする。 【解決手段】 半導体集積回路においてタイミングエラ
ーが発生した場合、遅延調整セル１に設けた複数の駆動
能力切替端子（ｃｐｘ，ｃｎｘ）の入力値を設定するこ
とにより、駆動するインバータの数を調整して駆動能力
を制御することができ、配線リソースを変更することな
く、配線遅延の遅延調整を行って、半導体集積回路の回
路動作タイミングを調整することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おいて、回路動作のタイミング調整を行うための遅延調
整セルに関する。

【０００２】

【従来の技術】以下、従来の半導体集積回路における遅
延調整について図面を用いて説明する。

【０００３】図３は従来の半導体集積回路における遅延
調整方法を示す回路図である。図３において、３１，３
２，３３はバッファであり、３４はタイミングエラー発
生パス、３５はフリップフロップ（以下ＦＦと称す）で
ある。ここで、バッファ３１の駆動能力はバッファ３
２、バッファ３３の駆動能力より低いものとする。

【０００４】初期レイアウトにおいてバッファ３１がＦ
Ｆ３５へと接続され、その近傍にバッファ３２、バッフ
ァ３３がダミーセルとして配置されていたとする。タイ
ミング検証の結果、タイミングエラー発生パス３４にお
いてタイミングエラーが発生し、タイミングエラー発生
パス３４の駆動能力を大きくする必要が生じたとする
と、近傍にあるダミーセルのうち最適なダミーセルを選
択してバッファ３１の替わりに配線される。ここでは、
バッファ３１より駆動能力の大きいバッファ３２が選択
されたとすると、まず、バッファ３１の入力端子を固定
してバッファ３１に入力されていた配線をバッファ３２
の入力端子に配線し直し、さらに、バッファ３１の出力
端子をオープンにしてバッファ３２の出力端子をＦＦ３
５の入力端子へ再接続することにより、タイミングエラ
ーの対策を行っていた。

【０００５】しかしながら、上記タイミングエラー修正
方法では、バッファ３１に入出力されていた配線を、バ
ッファ３２に配線し直すため、既存の配線が変更される
場合があり、配線リソースの悪化や周辺回路のタイミン
グへの影響が問題となっていた。

【０００６】また、図４は従来のデータ転送回路の構成
図である。図４において、４１はデータ転送回路、４２
はデータ送信部、４３はデータ受信部、４４はバッフ
ァ、４５はデータ保持回路、４６はデータ処理部であ
る。データ転送回路４１内部でデータの送受信をする
際、データ送信部４２内部のバッファ４４を介してデー
タ受信部４３にデータを送り、データ保持回路４５でい
ったんデータを保持しデータ処理部４６にて通常のデー
タ処理を実施する。

【０００７】このようなデータ送受信回路が実機上で、
外部ノイズ等により送受信タイミングを満足できず、正
常な送受信ができなかった場合は、半導体集積回路その
ものを再設計してタイミングのマージンを確保するなど
の対策をしない限り、その場で正常な送受信を維持する
ことができないという問題点があった。

【０００８】

【発明が解決しようとする課題】本発明の遅延調整セル
は、上記従来の問題点を解決するもので、配線リソース
を変更することなく配線遅延の遅延調整を行い、半導体
集積回路の回路動作タイミングを調整することを目的と
する。

【０００９】

【課題を解決するための手段】この目的を達成するため
に、本発明の請求項１記載の遅延調整セルは、半導体集
積回路の信号の遅延を調整する遅延調整セルであって、
信号を入力する入力端子と、信号を出力する出力端子
と、駆動能力の切り替え制御を行う駆動能力切り替え信
号を入力する２本以上の駆動能力切り替え端子と、１対
のＰチャネルトランジスタとＮチャネルトランジスタか
らなり前記入力端子からの信号を入力する１または２以
上の第１のインバータ回路と、前記インバータ回路の出
力信号を入力し前記出力端子に信号を出力する１対のＰ
チャネルトランジスタとＮチャネルトランジスタからな
る第２のインバータ回路と、ソースとドレインにより直
列に接続された複数のＰチャネルトランジスタおよび同
数のソースとドレインにより直列に接続されたＮチャネ
ルトランジスタにより構成されＰチャネルトランジスタ
の内１つのＰチャネルトランジスタの入力信号は前記駆
動能力切り替え端子の内の１本から入力されＮチャネル
トランジスタの内１つのＮチャネルトランジスタの入力
信号は前記駆動能力切り替え端子の内の別の１本から入
力され残りのトランジスタの入力信号は前記第２のイン
バータ回路の入力信号を入力し出力信号は前記出力端子
に出力される１または２以上の第３のインバータ回路と
を有し、前記駆動能力切り替え端子により前記第３のイ
ンバータ回路の動作を制御することにより駆動能力を制
御して半導体集積回路の信号の遅延を調整することを特
徴とする。

【００１０】請求項２記載の遅延調整セルは請求項１記
載の遅延調整セルにおいて、誤り検出符合付きデータを
送受信するデータ転送回路であって、前記誤り検出符合
付きデータを受信して保存するデータ保持回路と、前記
データ保持回路に保存されたデータを処理するデータ処
理部と、前記誤り検出符合付きデータの誤り検出を行う
誤り検出回路と、前記誤り検出回路で検出された誤りの
数をカウントする誤り回数カウンタと、誤りカウント数
の上限値を設定するスレッシュホールド値保持回路と、
前記誤りカウント数の上限値を外部から入力するスレッ
シュホールド値入力端子と、前記誤りカウント数と前記
誤りカウント数の上限値を比較する比較／判定回路と、
前記比較／判定回路の比較結果により駆動能力を制御す
る駆動能力選択回路とを有し、前記駆動能力選択回路か
ら出力する制御信号を前記駆動能力切り替え端子に入力
することにより駆動能力を変更して前記データ転送回路
の誤り検出符合付きデータ信号の遅延調整をすることを
特徴とする。

【００１１】以上により、配線リソースを変更すること
なく配線遅延の遅延調整を行い、半導体集積回路の回路
動作タイミングを調整することができる。

【００１２】

【発明の実施の形態】（実施の形態１）以下、本発明の
第１の実施形態について、図面を参照しながら説明す
る。

【００１３】図１（ａ）は、本発明の実施の形態におけ
る遅延調整セルの構成図である。図１において、１は遅
延調整セル、２は遅延調整セル１の入力端子、３は遅延
調整セル１の出力端子、ｃｐ１，ｃｐ２，ｃｐ３，ｃｐ
４，ｃｎ１，ｃｎ２，ｃｎ３，ｃｎ４は駆動能力切り替
え端子、ｍｐ１，ｍｐ２，ｍｐ３，ｍｐ４，ｍｐ５，ｍ
ｐ６，ｍｐ７，ｍｐ８，ｍｐ９，ｍｐ１０はＰチャネル
トランジスタ、ｍｎ１，ｍｎ２，ｍｎ３，ｍｎ４，ｍｎ
５，ｍｎ６，ｍｎ７，ｍｎ８，ｍｎ９，ｍｎ１０はＮチ
ャネルトランジスタである。

【００１４】遅延調整セル１は、入力端子２からの入力
信号を受けるＰチャネルトランジスタｍｐ１およびＮチ
ャネルトランジスタｍｎ１からなる入力インバータと、
その出力信号を入力として正転信号を出力するＰチャネ
ルトランジスタｍｐ２およびＮチャネルトランジスタｍ
ｎ２からなる出力インバータと、出力インバータの出力
端子に接続される複数のＰチャネルトランジスタｍｐ
４，ｍｐ６，ｍｐ８，ｍｐ１０とＮチャネルトランジス
タｍｎ４，ｍｎ６，ｍｎ８，ｍｎ１０と、Ｐチャネルト
ランジスタｍｐ４，ｍｐ６，ｍｐ８，ｍｐ１０のゲート
端子に直接接続される駆動能力切り替え端子ｃｐ１，ｃ
ｐ２，ｃｐ３，ｃｐ４とＮチャネルトランジスタｍｎ
４，ｍｎ６，ｍｎ８，ｍｎ１０のゲート端子に直接接続
される駆動能力切り替え端子ｃｎ１，ｃｎ２，ｃｎ３，
ｃｎ４と、Ｐチャネルトランジスタｍｐ４，ｍｐ６，ｍ
ｐ８，ｍｐ１０と電源間に接続される異なるＰチャネル
トランジスタｍｐ３，ｍｐ５，ｍｐ７，ｍｐ９と、Ｎチ
ャネルトランジスタｍｎ４，ｍｎ６，ｍｎ８，ｍｎ１０
とグランド間に接続される異なるＮチャネルトランジス
タｍｎ３，ｍｎ５，ｍｎ７，ｍｎ９とを有し、Ｐチャネ
ルトランジスタｍｐ３，ｍｐ５，ｍｐ７，ｍｐ９とＮチ
ャネルトランジスタｍｎ３，ｍｎ５，ｍｎ７，ｍｎ９の
ゲート端子はＰチャネルトランジスタｍｐ１およびＮチ
ャネルトランジスタｍｎ１からなる入力インバータの出
力端子と接続される。

【００１５】以上の構成の遅延調整セルの動作について
説明する。Ｐチャネルトランジスタｍｐ３とＮチャネル
トランジスタｍｎ３によりインバータが構成される。同
様に、Ｐチャネルトランジスタｍｐ５とＮチャネルトラ
ンジスタｍｎ５，Ｐチャネルトランジスタｍｐ７とＮチ
ャネルトランジスタｍｎ７，Ｐチャネルトランジスタｍ
ｐ９とＮチャネルトランジスタｍｎ９により、それぞれ
インバータを構成する。これらのインバータの入力は出
力インバータの入力と共通の信号が入力しており、駆動
能力切り替え端子ｃｐ１，ｃｐ２，ｃｐ３，ｃｐ４をグ
ランドに接地することによりＰチャネルトランジスタｍ
ｐ４，ｍｐ６，ｍｐ８、ｍｐ１０が駆動し、駆動能力切
り替え端子ｃｎ１，ｃｎ２，ｃｎ３，ｃｎ４を電源に接
続することによりＮチャネルトランジスタｍｎ４，ｍｎ
６，ｍｎ８、ｍｎ１０が駆動してそれぞれのインバータ
が出力端子３を駆動するようになる。ここで、対応する
駆動能力切り替え端子ｃｐ１，ｃｐ２，ｃｐ３，ｃｐ４
と駆動能力切り替え端子ｃｎ１，ｃｎ２，ｃｎ３，ｃｎ
４は互いに相反する極性の信号が入力されるようにする
必要がある。

【００１６】図１（ｂ）は本発明の遅延調整セルにおけ
る駆動能力調整例を示す回路図である。図のように、駆
動能力切り替え端子ｃｐ１，ｃｎ２，ｃｐ３，ｃｎ４を
電源に接続し、駆動能力切り替え端子ｃｎ１，ｃｐ２，
ｃｎ３，ｃｐ４をグランドに接地することによりＰチャ
ネルトランジスタｍｐ５とＮチャネルトランジスタｍｎ
５により構成されるインバータとＰチャネルトランジス
タｍｐ９とＮチャネルトランジスタｍｎ９により構成さ
れるインバータが駆動するようになる。

【００１７】図１（ｃ）は本発明の遅延調整セルにおい
て最小の駆動能力に設定した場合を示す回路図である。
図のように、駆動能力切り替え端子ｃｐ１，ｃｐ２，ｃ
ｐ３，ｃｐ４を電源に接続し、駆動能力切り替え端子ｃ
ｎ１，ｃｎ２，ｃｎ３，ｃｎ４をグランドに接地するこ
とにより全てのインバータが駆動しない状態になる。

【００１８】また、以上のように構成された遅延調整セ
ルにおける最大駆動能力は、駆動能力切り替え端子ｃｐ
１，ｃｐ２，ｃｐ３，ｃｐ４を全てグランドに接地し、
駆動能力切り替え端子ｃｎ１，ｃｎ２，ｃｎ３，ｃｎ４
を全て電源に接続することにより得ることができる。

【００１９】なお、本実施の形態では駆動能力切り替え
端子がＰチャネルトランジスタ側に４本、Ｎチャネルト
ランジスタ側に４本ある場合について説明したが、この
駆動能力切り替え端子の本数は遅延調整の精度に応じて
任意の本数を設定可能である。

【００２０】また、駆動能力を制御するトランジスタの
サイズはそれぞれ同一である必要はなく、遅延調整の精
度に応じて任意に設定可能である。以上の実施の形態で
は、駆動能力切り替え端子に入力する値を設定するにあ
たり、電源またはグランドに直接配線していたが、制御
回路を付加することにより、直接入力される信号の値を
制御することによっても実現でき、その場合は、半導体
集積回路の配線レイアウトを変更することなく、駆動能
力を調整することができる。

【００２１】以上の構成により、配線リソースを変更す
ることなく、駆動能力切り替え端子に入力する値を設定
することにより、配線遅延の遅延調整を行うことがで
き、半導体集積回路の回路動作タイミングを調整するこ
とができる。 （実施の形態２）以下、本発明の実施の形態２につい
て、図面を参照しながら説明する。

【００２２】図２は、本発明の実施の形態２における遅
延調整セルによるデータ信号遅延調整回路の構成図であ
る。遅延調整セル１を具備したデータ転送回路のデータ
信号遅延調整回路は、遅延調整セル１を通じてデータを
送信するデータ送信部２１と、データ送信部２１からの
送信データを受信するデータ受信部２２から構成され
る。データ送信部２１から出力される送信データは誤り
検出符号を付加されて送信データ２３としてデータ受信
部２２に入力される。データ受信部２２は、入力された
データを保持するデータ保持回路２４と、データ保持回
路２４から出力されたデータの誤り検出を行う誤り検出
回路２６と、誤り検出回路２６によって検出された誤り
の回数をカウントする誤り回数カウンタ２７と、誤りカ
ウント数の上限値を外部から設定して保持するスレッシ
ュホールド値保持回路２８と、誤り回数カウンタ２７の
値とスレッシュホールド値保持回路２８に格納された誤
りカウント数の上限値を比較する比較／判定回路３６
と、比較／判定回路３６で誤り回数カウンタ２７の値が
誤りカウント数の上限値を超えたと判定された際に遅延
調整セル１の駆動能力を制御する駆動能力選択回路３８
と、その制御信号を復号するデコード回路４４１を具備
し、誤り回数カウンタ２７の値が誤りカウント数の上限
値を超えた時点で遅延調整セル１の駆動能力にフィード
バックをかける構成である。また、データ保持回路２４
で保持された入力データは、誤り検出されると供にデー
タ処理部２５へと入力されて本来の処理を行う。駆動能
力選択回路３８は比較／判定回路３６から出力されるカ
ウントアップ信号３７によってインクリメントされるイ
ンクリメントカウンタ３９とインクリメントカウンタ３
９のカウント値に沿って遅延調整セル１の駆動能力をデ
コーダ回路４４１を介して制御する駆動能力セレクトデ
ータ保持部４０から構成される。さらに、スレッシュホ
ールド値保持回路２８はスレッシュホールド値入力端子
２９により外部から任意の値を設定することができる。

【００２３】次に、上記構成の遅延調整セルを内蔵した
データ信号遅延調整回路における自律的な遅延調整動作
について説明する。まず、スレッシュホールド値入力端
子２９から任意の値をスレッシュホールド値保持回路２
８に設定する。ここで、遅延調整セル１はあらかじめ設
定された駆動能力の初期値に設定される。

【００２４】次に、データ伝送のイベント発生時、入力
端子２においては誤り検出符号を付加された送信データ
２３が遅延調整セル１に入力され、初期値に設定された
駆動能力でデータ保持回路２４へ伝送されかつ保持され
る。データ保持回路２４で保持されたデータはデータ処
理部２５へ送られると同時に、誤り検出回路２６に送ら
れる。ここで、誤りが検出された場合、誤り回数カウン
タ２７の値をインクリメントし、その値をスレッシュホ
ールド値保持回路２８に格納した誤りカウント数の上限
値と比較判定する。値が一致もしくはオーバーした際に
はカウントアップ信号３７を生成し、インクリメントカ
ウンタ３９をインクリメントして駆動能力セレクトデー
タ保持部４０のデータを選択し、駆動能力セレクトデー
タを決定してデコーダ回路４４１へ送られる。デコーダ
回路４４１では、この値をデコードして駆動能力切り替
え信号４４２を遅延調整セル１に伝え、新たな駆動能力
設定を実現する。以上の動作の繰り返しにより、データ
信号遅延調整回路により自律的に遅延を調整すること
で、正常なデータ伝送を実現する。

【００２５】なお、本実施の形態ではデータ受信部２２
が１つからなる構成について説明したが、遅延調整セル
１の出力端子３を共有する複数の異なったデータ受信部
を具備した構成においても、デコーダ回路４４１へフィ
ードバックされる駆動能力セレクトデータのアービトレ
ーション回路を追加することによって、データ送信経路
の負荷に最適な駆動能力を設定することができ、消費電
力の低減にもつながる。

【００２６】以上の構成により、データ転送回路におい
て、配線リソースを変更することなく、駆動能力切り替
え端子に入力する値を設定することにより、配線遅延の
遅延調整を行うことができ、データ転送回路の回路動作
タイミングを調整することができる。

【００２７】ここでは、データ転送回路における遅延調
整セルについて説明したが、本発明の遅延調整セルは、
データ転送回路に限らず、あらゆる半導体集積回路につ
いて遅延調整を行うことができる。

【００２８】

【発明の効果】以上説明したように、本発明の遅延調整
セルによると、半導体集積回路においてタイミングエラ
ーが発生した場合、遅延調整セルに設けた複数の駆動能
力切替端子の入力値を設定することにより、駆動するイ
ンバータの数を調整して駆動能力を制御することがで
き、配線リソースを変更することなく、配線遅延の遅延
調整を行って、半導体集積回路の回路動作タイミングを
調整することができる。

【図面の簡単な説明】

【図１】（ａ）本発明の実施の形態における遅延調整セ
ルの構成図 （ｂ）本発明の遅延調整セルにおける駆動能力調整例を
示す回路図 （ｃ）本発明の遅延調整セルにおいて最小の駆動能力に
設定した場合を示す回路図

【図２】本発明の実施の形態２における遅延調整セルに
よるデータ信号遅延調整回路の構成図

【図３】従来の半導体集積回路における遅延調整方法を
示す回路図

【図４】従来のデータ転送回路の構成図

【符号の説明】 １ 遅延調整セル ２ 入力端子 ３ 出力端子 ２１ データ送信部 ２２ データ受信部 ２３ 送信データ ２４ データ保持回路 ２５ データ処理部 ２６ 誤り検出回路 ２７ 誤り回数カウンタ ２８ スレッシュホールド値保持回路 ２９ スレッシュホールド値入力端子 ３１ バッファ ３２ バッファ ３３ バッファ ３４ タイミングエラー発生パス ３５ ＦＦ ３６ 比較/判定回路 ３７ カウントアップ信号 ３８ 駆動能力選択回路 ３９ インクリメントカウンタ ４０ 駆動能力セレクトデータ保持部 ４１ データ転送回路 ４２ データ送信部 ４３ データ受信部 ４４ バッファ ４４１ デコード回路 ４４２ 駆動能力切り替え信号 ４５ データ保持回路 ４６ データ処理部 ｃｐ１ 駆動能力切り替え端子 ｃｐ２ 駆動能力切り替え端子 ｃｐ３ 駆動能力切り替え端子 ｃｐ４ 駆動能力切り替え端子 ｃｎ１ 駆動能力切り替え端子 ｃｎ２ 駆動能力切り替え端子 ｃｎ３ 駆動能力切り替え端子 ｃｎ４ 駆動能力切り替え端子 ｍｐ１ Ｐチャネルトランジスタ ｍｎ１ Ｎチャネルトランジスタ ｍｐ２ Ｐチャネルトランジスタ ｍｎ２ Ｎチャネルトランジスタ ｍｐ３ Ｐチャネルトランジスタ ｍｎ３ Ｎチャネルトランジスタ ｍｐ４ Ｐチャネルトランジスタ ｍｎ４ Ｎチャネルトランジスタ ｍｐ５ Ｐチャネルトランジスタ ｍｎ５ Ｎチャネルトランジスタ ｍｐ６ Ｐチャネルトランジスタ ｍｎ６ Ｎチャネルトランジスタ ｍｐ７ Ｐチャネルトランジスタ ｍｎ７ Ｎチャネルトランジスタ ｍｐ８ Ｐチャネルトランジスタ ｍｎ８ Ｎチャネルトランジスタ ｍｐ９ Ｐチャネルトランジスタ ｍｎ９ Ｎチャネルトランジスタ ｍｐ１０ Ｐチャネルトランジスタ ｍｎ１０ Ｎチャネルトランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体集積回路の信号の遅延を調整する遅
   延調整セルであって、 信号を入力する入力端子と、 信号を出力する出力端子と、 駆動能力の切り替え制御を行う駆動能力切り替え信号を
   入力する２本以上の駆動能力切り替え端子と、 １対のＰチャネルトランジスタとＮチャネルトランジス
   タからなり前記入力端子からの信号を入力する１または
   ２以上の第１のインバータ回路と、 前記インバータ回路の出力信号を入力し前記出力端子に
   信号を出力する１対のＰチャネルトランジスタとＮチャ
   ネルトランジスタからなる第２のインバータ回路と、 ソースとドレインにより直列に接続された複数のＰチャ
   ネルトランジスタおよび同数のソースとドレインにより
   直列に接続されたＮチャネルトランジスタにより構成さ
   れＰチャネルトランジスタの内１つのＰチャネルトラン
   ジスタの入力信号は前記駆動能力切り替え端子の内の１
   本から入力されＮチャネルトランジスタの内１つのＮチ
   ャネルトランジスタの入力信号は前記駆動能力切り替え
   端子の内の別の１本から入力され残りのトランジスタの
   入力信号は前記第２のインバータ回路の入力信号を入力
   し出力信号は前記出力端子に出力される１または２以上
   の第３のインバータ回路とを有し、前記駆動能力切り替
   え端子により前記第３のインバータ回路の動作を制御す
   ることにより駆動能力を制御して半導体集積回路の信号
   の遅延を調整することを特徴とする遅延調整セル。
2. 【請求項２】誤り検出符合付きデータを送受信するデー
   タ転送回路であって、 前記誤り検出符合付きデータを受信して保存するデータ
   保持回路と、 前記データ保持回路に保存されたデータを処理するデー
   タ処理部と、 前記誤り検出符合付きデータの誤り検出を行う誤り検出
   回路と、 前記誤り検出回路で検出された誤りの数をカウントする
   誤り回数カウンタと、 誤りカウント数の上限値を設定するスレッシュホールド
   値保持回路と、 前記誤りカウント数の上限値を外部から入力するスレッ
   シュホールド値入力端子と、 前記誤りカウント数と前記誤りカウント数の上限値を比
   較する比較／判定回路と、 前記比較／判定回路の比較結果により駆動能力を制御す
   る駆動能力選択回路とを有し、前記駆動能力選択回路か
   ら出力する制御信号を前記駆動能力切り替え端子に入力
   することにより駆動能力を変更して前記データ転送回路
   の誤り検出符合付きデータ信号の遅延調整をすることを
   特徴とする請求項１記載の遅延調整セル。