JP2011134838A - 半導体装置 - Google Patents

Abstract

【課題】占有面積を増やすことなくロジック回路領域におけるトランジスタ特性の変動が抑制される半導体装置を提供する。
【解決手段】ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定されている。また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。
【選択図】図４

Description

本発明は半導体装置に関し、特に、ロジック回路領域を備えた半導体装置に関するものである。

半導体装置では、半導体基板に形成されるトランジスタ等の各素子を電気的に絶縁するために、半導体基板に素子分離領域が形成される。素子分離領域は、半導体基板に比較的浅い溝を形成した後、その溝に酸化膜等の絶縁膜を充填することによって形成され、ＳＴＩ（Shallow Trench Isolation）と称されている。

半導体装置のロジック回路領域では、素子分離領域によって区切られた素子形成領域に、トランジスタ等の素子が形成される。従来の半導体装置では、トランジスタが形成される一つの素子形成領域と、これと隣り合う他の素子形成領域とを区切る素子分離領域の長さには特に制約はない。このため、半導体装置のレイアウトとしては、互いに長さの異なる素子分離領域が形成され、また、その長さの違いにより、形状の異なる素子形成領域が形成されている。なお、トランジスタ等が形成される素子形成領域はＯＤ（Oxide Definition）と称されている。また、この種の技術分野を示す文献として、たとえば特許文献１および特許文献２がある。

特開２００７−１４１９７１号公報 特開２００８−３１１３６１号公報

しかしながら、従来の半導体装置では次のような問題点があった。隣り合う素子形成領域間の距離（ＯＤ間隔）や素子形成領域の形状（ＯＤ形状）の違いによって、素子分離領域が素子形成領域へ及ぼす機械的応力が変動することになる。この機械的応力の変動は、素子形成領域に形成されるトランジスタのしきい値電圧（Ｖｔｈ）や電流（Ｉｄ）等のトランジスタ特性に影響を及ぼす。この影響は、ＰＭＯＳトランジスタに対するよりもＮＭＯＳトランジスタに対する方が大きい傾向にある。

近年、半導体装置の微細化に伴って、この機械的応力の変動に起因するトランジスタ特性の変動が顕在化してきている。隣り合う素子形成領域間の距離等の違いによるトランジスタ特性の変動は、設計段階では予測は不可能であるため、完成した半導体装置における設計上の特性値（期待値）と、実際の特性値とが乖離することになる。従来、このような乖離をなくすために、設計段階においてタイミングや動作電圧マージンを過剰に付加する対策が講じられてきた。このため、ロジック回路領域の占有面積を十分に低減することができず、半導体装置の微細化を阻害する要因の一つになった。

本発明は上記問題点を解決するためになされたものであり、その目的は、占有面積を増やすことなくロジック回路領域におけるトランジスタ特性の変動が抑制される半導体装置を提供することである。

本発明の実施の形態に係る半導体装置は、素子分離領域と第１素子形成領域と第２素子形成領域と基板コンタクト領域とＮＭＯＳトランジスタとを含むセル単体を備えている。素子分離領域は半導体基板の所定の領域に形成されている。第１素子形成領域は、素子分離領域によって区画された半導体基板の領域に形成されている。第２素子形成領域は、第１素子形成領域とは距離を隔てるように、素子分離領域によって区画された半導体基板の領域に形成されている。基板コンタクト領域は、第１素子形成領域に対して第２素子形成領域が位置する側とは反対の側に距離を隔てるように、素子分離領域によって区画された半導体基板の領域に形成されている。ＮＭＯＳトランジスタは第１素子形成領域に形成されて、第１方向に延在するゲート電極を含む。セル単体における第１素子形成領域と第２素子形成領域との第１方向の間隔が第１間隔に設定されている。第１素子形成領域と基板コンタクト領域との第１方向の間隔が第２間隔に設定されている。

本発明の実施の形態に係る他の半導体装置は、素子分離領域と第１素子形成領域と第２素子形成領域とＮＭＯＳトランジスタとを含むセル単体を複数備えている。素子分離領域は半導体基板の所定の領域に形成されている。第１素子形成領域は、素子分離領域によって区画された半導体基板の領域に形成されている。第２素子形成領域は、第１素子形成領域とは距離を隔てるように、素子分離領域によって区画された半導体基板の領域に形成されている。ＮＭＯＳトランジスタは第１素子形成領域に形成されて、第１方向に延在するゲート電極を含む。複数のセル単体は、一のセル単体の第１素子形成領域と他のセル単体の第１素子形成領域とが対向する態様で第１方向に配置されている。一のセル単体における第１素子形成領域と第２素子形成領域との第１方向の間隔と、一のセル単体における第１素子形成領域と他のセル単体における第１素子形成領域との第１方向の間隔とが、同じ間隔に設定されている。

本発明の実施の形態に係るさらに他の半導体装置は、素子分離領域と第１素子形成領域と第２素子形成領域と基板コンタクト領域とＮＭＯＳトランジスタとを含むセル単体を複数備えている。素子分離領域は半導体基板の所定の領域に形成されている。第１素子形成領域は、素子分離領域によって区画された半導体基板の領域に形成されている。第２素子形成領域は、第１素子形成領域とは距離を隔てるように、素子分離領域によって区画された半導体基板の領域に形成されている。基板コンタクト領域は、第１素子形成領域に対して第２素子形成領域が位置する側とは反対の側に距離を隔てるように、素子分離領域によって区画された半導体基板の領域に形成されている。ＮＭＯＳトランジスタは第１素子形成領域に形成されて、第１方向に延在するゲート電極を含む。複数のセル単体は、一のセル単体の第１素子形成領域と他のセル単体の第１素子形成領域とが対向する態様で第１方向と交差する第２方向に配置されている。第２方向に互いに隣り合う第１素子形成領域間の間隔が第１間隔に設定されている。

本発明の実施の形態に係る半導体装置によれば、セル単体における第１素子形成領域と第２素子形成領域との第１方向の間隔が第１間隔に設定され、第１素子形成領域と基板コンタクト領域との第１方向の間隔が第２間隔に設定されている。これにより、第１素子形成領域に形成されるＮＭＯＳトランジスタのしきい値電圧のばらつき等を抑制することができる。

本発明の実施の形態に係る他の半導体装置によれば、一のセル単体における第１素子形成領域と第２素子形成領域との第１方向の間隔と、一のセル単体における第１素子形成領域と他のセル単体における第１素子形成領域との第１方向の間隔とが、同じ間隔に設定されている。これにより、第１素子形成領域に形成されるＮＭＯＳトランジスタのしきい値電圧のばらつき等を抑制することができる。

本発明の実施の形態に係るさらに他の半導体装置によれば、第２方向に互いに隣り合う第１素子形成領域間の間隔が第１間隔に設定されている。これにより、第１素子形成領域に形成されるＮＭＯＳトランジスタのしきい値電圧のばらつき等を抑制することができる。

本発明の実施の形態１に係る半導体装置のセル単体の構造を示す平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。 同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。 同実施の形態において、セル単体が複数配置されたセルの構造を示す平面図である。 比較例に係るセル単体の構造を示す平面図である。 図５に示す断面線ＶＩ−ＶＩにおける断面図である。 図５に示す断面線ＶＩＩ−ＶＩＩにおける断面図である。 同実施の形態において、素子形成領域に作用するストレスを説明するための第１の断面図である。 同実施の形態において、素子形成領域に作用するストレスを説明するための第２の断面図である。 同実施の形態において、素子形成領域間の間隔としきい値電圧の関係を示すグラフである。 本発明の実施の形態２に係る半導体装置のセル単体の構造を示す平面図である。 同実施の形態において、図１１に示す断面線ＸＩＩ−ＸＩＩにおける断面図である。 同実施の形態において、図１１に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。 同実施の形態において、セル単体が複数配置されたセルの構造を示す平面図である。 同実施の形態において、変形例に係るセル単体の構造を示す平面図である。 同実施の形態において、図１５に示す断面線ＸＶＩ−ＸＶＩにおける断面図である。 同実施の形態において、図１５に示す断面線ＸＶＩＩ−ＸＶＩＩにおける断面図である。 本発明の実施の形態３に係る半導体装置のセル単体の構造を示す平面図である。 同実施の形態において、図１８に示す断面線ＸＩＸ−ＸＩＸにおける断面図である。 同実施の形態において、図１８に示す断面線ＸＸ−ＸＸにおける断面図である。 同実施の形態において、セル単体が複数配置されたセルの構造を示す平面図である。 同実施の形態において、変形例に係るセル単体の構造を示す平面図である。 本発明の実施の形態４に係る半導体装置のセルの構造を示す平面図である。 同実施の形態において、図２３に示す断面線ＸＸＩＶ−ＸＸＩＶにおける断面図である。 比較例に係るセルの構造を示す平面図である。 図２５に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。 本発明の実施の形態５に係る半導体装置のセルの構造を示す平面図である。 同実施の形態において、図２７に示す断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける断面図である。 本発明の実施の形態６に係る半導体装置のセルの構造を示す平面図である。 本発明の実施の形態７に係る半導体装置のセルの構造を示す平面図である。 同実施の形態において、図３０に示す断面線ＸＸＸＩ−ＸＸＸＩにおける断面図である。 比較例に係るセルの構造を示す平面図である。 本発明の実施の形態８に係る半導体装置のセルの構造を示す平面図である。 同実施の形態において、図３３に示す断面線ＸＸＸＩＶ−ＸＸＸＩＶにおける断面図である。 同実施の形態において、図３３に示す断面線ＸＸＸＶ−ＸＸＸＶにおける断面図である。

実施の形態１
ここでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えた半導体装置の第１の例について説明する。まず、ＮＭＯＳトランジスタが形成されるＮＭＯＳ領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ領域とからなる標準セルのセル単体の構造（レイアウト）について説明する。

図１、図２および図３に示すように、セル単体１では、半導体基板２２の表面におけるＮＭＯＳ領域２に、素子分離領域２４ａによって区画された素子形成領域４が形成されている。また、ＰＭＯＳ領域６には、素子分離領域２４ｂによって区画された素子形成領域８として、素子形成領域８ａ，８ｂ，８ｃが形成されている。素子分離領域２４ａと素子分離領域２４ｂとが互いに隣接する部分には、レイアウト（設計パターン）上Ｐ/Ｎ境界１０が位置する。また、セル単体１と他のセル単体（図示せず）とが互いに隣接する部分には、レイアウト上セル境界１２が位置する。

素子形成領域８ａと素子形成領域４とを横切るように、ゲート電極２８ａ，２８ｂが形成されている。また、素子形成領域８ｂと素子形成領域４とを横切るように、ゲート電極２８ｃが形成されている。素子形成領域８ｃと素子形成領域４とを横切るように、ゲート電極２８ｄが形成されている。素子形成領域４のゲート幅方向の長さは一定とされる。一方、素子形成領域８ａのゲート幅方向の長さＷ１は約１μｍとされ、素子形成領域８ｂのゲート幅方向の長さＷ２は約０．６μｍとされ、素子形成領域８ｃのゲート幅方向の長さＷ３は約０．８μｍとされる。

ゲート電極２８ａと素子形成領域４に形成された１対のＮ型不純物領域により、ゲート電極２８ｂと素子形成領域４に形成された１対のＮ型不純物領域により、ゲート電極２８ｃと素子形成領域４に形成された１対のＮ型不純物領域により、ゲート電極２８ｄと素子形成領域４に形成された１対のＮ型不純物領域により、それぞれＮＭＯＳトランジスタＴ１が形成される形成される。

また、ゲート電極２８ａと素子形成領域８ａに形成された１対のＰ型不純物領域（図示せず）により、ゲート電極２８ｂと素子形成領域８ａに形成された１対のＰ型不純物領域（図示せず）により、ゲート電極２８ｃと素子形成領域８ｂに形成された１対のＰ型不純物領域（図示せず）により、ゲート電極２８ｄと素子形成領域８ｃに形成された１対のＰ型不純物領域（図示せず）により、それぞれＰＭＯＳトランジスタＴ２が形成される。

すでに述べたように、ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタよりも、隣り合う素子形成領域間の距離（ＯＤ間隔）等に起因する機械的応力（ストレス）の変動の影響を受けやすい。本セル単体１では、機械的応力の変動の影響を受けにくいＰＭＯＳトランジスタが形成される素子形成領域８ａ，８ｂ，８ｃの配置パターンを調整することによって、ＮＭＯＳトランジスタが形成される素子形成領域４とこれに隣り合う素子形成領域８との、ゲート電極が延在する方向（幅方向）の間隔（ＯＤ間隔）が同じ間隔に設定されている。すなわち、素子形成領域４からＰ/Ｎ境界１０までの距離と、素子形成領域４からセル境界１２までの距離とが、それぞれ距離ＬＡに設定され、また、素子形成領域８からＰ/Ｎ境界１０までの距離も距離ＬＡに設定されている。

次に、複数のセル単体が配置される実際の半導体装置におけるセルの構造（配置パターン）について説明する。図４に示すように、一のセル単体１と他のセル単体１とは、ＮＭＯＳ領域２同士が隣接し、また、ＰＭＯＳ領域６同士が隣接する態様で、ゲート電極２８ａ〜２８ｄ（図１参照）が延在する方向に沿って配置される。素子形成領域４と、その素子形成領域４に対してゲート幅方向の一方側に隔てられて位置する素子形成領域４との間隔（ＯＤ間隔）は距離２×ＬＡとなる。また、その素子形成領域４と、その素子形成領域４に対してゲート幅方向の他方側に隔てられて位置する素子形成領域８との間隔（ＯＤ間隔）も距離２×ＬＡとなる。こうして、セル単体が複数配置された半導体装置では、ＮＭＯＳトランジスタが形成される素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４，８との間隔（ゲート幅方向）が同じ間隔に設定されている。

上述した半導体装置では、ＮＭＯＳトランジスタが形成される素子形成領域に対して、ゲート幅方向に配置されて隣り合う素子形成領域との間隔が同じ間隔に設定されていることで、しきい値電圧等のＮＭＯＳトランジスタ特性のばらつきが抑制される。このことについて、比較例との関係で説明する。

図５、図６および図７に示すように、比較例に係るセル単体１０１では、半導体基板１２２の表面におけるＮＭＯＳ領域１０２に、素子分離領域１２４ａによって区画された素子形成領域１０４として、素子形成領域１０４ａ，１０４ｂ，１０４ｃが形成されている。また、ＰＭＯＳ領域１０６には、素子分離領域１２４ｂによって区画された素子形成領域１０８として、素子形成領域１０８ａ，１０８ｂ，１０８ｃが形成されている。素子分離領域１２４ａと素子分離領域１２４ｂとが互いに隣接する部分には、レイアウト（設計パターン）上Ｐ/Ｎ境界１１０が位置する。また、セル単体１０１と他のセル単体（図示せず）とが互いに隣接する部分には、レイアウト上セル境界１１２が位置する。

素子形成領域１０４ａと素子形成領域１０８ａとを横切るように、ゲート電極１２８ａ，１２８ｂが形成されている。また、素子形成領域１０４ｂと素子形成領域１０８ｂとを横切るように、ゲート電極１２８ｃが形成されている。素子形成領域１０４ｃと素子形成領域１０８ｃとを横切るように、ゲート電極１２８ｄ，１２８ｅが形成されている。

比較例に係る半導体装置では、素子形成領域１０４ａからＰ/Ｎ境界１１０までの距離は距離Ｓ１に設定され、素子形成領域１０８ａからＰ/Ｎ境界１１０までの距離は距離Ｓ１に設定されている。また、素子形成領域１０４ｂからＰ/Ｎ境界１１０までの距離は距離Ｓ６に設定され、素子形成領域１０８ｂからＰ/Ｎ境界１１０までの距離は距離Ｓ４に設定されている。そして、素子形成領域１０４ｃからＰ/Ｎ境界１１０までの距離は距離Ｓ１０に設定され、素子形成領域１０８ｃからＰ/Ｎ境界１１０までの距離は距離Ｓ８に設定されている。

このため、素子形成領域１０４ａと素子形成領域１０８ａとの間隔は距離２×Ｓ１となる。また、素子形成領域１０４ｂについては、素子形成領域１０８ａとの間隔は距離Ｓ６＋距離Ｓ１となり、素子形成領域１０８ｂとの間隔は距離Ｓ４＋距離Ｓ６となる。そして、素子形成領域１０４ｃについては、素子形成領域１０８ｂとの間隔は距離Ｓ１０＋距離Ｓ４となり、素子形成領域１０８ｃとの間隔は距離Ｓ１０＋距離Ｓ８となる。そうすると、素子形成領域１０４には、素子形成領域１０８との間隔（ＯＤ間隔）として、異なる５つの間隔が存在することになる。

一方、素子形成領域１０４ａからセル境界１１２までの距離は距離Ｓ３に設定され、素子形成領域１０８ａからセル境界１１２までの距離は距離Ｓ２に設定されている。また、素子形成領域１０４ｂからセル境界１１２までの距離は距離Ｓ７に設定され、素子形成領域１０８ｂからセル境界１１２までの距離は距離Ｓ５に設定されている。そして、素子形成領域１０４ｃからセル境界１１２までの距離は距離Ｓ１１に設定され、素子形成領域１０８ｃからセル境界１１２までの距離は距離Ｓ９に設定されている。

また、実際のセルでは、セル単体１０１が、ＮＭＯＳ領域１０２同士が対向するとともに、ＰＭＯＳ領域１０６同士が対向するように複数配置され、ＮＭＯＳ領域１０２側のセル境界１１２を中心線として、セル単体１０１が反転（ミラー反転）されたパターンとなる。このため、一のセル単体１０１の素子形成領域１０４ａと、これに隣り合う他のセル単体１０１の素子形成領域１０４ａとの間隔は距離２×Ｓ３となる。また、一のセル単体１０１の素子形成領域１０４ｂと、他のセル単体１０１の素子形成領域１０４ｂとの間隔は距離２×Ｓ７となる。そして、一のセル単体１０１の素子形成領域１０４ｃと、他のセル単体１０１の素子形成領域１０４ｃとの間隔は距離２×Ｓ１１となる。そうすると、素子形成領域１０４としては、隣り合う素子形成領域１０４との間隔（ＯＤ間隔）として、異なる３つの間隔が存在することになる。

したがって、一のセル単体１０１の素子形成領域１０４について、ＯＤ間隔として、ゲート幅方向に合計８つの異なる間隔が存在することになる。

ここで、隣り合う素子形成領域間の間隔（ＯＤ間隔、または、素子分離領域の長さ）と、素子形成領域に形成されたトランジスタのしきい値電圧との関係について説明する。まず、素子形成領域間の間隔Ｌが相対的に短い場合、つまり、図８に示すように、素子分離領域２４の長さＬが相対的に短い場合（ケースＡ）と、素子形成領域間の間隔Ｌが相対的に長い場合、つまり、図９に示すように、素子分離領域２４の長さＬが相対的に長い場合（ケースＢ）とを想定すると、ケースＡにおける素子形成領域４よりもケースＢにおける素子形成領域４に対して、矢印４１，４２に示すように、より強い機械的応力（ストレス）が作用することになる。

この素子分離領域に起因するストレスは、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタに対して影響を与える傾向がある。すなわち、図１０に示すように、ＰＭＯＳトランジスタのしきい値電圧は、素子形成領域間の間隔Ｌによりほとんど変化しないのに対して、ＮＭＯＳトランジスタのしきい値電圧は、素子形成領域間の間隔Ｌが長くなるにしたがって高くなる傾向があり、ＮＭＯＳトランジスタのしきい値電圧とＰＭＯＳトランジスタのしきい値電圧との差は約５％程度になる。

このため、素子形成領域１０４のＯＤ間隔として８つの異なる間隔が存在する比較例に係る半導体装置では、その間隔に対応した異なるストレスが素子形成領域１０４にそれぞれ作用することになる結果、素子形成領域１０４に形成されるＮＭＯＳトランジスタのしきい値電圧が、そのストレスに対応してばらつくことになる。

これに対して、上述した半導体装置では、ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定され、また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。これにより、素子形成領域４について、ゲート幅方向のＯＤ間隔が１つの間隔（距離２×ＬＡ）に統一されて、素子形成領域４にはほぼ均一のストレスが作用することになる。その結果、素子形成領域４に形成されるＮＭＯＳトランジスタＴ１のしきい値電圧等のばらつきを抑えることができる。

また、半導体装置のロジック回路領域に対して、素子形成領域４と素子形成領域８との間隔および素子形成領域４と素子形成領域４との間隔を一つの間隔（距離２×ＬＡ）に統一することで、マージンを過剰に付加する必要がなくなり、ロジック回路領域の占有面積の削減を図ることができる。その結果、半導体装置の微細化に寄与することができる。

実施の形態２
標準セルでは、タイプによって標準セル内のトランジスタの基板電位を固定するために、セル境界付近にＴＡＰ領域を形成する場合がある。ここでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えた半導体装置の第２の例として、ＴＡＰ領域を備えた半導体装置について説明する。

図１１、図１２および図１３に示すように、まず、セル単体１では、ＮＭＯＳ領域２におけるセル境界側に、ＮＭＯＳトランジスタＴ１の基板電位を固定するＴＡＰ領域１４が形成されている。また、ＰＭＯＳ領域６におけるセル境界側に、ＰＭＯＳトランジスタＴ２の基板電位を固定するＴＡＰ領域１４が形成されている。ＴＡＰ領域１４は所定の導電型の拡散領域からなる。素子形成領域４からＴＡＰ領域１４までの距離と、素子形成領域４からセル境界１２までの距離とが、それぞれ距離ＬＡに設定され、また、素子形成領域８からＰ/Ｎ境界１０までの距離も距離ＬＡに設定されている。なお、これ以外の構成については、図１等に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さない。

次に、複数のセル単体が配置される実際の半導体装置におけるセルの構造（配置パターン）について説明する。図１４に示すように、一のセル単体１と他のセル単体１とは、ＮＭＯＳ領域２同士が対向し、また、ＰＭＯＳ領域６同士が対向する態様で配置される。この場合、素子形成領域４と、その素子形成領域４に対してゲート幅方向の一方側に隔てられて位置する素子形成領域８との間隔（ＯＤ間隔）は距離２×ＬＡとなる。また、その素子形成領域４と、その素子形成領域４に対してゲート幅方向の他方側に隔てられて位置するＴＡＰ領域１４との間隔（ＯＤ間隔）は距離ＬＡとなる。

上述した半導体装置では、ＮＭＯＳ領域２の素子形成領域４とＴＡＰ領域１４との間隔が一定の間隔（距離ＬＡ）に設定され、また、素子形成領域４とＰＭＯＳ領域６の素子形成領域８との間隔も一定の間隔（距離２×ＬＡ）に設定されている。そうすると、素子形成領域４について、ゲート幅方向のＯＤ間隔が２つの間隔（距離ＬＡと距離２×ＬＡ）に統一されることになる。これにより、素子形成領域のＯＤ間隔として８つの異なる間隔が設定されているような構造（図５等）と比べて、素子形成領域４にはより均一のストレスが作用することになる。その結果、素子形成領域４に形成されるＮＭＯＳトランジスタＴ１のしきい値電圧等のばらつきを抑えることができる。

また、半導体装置のロジック回路領域に対して、素子形成領域４と素子形成領域８との間隔および素子形成領域４とＴＡＰ領域１４との間隔をそれぞれ一定の間隔に設定することで、マージンを過剰に付加する必要がなくなり、ロジック回路領域の占有面積の削減を図ることができる。その結果、半導体装置の微細化に寄与することができる。

変形例
半導体装置の製造プロセスでは、パターニングすることができる最小寸法（サイズ）がある。ＮＭＯＳトランジスタが形成される素子形成領域４からＰ/Ｎ境界１０までの距離（距離Ａ）と、素子形成領域４からＴＡＰ領域１４までの距離（距離Ｂ）とでは、製造プロセス上、一方の距離を最小寸法よりも広く設定することが求められる。

上述した半導体装置では、距離Ａと距離Ｂの双方を距離ＬＡに設定した場合について説明した。この距離ＬＡが、製造プロセスにおける最小寸法よりも長い場合を想定すると、距離Ａおよび距離Ｂのうち一方の距離を最小寸法に設定することが可能である。そこで、そのような最小寸法を採用した変形例に係る半導体装置について説明する。

図１５、図１６および図１７に示すように、変形例に係る半導体装置では、素子形成領域４からＰ/Ｎ境界１０までの距離は距離ＬＡに設定され、素子形成領域４からＴＡＰ領域１４までの距離は、距離ＬＡよりも短い距離ＬＢに設定されている。また、素子形成領域８ａ，８ｂ，８ｃのそれぞれからＰ/Ｎ境界１０までの距離は距離ＬＡに設定されている。

そうすると、変形例に係る半導体装置についても、素子形成領域４について、ゲート幅方向のＯＤ間隔として、距離ＬＢと距離２×ＬＡとの２つの間隔に統一されて、上述した半導体装置と同様に、素子形成領域４に形成されるＮＭＯＳトランジスタＴ１のしきい値電圧等のばらつきを抑えることができる。しかも、ＮＭＯＳ領域の素子形成領域４とＴＡＰ領域１４との間隔が、距離ＬＡよりも短い距離ＬＢに設定されていることで、ロジック回路領域の占有面積をさらに削減することができる。

実施の形態３
ここでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えた半導体装置の第３の例として、ゲート幅の異なるＮＭＯＳトランジスタを備えた半導体装置について説明する。

図１８、図１９および図２０に示すように、まず、セル単体１では、半導体基板２２の表面におけるＮＭＯＳ領域２に、素子分離領域２４ａによって区画された素子形成領域４として、ゲート幅方向の長さが互いに異なる素子形成領域４ａ，４ｂ，４ｃがそれぞれ形成されている。その素子形成領域４ａ，４ｂ，４ｃのそれぞれとＴＡＰ領域１４との間隔が一定の距離になるように、ＴＡＰ領域１４として、ゲート幅方向の長さがそれぞれ異なるＴＡＰ領域１４ａ，１４ｂ，１４ｃが形成されている。

すなわち、素子形成領域４ａからＴＡＰ領域１４ａまでの距離、素子形成領域４ｂからＴＡＰ領域１４ｂまでの距離および素子形成領域１４ｃからＴＡＰ領域１４ｃまでの距離は、いずれも距離ＬＡに設定されている。また、素子形成領域４ａ，４ｂ，４ｃのそれぞれからＰ/Ｎ境界１０までの距離も、距離ＬＡに設定されている。

素子形成領域８ａと素子形成領域４ａとを横切るように、ゲート電極２８ａ，２８ｂが形成されている。また、素子形成領域８ｂと素子形成領域４ｂとを横切るように、ゲート電極２８ｃが形成されている。素子形成領域８ｃと素子形成領域４ｃとを横切るように、ゲート電極２８ｄが形成されている。ゲート電極２８ａと素子形成領域４ａに形成された１対のＮ型不純物領域（図１９参照）により、ゲート電極２８ｂと素子形成領域４ａに形成された１対のＮ型不純物領域（図１９参照）により、ゲート電極２８ｃと素子形成領域４ｂに形成された１対のＮ型不純物領域（図２０参照）により、ゲート電極２８ｄと素子形成領域４ｃに形成された１対のＮ型不純物領域（図示せず）により、それぞれＮＭＯＳトランジスタＴ１が形成される。なお、これ以外の構成については、図１１等に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さない。

次に、複数のセル単体が配置される実際の半導体装置におけるセルの構造（配置パターン）について説明する。図２１に示すように、一のセル単体１と他のセル単体１とは、ＮＭＯＳ領域２同士が対向し、また、ＰＭＯＳ領域６同士が対向する態様で配置される。素子形成領域４ａ，４ｂ，４ｃのそれぞれと、その素子形成領域４に対してゲート幅方向の一方側に隔てられて位置する素子形成領域８との間隔（ＯＤ間隔）は、いずれも距離２×ＬＡとなる。

一方、素子形成領域４のうち、素子形成領域４ａと、その素子形成領域４ａに対してゲート幅方向の他方側に隔てられて位置するＴＡＰ領域１４ａとの間隔（ＯＤ間隔）は距離ＬＡとなる。また、素子形成領域４ｂとＴＡＰ領域１４ｂとの間隔（ＯＤ間隔）も距離ＬＡとなる。さらに、素子形成領域４ｃとＴＡＰ領域１４ｃとの間隔（ＯＤ間隔）も距離ＬＡとなる。

上述した半導体装置では、ＮＭＯＳ領域２の素子形成領域４ａ，４ｂ，４ｃとＴＡＰ領域１４ａ，１４ｂ，１４ｃとの間隔が、一定の間隔（距離ＬＡ）に設定されている。また、素子形成領域４ａ，４ｂ，４ｃと、ＰＭＯＳ領域６の素子形成領域８ａ，８ｂ，８ｃとの間隔も一定の間隔（距離２×ＬＡ）に設定されている。

そうすると、素子形成領域４（４ａ，４ｂ，４ｃ）について、ゲート幅方向のＯＤ間隔が２つの間隔（距離ＬＡと距離２×ＬＡ）に統一されることになる。これにより、素子形成領域のＯＤ間隔として８つの異なる間隔が設定されているような構造（図５等）と比べて、素子形成領域４（４ａ，４ｂ，４ｃ）にはより均一のストレスが作用することになる。その結果、素子形成領域４に形成されるＮＭＯＳトランジスタＴ１のしきい値電圧等のばらつきを抑えることができる。

また、ＴＡＰ領域１４（１４ａ，１４ｂ，１４ｃ）のゲート幅方向の長さを調整することによって、素子形成領域４（４ａ，４ｂ，４ｃ）とＴＡＰ領域１４（１４ａ，１４ｂ，１４ｃ）との間隔を一定の間隔に統一しながら、ゲート幅の異なるＮＭＯＳトランジスタを形成することができ、ロジック回路として、回路定数の設定のバリエーションを拡げることができる。

さらに、半導体装置のロジック回路領域に対して、素子形成領域４と素子形成領域８との間隔および素子形成領域４とＴＡＰ領域１４との間隔をそれぞれ一定の間隔に設定することで、マージンを過剰に付加する必要がなくなり、ロジック回路領域の占有面積の削減を図ることができる。その結果、半導体装置の微細化に寄与することができる。

変形例
実施の形態２に係る変形例について説明したのと同様に、上述した半導体装置の変形例として、素子形成領域４からＰ/Ｎ境界１０までの距離および素子形成領域４からＴＡＰ領域１４までの距離のうち、一方の距離を最小寸法とした半導体装置について説明する。

図２２に示すように、変形例に係る半導体装置では、素子形成領域４（４ａ，４ｂ，４ｃ）のそれぞれから、Ｐ/Ｎ境界１０までの距離は距離ＬＡに設定され、素子形成領域４（４ａ，４ｂ，４ｃ）のそれぞれから、ＴＡＰ領域１４（１４ａ，１４ｂ，１４ｃ）のそれぞれまでの距離は、距離ＬＡよりも短い距離ＬＢに設定されている。また、素子形成領域８ａ，８ｂ，８ｃのそれぞれからＰ/Ｎ境界１０までの距離は距離ＬＡに設定されている。

そうすると、変形例に係る半導体装置についても、素子形成領域４（４ａ，４ｂ，４ｃ）について、ゲート幅方向のＯＤ間隔として、距離ＬＢと距離２×ＬＡとの２つの間隔に統一されて、上述した半導体装置と同様に、素子形成領域４（４ａ，４ｂ，４ｃ）のそれぞれに形成されるＮＭＯＳトランジスタＴ１のしきい値電圧等のばらつきを抑えることができる。しかも、ＮＭＯＳ領域の素子形成領域４とＴＡＰ領域１４との間隔が、距離ＬＡよりも短い距離ＬＢに設定されていることで、ロジック回路領域の占有面積をさらに削減することができる。

実施の形態４
ここでは、セル単体がゲート電極のゲート長方向に沿って複数配置された半導体装置の第１の例について説明する。

図２３および図２４に示すように、第１のセル単体１では、半導体基板２２の表面におけるＮＭＯＳ領域２に、素子分離領域２４ａによって区画された素子形成領域４ｄが形成されている。また、ＰＭＯＳ領域６には、素子分離領域２４ｂによって区画された素子形成領域８ｄが形成されている。その素子形成領域４ｄと素子形成領域８ｄを横切るように、ゲート電極２８ａが形成されている。そのゲート電極２８ａと素子形成領域４ｄに形成された１対のＮ型不純物領域により、ＮＭＯＳトランジスタＴ１が形成されている。

また、第２のセル単体１では、半導体基板２２の表面におけるＮＭＯＳ領域２に、素子分離領域２４ａによって区画された素子形成領域４ｅが形成されている。また、ＰＭＯＳ領域６には、素子分離領域２４ｂによって区画された素子形成領域８ｅが形成されている。その素子形成領域４ｅと素子形成領域８ｅを横切るように、ゲート電極２８ｂ，２８ｃが形成されている。そのゲート電極２８ｂと素子形成領域４ｅに形成された１対のＮ型不純物領域により、ＮＭＯＳトランジスタＴ１が構成され、ゲート電極２８ｃと素子形成領域４ｅに形成された１対のＮ型不純物領域により、他のＮＭＯＳトランジスタＴ１が形成されている。

さらに、第３のセル単体１では、半導体基板２２の表面におけるＮＭＯＳ領域２に、素子分離領域２４ａによって区画された素子形成領域４ｆが形成されている。また、ＰＭＯＳ領域６には、素子分離領域２４ｂによって区画された素子形成領域８ｆが形成されている。その素子形成領域４ｆと素子形成領域８ｆを横切るように、ゲート電極２８ｄ，２８ｅが形成されている。そのゲート電極２８ｄと素子形成領域４ｆに形成された１対のＮ型不純物領域により、ＮＭＯＳトランジスタＴ１が形成され、ゲート電極２８ｅと素子形成領域４ｆに形成された１対のＮ型不純物領域により、他のＮＭＯＳトランジスタＴ１が形成されている。

第１のセル単体１〜第３のセル単体１は、各セル単体１のＮＭＯＳ領域２同士が隣接し、また、ＰＭＯＳ領域６同士が隣接する態様で、ゲート電極２８ａ〜２８ｅが延在する方向（ゲート幅方向）と交差する方向（ゲート長方向）に沿って配置されている。また、素子分離領域２４ａと素子分離領域２４ｂとが互いに隣接する部分には、レイアウト（設計パターン）上Ｐ/Ｎ境界１０が位置する。

素子形成領域４ｄと素子形成領域４ｅとの間隔は距離ＬＣに設定され、素子形成領域４ｅと素子形成領域４ｆとの間隔も距離ＬＣに設定されている。また、素子形成領域８ｄと素子形成領域８ｅとの間隔も距離ＬＣに設定され、素子形成領域８ｅと素子形成領域８ｆとの間隔も距離ＬＣに設定されている。

こうして、セル単体が複数配置された半導体装置では、ＮＭＯＳトランジスタが形成される素子形成領域４（４ｄ〜４ｆ）と、この素子形成領域４（４ｄ〜４ｆ）に隣り合う他の素子形成領域４（４ｄ〜４ｆ）との間隔（ゲート長方向）が同じ間隔（距離ＬＣ）に設定されている。また、同様に、ＰＭＯＳトランジスタが形成される素子形成領域８（８ｄ〜８ｆ）と、この素子形成領域８（８ｄ〜８ｆ）に隣り合う他の素子形成領域８（８ｄ〜８ｆ）との間隔（ゲート長方向）が同じ間隔（距離ＬＣ）に設定されている。

上述した半導体装置では、ＮＭＯＳトランジスタが形成される素子形成領域に対して、ゲート長方向に配置されて隣り合う素子形成領域との間隔が同じ間隔に設定されていることで、しきい値電圧等のＮＭＯＳトランジスタ特性のばらつきが抑制される。このことについて、比較例との関係で説明する。

図２５および図２６に示すように、比較例に係る半導体装置の第１のセル単体１０１では、半導体基板１２２の表面におけるＮＭＯＳ領域１０２に、素子分離領域１２４ａによって区画された素子形成領域１０４ｄが形成されている。また、ＰＭＯＳ領域１０６には、素子分離領域１２４ｂによって区画された素子形成領域１０８ｄが形成されている。その素子形成領域１０４ｄと素子形成領域１０８ｄを横切るように、ゲート電極１２８ａが形成されている。

また、第２のセル単体１０１では、半導体基板１２２の表面におけるＮＭＯＳ領域１０２に、素子分離領域１２４ａによって区画された素子形成領域１０４ｅが形成されている。また、ＰＭＯＳ領域１０６には、素子分離領域１２４ｂによって区画された素子形成領域１０８ｅが形成されている。その素子形成領域１０４ｅと素子形成領域１０８ｅを横切るように、ゲート電極１２８ｂ，１２８ｃが形成されている。

さらに、第３のセル単体１０１では、半導体基板１２２の表面におけるＮＭＯＳ領域１０２に、素子分離領域１２４ａによって区画された素子形成領域１０４ｆが形成されている。また、ＰＭＯＳ領域１０６には、素子分離領域１２４ｂによって区画された素子形成領域１０８ｆが形成されている。その素子形成領域１０４ｆと素子形成領域１０８ｆを横切るように、ゲート電極１２８ｄ，１２８ｅが形成されている。

素子形成領域１０４ｄと素子形成領域１０４ｅとの間隔は距離Ｐ１に設定され、素子形成領域１０４ｅと素子形成領域１０４ｆとの間隔は距離Ｐ２に設定されている。また、素子形成領域１０８ｄと素子形成領域１０８ｅとの間隔は距離Ｐ３に設定され、素子形成領域１０８ｅと素子形成領域１０８ｆとの間隔は距離Ｐ４に設定されている。そうすると、ゲート長方向に配置されて互いに隣り合う素子形成領域１０４の間隔がそれぞれ異なることで、素子形成領域１０４には、ゲート長方向に配置される素子形成領域１０４との間隔（ＯＤ間隔）として、多数の異なる間隔が存在することになる。このため、比較例に係る半導体装置では、その間隔に対応した異なるストレスが対応する素子形成領域１０４に作用することになる結果、それぞれの素子形成領域１０４に形成されるＮＭＯＳトランジスタのしきい値電圧が、そのストレスに対応してばらつくことになる。

これに対して、上述した半導体装置では、ゲート長方向に配置されて互いに隣り合う素子形成領域４間の間隔（ＯＤ間隔）が同じ間隔（距離ＬＣ）に設定されている。これにより、ゲート長方向に配置される複数の素子形成領域４のそれぞれの間隔（ＯＤ間隔）が１つの間隔（距離ＬＣ）に統一されて、素子形成領域４にはゲート長方向にほぼ均一のストレスが作用することになる。その結果、素子形成領域４に形成されるＮＭＯＳトランジスタＴ１のしきい値電圧等のばらつきを抑えることができる。

さらに、半導体装置のロジック回路領域に対して、ゲート長方向に配置される素子形成領域４と素子形成領域４との間隔とを一つの間隔（距離ＬＣ）に統一することで、マージンを過剰に付加する必要がなくなり、ロジック回路領域の占有面積の削減を図ることができる。その結果、半導体装置の微細化に寄与することができる。

また、ゲート長方向にセル単体を配置する場合、互いに隣り合う素子形成領域間の間隔（ＯＤ間隔）は、たとえば、インバータ回路、ＮＡＮＤ回路あるいはＮＯＲ回路等のセル単体の種類によって異なる。このため、設計段階では、セル単体を配置した後でなければＯＤ間隔を確定することができず、ＯＤ間隔に起因するトランジスタ特性への影響を事前に把握することができないという問題があった。これに対して、上述した半導体装置では、互いに隣り合う素子形成領域４間の間隔が統一された間隔となるように、セル単体として、セル境界から素子形成領域までのゲート長方向の距離を設定したセル単体を適用することで、上記問題点を解消することができる。

実施の形態５
ここでは、セル単体がゲート電極のゲート長方向に沿って複数配置された半導体装置の第２の例として、ダミーの素子形成領域を備えた半導体装置について説明する。

図２７および図２８に示すように、ゲート長方向にセル単体１が複数配置されたセルにおいて、一方の端のセル境界１２付近にダミーの素子形成領域１６ａ，１８ａが形成され、他方の端のセル境界１２付近にダミーの素子形成領域１６ｂ，１８ｂが形成されている。ダミーの素子形成領域１６ａと、一方の端に位置するセル単体１の素子形成領域４ｄとの間隔と、ダミーの素子形成領域１６ｂと、他方の端に位置するセル単体の素子形成領域４ｅとの間隔とは、互いに隣り合うセル単体１の素子形成領域４ｄ，４ｅ間の間隔と同じ間隔（距離ＬＣ）に設定されている。なお、これ以外の構成については、図２３等に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さない。

上述した半導体装置によれば、ゲート長方向にセル単体１が複数配置されたセルにおいて、一方（他方）の端にダミーの素子形成領域１６ａ（１６ｂ）等が形成され、そのダミーの素子形成領域１６ａ（１６ｂ）と、一方（他方）の端に位置するセル単体１の素子形成領域４ｄ（４ｅ）との間隔が、互いに隣り合うセル単体１の素子形成領域４ｄ，４ｅ間の間隔と同じ間隔（距離ＬＣ）に設定されている。

これにより、そのようなダミーの素子形成領域１６ａ，１６ｂが形成されていない半導体装置の場合と比べて、素子形成領域４ｄ，４ｅについて、ＯＤ間隔が１つの間隔（距離ＬＣ）に統一されて、素子形成領域４ｄ，４ｅにはゲート長方向にほぼ均一のストレスが作用することになる。その結果、素子形成領域４ｄ，４ｅに形成されるＮＭＯＳトランジスタＴ１のしきい値電圧等のばらつきを抑えることができる。

実施の形態６
ここでは、セル単体がゲート長方向に沿って複数配置された半導体装置の第３の例として、ダミーのゲート電極を備えた半導体装置について説明する。

図２９に示すように、ゲート長方向にセル単体が複数配置されたセルのうち、一方の端に位置するセル単体に対して形成されたダミーの素子形成領域１６ａ，１８ａを横切るように、ダミーのゲート電極３０ａが形成されている。また、このセル単体１と、これに隣り合う他のセル単体（図示せず）とのセル境界付近に、ダミーのゲート電極３０ｂが形成されている。

このダミーのゲート電極３０ａ，３０ｂは、素子形成領域４ｄ，８ｄを横切るように形成されたゲート電極２８ａ，２８ｂとほぼ平行になるように形成されている。なお、これ以外の構成については、図２７に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さない。

上述した半導体装置によれば、図２７に示す半導体装置について説明したＮＭＯＳトランジスタのしきい値電圧等のばらつきを抑えることができる効果に加えて、次のような効果が得られる。すなわち、ゲート電極を形成する際に、ダミーのゲート電極３０ａ，３０ｂをパターニングするためのレジストパターンも含めて形成することで、本来のゲート電極をパターニングするためのレジストパターンの寸法精度が向上する。これにより、ゲート電極２８ａ，２８ｂ等の寸法のばらつきを低減することができる。

実施の形態７
半導体装置は、それぞれ所定の機能を有するセル単体を複数組み合わせることによって形成される。半導体装置の設計段階では、そのようなセル単体を組み合わせる際に、セル単体のサイズの違い等により、隙間ができることがある。このような隙間には、通常、フィラーセルと称されるセルが配置されることになる。ここでは、セル単体がゲート電極のゲート長方向に沿って複数配置された半導体装置の第４の例として、そのようなフィラーセルを備えた半導体装置について説明する。

図３０および図３１に示すように、第１のセル単体１と第２のセル単体１との隙間にフィラーセル３２が配置されている。そのフィラーセル３２には、ダミーの素子形成領域１６ｃ，１８ｃが形成されている。そのダミーの素子形成領域１６ｃ，１８ｃを横切るようにダミーのゲート電極３０ｃが、本来のゲート電極２８ａ〜２８ｄと平行になるように形成されている。

ダミーの素子形成領域１６ｃと第１のセル単体１の素子形成領域４ｄとの間隔と、ダミーの素子形成領域１６ｃと第２のセル単体１の素子形成領域４ｅとの間隔とが、互いに隣り合うセル単体１の素子形成領域４間の間隔（図２７参照）と同じ間隔（距離ＬＣ）に設定されている。なお、これ以外の構成については図２７等に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さない。

上述した半導体装置では、フィラーセルにダミーの素子形成領域が形成されることで、しきい値電圧等のＮＭＯＳトランジスタ特性のばらつきが抑制される。このことについて、比較例との関係で説明する。

図３２に示すように、比較例に係る半導体装置の第１のセル単体１０１では、半導体基板１２２の表面におけるＮＭＯＳ領域１０２に、素子分離領域１２４ａによって区画された素子形成領域１０４ｄが形成されている。また、ＰＭＯＳ領域１０６には、素子分離領域１２４ｂによって区画された素子形成領域１０８ｄが形成されている。その素子形成領域１０４ｄと素子形成領域１０８ｄを横切るように、ゲート電極１２８ａ，１２８ｂが形成されている。

また、第２のセル単体１０１では、半導体基板１２２の表面におけるＮＭＯＳ領域１０２に、素子分離領域１２４ａによって区画された素子形成領域１０４ｅが形成されている。また、ＰＭＯＳ領域１０６には、素子分離領域１２４ｂによって区画された素子形成領域１０８ｅが形成されている。その素子形成領域１０４ｅと素子形成領域１０８ｅを横切るように、ゲート電極１２８ｃ，１２８ｄが形成されている。

さらに、第１のセル単体１０１と第２のセル単体１０１との隙間にフィラーセル１３２が形成されている。そのフィラーセル１３２を横切るようにダミーのゲート電極１３０が形成されている。フィラーセル１３２は素子分離領域に配置されている。このため、フィラーセル１３２を挟んでそれぞれ位置する素子形成領域１０４ｄと素子形成領域１０４ｅとの間隔は、フィラーセル１３２が配置される分広くなる。このため、比較例に係る半導体装置では、フィラーセル１３２を挟んで配置されている素子形成領域１０４に対して、ゲート長方向により強いストレスが作用（図１０参照）することになり、素子形成領域１０４に形成されるＮＭＯＳトランジスタのしきい値電圧をばらつかせる要因となる。

これに対して、上述した半導体装置では、フィラーセル３２にダミーの素子形成領域１６ｃが形成されて、そのダミーの素子形成領域１６ｃと一のセル単体１の素子形成領域４ｄとの間隔と、ダミーの素子形成領域１６ｃと他のセル単体１の素子形成領域４ｅとの間隔とが、互いに隣り合うセル単体１の素子形成領域４間の間隔（図２７参照）と同じ間隔（距離ＬＣ）に設定されている。これにより、ゲート長方向に配置される素子形成領域４のＯＤ間隔が１つの間隔（距離ＬＣ）に統一されて、素子形成領域４にはゲート長方向にほぼ均一のストレスが作用することになる。その結果、素子形成領域４に形成されるＮＭＯＳトランジスタＴ１のしきい値電圧等のばらつきを抑えることができる。

実施の形態８
ここでは、各実施の形態において説明したセル単体のいくつかを組み合わせた半導体装置の一例として、実施の形態３において説明したセルと実施の形態４において説明したセルを組み合わせた半導体装置について説明する。

図３３、図３４および図３５に示すように、第１のセル単体１では、ＮＭＯＳ領域２に、素子分離領域２４ａによって区画された素子形成領域４ｄが形成され、また、ＰＭＯＳ領域６には、素子分離領域２４ｂによって区画された素子形成領域８ｄが形成されている。素子形成領域４ｄからＴＡＰ領域１４までの距離は距離ＬＡに設定されている。その素子形成領域４ｄと素子形成領域８ｄを横切るように、ゲート電極２８ｅが形成されている。ゲート電極２８ｅと素子形成領域４ｄに形成された１対のＮ型不純物領域により、ＮＭＯＳトランジスタＴ１が形成されている。

第２のセル単体１では、ＮＭＯＳ領域２に、素子分離領域２４ａによって区画された素子形成領域４として、ゲート幅方向の長さが互いに異なる素子形成領域４ａ，４ｂ，４ｃがそれぞれ形成されている。ＴＡＰ領域１４として、ゲート幅方向の長さがそれぞれ異なるＴＡＰ領域１４ａ，１４ｂ，１４ｃが形成されている。素子形成領域４ａからＴＡＰ領域１４ａまでの距離、素子形成領域４ｂからＴＡＰ領域１４ｂまでの距離および素子形成領域１４ｃからＴＡＰ領域１４ｃまでの距離は、いずれも距離ＬＡに設定されている。また、素子形成領域４ａ，４ｂ，４ｃのそれぞれからＰ/Ｎ境界１０までの距離も、距離ＬＡに設定されている。

ＰＭＯＳ領域６には、素子分離領域２４ｂによって区画された素子形成領域８として、素子形成領域８ａ，８ｂ，８ｃが形成されている。素子形成領域８ａ，８ｂ，８ｃのそれぞれからＰ/Ｎ境界１０までの距離は距離ＬＡに設定されている。素子形成領域８ａと素子形成領域４ａとを横切るように、ゲート電極２８ａ，２８ｂが形成されている。また、素子形成領域８ｂと素子形成領域４ｂとを横切るように、ゲート電極２８ｃが形成されている。素子形成領域８ｃと素子形成領域４ｃとを横切るように、ゲート電極２８ｄが形成されている。

ゲート電極２８ａと素子形成領域４ａに形成された１対のＮ型不純物領域により、ＮＭＯＳトランジスタＴ１が形成され、ゲート電極２８ｂと素子形成領域４ａに形成された１対のＮ型不純物領域により、他のＮＭＯＳトランジスタＴ１が形成されている。ゲート電極２８ｃと素子形成領域４ｂに形成された１対のＮ型不純物領域により、ＮＭＯＳトランジスタＴ１が形成されている。

第３のセル単体１では、ＮＭＯＳ領域２に、素子分離領域２４ａによって区画された素子形成領域４ｅが形成されている。また、ＰＭＯＳ領域６には、素子分離領域２４ｂによって区画された素子形成領域８ｅが形成されている。その素子形成領域４ｅと素子形成領域８ｅを横切るように、ゲート電極２８ｆが形成されている。そのゲート電極２８ｆと素子形成領域４ｅに形成された１対のＮ型不純物領域により、ＮＭＯＳトランジスタＴ１が形成されている。

第１のセル単体１〜第３のセル単体１は、各セル単体１のＮＭＯＳ領域２同士が隣接し、また、ＰＭＯＳ領域６同士が隣接する態様で、ゲート電極２８ａ〜２８ｅが延在する方向（ゲート幅方向）と交差する方向（ゲート長方向）に沿って配置されている。ゲート長方向に沿って配置された第１のセル単体１の素子形成領域４ｄと、第２のセル単体１の素子形成領域４ａとの間隔は距離ＬＣに設定されている。また、素子形成領域８ｄと素子形成領域８ａとの間隔も距離ＬＣに設定されている。第２のセル単体１の素子形成領域４ｃと第３のセル単体１の素子形成領域４ｅとの間隔も距離ＬＣに設定されている。さらに、素子形成領域８ｃと素子形成領域８ｅとの間隔も距離ＬＣに設定されている。なお、これ以外の構成については、図１８あるいは図２３等に示す構成と同様なので、同一部材には同一符号を付し説明を繰り返さない。

上述した半導体装置によれば、すでに説明したように、ＮＭＯＳ領域２の素子形成領域４とＴＡＰ領域１４との間隔が一定の間隔（距離ＬＡ）に設定され、素子形成領域４とＰＭＯＳ領域６の素子形成領域８との間隔も一定の間隔（距離２×ＬＡ）に設定されることで、素子形成領域４について、ゲート幅方向のＯＤ間隔が２つの間隔（距離ＬＡと距離２×ＬＡ）に統一される。

一方、ゲート長方向に配置されて互いに隣り合う素子形成領域４間の間隔（ＯＤ間隔）が同じ間隔（距離ＬＣ）に設定されることで、複数の素子形成領域４について、ゲート長方向のＯＤ間隔が１つの間隔（距離ＬＣ）に統一される。これにより、素子形成領域のＯＤ間隔として多くの異なる間隔が設定されているような構造と比べて、ゲート幅方向とゲート長方向の双方から素子形成領域４に対してより均一のストレスが作用することになる。その結果、素子形成領域４に形成されるＮＭＯＳトランジスタＴ１のしきい値電圧等のばらつきを効果的に抑えることができる。

今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。

本発明はロジック回路領域を備えた半導体装置に有効に利用される。

１ セル単体、２ ＮＭＯＳ領域、４，４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ 素子形成領域、６ ＰＭＯＳ領域、８，８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ 素子形成領域、１０ Ｐ/Ｎ境界、１２ セル境界、１４，１４ａ，１４ｂ，１４ｃ ＴＡＰ領域、１６ ダミー素子形成領域、２２ 半導体基板、２４、２４ａ，２４ｂ，２４ｃ，２４ｄ 素子分離領域、２８，２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆ ゲート電極、３０ａ，３０ｂ、３０ｃ ダミーゲート電極、３２ フィラーセル。

Claims (8)

1. 半導体基板の所定の領域に形成された素子分離領域と、
   前記素子分離領域によって区画された前記半導体基板の領域に形成された第１素子形成領域と、
   前記第１素子形成領域とは距離を隔てるように、前記素子分離領域によって区画された前記半導体基板の領域に形成された第２素子形成領域と、
   前記第１素子形成領域に対して前記第２素子形成領域が位置する側とは反対の側に距離を隔てるように、前記素子分離領域によって区画された前記半導体基板の領域に形成された基板コンタクト領域と、
   前記第１素子形成領域に形成され、第１方向に延在するゲート電極を含むＮＭＯＳトランジスタと
   を含むセル単体を備え、
   前記セル単体における前記第１素子形成領域と前記第２素子形成領域との前記第１方向の間隔が第１間隔に設定され、
   前記第１素子形成領域と前記基板コンタクト領域との前記第１方向の間隔が第２間隔に設定された、半導体装置。
2. 前記第１素子形成領域は、
   前記第１方向に第１幅を有する第１領域と、
   前記第１方向に前記第１幅と異なる第２幅を有する第２領域と
   を含み、
   前記基板コンタクト領域は、
   前記第１領域との前記第１方向の距離が前記第２間隔となるように形成された第１基板コンタクト領域と、
   前記第２領域との前記第１方向の距離が前記第２間隔となるように形成された第２基板コンタクト領域と
   を含む、請求項１記載の半導体装置。
3. 前記セル単体を複数備え、
   複数の前記セル単体は、一のセル単体の前記第１素子形成領域と他のセル単体の前記第１素子形成領域とが対向する態様で、前記第１方向と交差する第２方向に配置され、
   前記一のセル単体の前記第１素子形成領域と前記他のセル単体の前記第１素子形成領域との間隔が一定の間隔に設定された、請求項１または２に記載の半導体装置。
4. 半導体基板の所定の領域に形成された素子分離領域と、
   前記素子分離領域によって区画された前記半導体基板の領域に形成された第１素子形成領域と、
   前記第１素子形成領域とは距離を隔てるように、前記素子分離領域によって区画された前記半導体基板の領域に形成された第２素子形成領域と、
   前記第１素子形成領域に形成され、第１方向に延在するゲート電極を含むＮＭＯＳトランジスタと
   を含むセル単体を複数備え、
   複数の前記セル単体は、一のセル単体の前記第１素子形成領域と他のセル単体の前記第１素子形成領域とが対向する態様で前記第１方向に配置され、
   前記一のセル単体における前記第１素子形成領域と前記第２素子形成領域との前記第１方向の間隔と、前記一のセル単体における前記第１素子形成領域と前記他のセル単体における前記第１素子形成領域との前記第１方向の間隔とが、同じ間隔に設定された、半導体装置。
5. 半導体基板の所定の領域に形成された素子分離領域と、
   前記素子分離領域によって区画された前記半導体基板の領域に形成された第１素子形成領域と、
   前記第１素子形成領域とは距離を隔てるように、前記素子分離領域によって区画された前記半導体基板の領域に形成された第２素子形成領域と、
   前記第１素子形成領域に対して前記第２素子形成領域が位置する側とは反対の側に距離を隔てるように、前記素子分離領域によって区画された前記半導体基板の領域に形成された基板コンタクト領域と、
   前記第１素子形成領域に形成された、第１方向に延在するゲート電極を含むＮＭＯＳトランジスタと
   を含むセル単体を複数備え、
   複数の前記セル単体は、一のセル単体の前記第１素子形成領域と他のセル単体の前記第１素子形成領域とが対向する態様で、前記第１方向と交差する第２方向に配置され、
   前記第２方向に互いに隣り合う前記第１素子形成領域間の間隔が第１間隔に設定された、半導体装置。
6. 前記セル単体が複数配置されたセルにおいて、
   前記第２方向の一方の端に位置する前記セル単体の前記第１素子形成領域から、前記第２方向に前記第１間隔を隔てられた位置に第１ダミー拡散領域が形成され、
   前記第２方向の他方の端に位置する前記セル単体の前記第１素子形成領域から、前記第２方向に前記第１間隔を隔てられた位置に第２ダミー拡散領域が形成された、請求項５記載の半導体装置。
7. 前記第１ダミー拡散領域を横切るように前記第１方向に第１ダミーゲート電極が形成され、
   前記第２ダミー拡散領域を横切るように前記第１方向に第２ダミーゲート電極が形成された、請求項６記載の半導体装置。
8. 前記セル単体が複数配置されたセルにおいて、前記セル単体間に生じた隙間領域にフィラーセルが形成され、
   前記フィラーセルには拡散領域が形成され、
   前記フィラーセルを挟んで位置する一方のセル単体の前記第１素子形成領域と前記拡散領域との前記第２方向の間隔と、他方のセル単体の前記第１素子形成領域と前記拡散領域との前記第２方向の間隔とが、前記第１間隔に設定された、請求項５〜７のいずれかに記載の半導体装置。

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