JPH08124389A

JPH08124389A - 不揮発性半導体記憶装置

Info

Publication number: JPH08124389A
Application number: JP26262894A
Authority: JP
Inventors: Nobuhiko Ito; 伸彦伊藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-10-26
Filing date: 1994-10-26
Publication date: 1996-05-17
Anticipated expiration: 2015-12-04
Also published as: JP3113520B2

Abstract

(57)【要約】【目的】ワード線５に複数種類の電源電圧を切り替え
て印加する必要をなくすことができるようにする。ま
た、ビット線３の電圧を１種類の参照電圧Ｖrefと比較
するだけでよくなるようにする。【構成】セルトランジスタ２のしきい値電圧Ｖth等を
３種類以上に変化させることによりＩ−Ｖ特性を変えて
多値データを記憶させ、このセルトランジスタ２が導通
してからビット線３の電圧が参照電圧Ｖrefよりも低く
なるまで時間をカウンタ１０で計時することにより、こ
のＩ−Ｖ特性の相違を検出し多値データを読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１個のメモリセルに３
値以上の多値データを記憶することができるＥＥＰＲＯ
ＭやＥＰＲＯＭ又はマスクＲＯＭ等の不揮発性半導体記
憶装置に関する。

【０００２】

【従来の技術】データの書き換えが可能な不揮発性半導
体記憶装置としては、ＥＰＲＯＭ[Erasable Programmab
le Read-Only Memory]やＥＥＰＲＯＭ[Electrically EP
ROM]等がある。ＥＰＲＯＭは、アバランシェ効果を利用
したＦＡＭＯＳ[Floating gateAvalanche injection MO
S]構造のメモリセルが一般的であり、ＥＥＰＲＯＭは、
トンネル効果を利用したＦＬＯＴＯＸ[Floating gate T
unnel OXide]構造のメモリセルが一般的である。ＦＡＭ
ＯＳ構造とＦＬＯＴＯＸ構造は、共にＭＩＳ[Metal Ins
ulator Semiconductor]（ＭＯＳ[Metal Oxide Semicond
uctor]ともいう）・ＦＥＴ[Field Effect Transistor]
のゲート絶縁物中にフローティングゲートを設けたもの
であり、このフローティングゲートに電荷を注入するこ
とによりＭＩＳ・ＦＥＴのしきい値電圧を変化させてデ
ータの記憶を行う。但し、ＦＡＭＯＳ構造のＭＩＳ・Ｆ
ＥＴは、紫外線照射等の非電気的方法によってフローテ
ィングゲートの電荷を放出させるのに対して、ＦＬＯＴ
ＯＸ構造のＭＩＳ・ＦＥＴは、高電圧の印加によるトン
ネル効果によってフローティングゲートの電荷を放出さ
せる。また、ＥＥＰＲＯＭは、ＤＲＡＭ[Dynamic Rando
m Access Memory]と組み合わせてＮＶＤＲＡＭ[[Non-Vo
latile DRAM]として用いる場合もある。なお、ここでは
読み出し専用のマスクＲＯＭ等も不揮発性半導体記憶装
置として取り扱う。

【０００３】上記不揮発性半導体記憶装置のうちで、２
値データの記憶を行うＥＥＰＲＯＭの読み出し部の回路
を図１２に基づいて説明する。

【０００４】このＥＥＰＲＯＭのメモリセル１を構成す
るセルトランジスタ２は、ＭＩＳ・ＦＥＴのゲート絶縁
物中にフローティングゲート２ａが設けられている。そ
して、このセルトランジスタ２のゲート−ドレイン間に
正の高電圧を印加すると、フローティングゲート２ａに
電子が注入されセルトランジスタ２のしきい値電圧が変
化する。従って、このフローティングゲート２ａに電子
が注入されているかどうかにより、各メモリセル１に２
値（１ビット）のデータを記憶することができる。ま
た、ゲート−ドレイン間に負の高電圧を印加すると、こ
のフローティングゲート２ａの電子が基板に放出されデ
ータが消去されるので、データの書き換えが可能とな
る。

【０００５】上記セルトランジスタ２は、ドレインがビ
ット線３に接続され、ソースがソース線４に接続され、
ゲートがワード線５に接続されている。なお、実際のＥ
ＥＰＲＯＭ上には、多数本のビット線３とこれに直交し
て多数本ずつのソース線４とワード線５が設けられ、こ
れらの各交差部にメモリセル１がマトリクス状に多数個
配置されるが、ここでは１個のメモリセル１と１本ずつ
のビット線３、ソース線４及びワード線５のみを示して
いる。また、以降の説明においても同様である。

【０００６】上記ビット線３は、このビット線３を選択
するＹデコーダ６を介してデータ線７に接続されてい
る。データ線７には、プリチャージ信号ＰＳに基づいて
ビット線３をプリチャージするためのプリチャージ回路
８が接続されている。また、このデータ線７は、センス
アンプ９の一方の入力にも接続されている。センスアン
プ９の他方の入力には、図示しないダミーセルが接続さ
れたビット線が接続され、このビット線の電圧である参
照電圧Ｖrefが入力されるようになっている。このセン
スアンプ９は、データ線７とＹデコーダ６を介してビッ
ト線３の電圧を入力し、これを参照電圧Ｖrefに対して
差動増幅する差動増幅器である。そして、このセンスア
ンプ９から出力されるセンス出力信号ＳＴＰはラッチ回
路やバッファ等を介して外部に出力される。上記ワード
線５は、このワード線５を選択してゲート電圧を印加す
るＸデコーダ１２に接続されている。

【０００７】上記構成のＥＥＰＲＯＭの読み出し動作を
説明する。

【０００８】まず、読み出し動作の開始時にプリチャー
ジ信号ＰＳがアクティブになると、プリチャージ回路８
がビット線３を１〜２Ｖ程度の電圧にプリチャージする
（次に説明する図１３では１．４Ｖの電圧としてい
る）。また、この読み出し動作時には、ソース線４が接
地される。

【０００９】かかるプリチャージが完了すると、図１３
に示すように、Ｘデコーダ１２がワード線５に５Ｖのゲ
ート電圧を印加する。すると、メモリセル１のセルトラ
ンジスタ２が導通して、ビット線３の電荷がソース線４
に放電され電圧が徐々に低下する。もっとも、図示のよ
うに、このセルトランジスタ２のフローティングゲート
２ａに電子が注入されず低電圧のしきい値電圧Ｖth1が
設定されている場合には、ビット線３の電圧が急峻に低
下するのに対して、フローティングゲート２ａに電子が
注入されて高電圧のしきい値電圧Ｖth2が設定されてい
る場合には、ビット線３の電圧が徐々に低下する。ま
た、図示しないダミーセルは、このセルトランジスタ２
の２種類のしきい値電圧Ｖth1，Ｖth2の中間のしきい値
電圧に設定されているので、このダミーセルに接続され
るビット線の電圧、即ち参照電圧Ｖrefは、これらの中
間の速さで電圧が低下する。従って、センスアンプ９
は、これらビット線３の電圧と参照電圧Ｖrefとを比較
し差動増幅することにより、セルトランジスタ２のしき
い値電圧Ｖth1，Ｖth2に応じたセンス出力信号ＳＴＰを
出力することができ、このセルトランジスタ２に記憶さ
れた２値（１ビット）のデータを読み出すことができ
る。

【００１０】しかし、上記ＥＥＰＲＯＭの構成では、１
個のメモリセル１に２値のデータしか記憶させることが
できないため、記憶容量の大容量化に限度がある。そこ
で、１個のメモリセル１に３値以上の多値データを記憶
させることができる不揮発性半導体記憶装置が従来から
種々提案されている。

【００１１】このような多値データを記憶させる発明と
しては、例えば図１４に示すような不揮発性半導体記憶
装置が従来から提案されている（特開昭５６−１５３５
８２号）。なお、図１２に示した従来例と同様の機能を
有する構成部材には同じ番号を付記して説明を省略す
る。また、この提案の不揮発性半導体記憶装置は、読み
出し専用のＲＯＭに多値データを記憶させる場合につい
てのものであるが、ここでは図１２に示したものと同様
のＥＥＰＲＯＭに多値データを記憶させる場合について
説明する。

【００１２】このＥＥＰＲＯＭのメモリセル１は、図１
２に示したものと同じ構成であるが、セルトランジスタ
２のフローティングゲート２ａに注入する電子の量を調
整することにより、４種類のしきい値電圧Ｖth1〜Ｖth4
が設定可能となっている。また、このＥＥＰＲＯＭは、
図示しない電源回路によって３種類の電源電圧Ｖ1〜Ｖ3
を発生し、発振器１１からのクロック信号ＣＬＫに基づ
いて電源切替回路２１がこれらの電源電圧Ｖ1〜Ｖ3を順
に切り替えてＸデコーダ１２に供給するようになってい
る。これら３種類の電源電圧Ｖ1〜Ｖ3は、４種類のしき
い値電圧Ｖth1〜Ｖth4のそれぞれの中間の電圧となるよ
うに定められている。

【００１３】このＥＥＰＲＯＭでは、センスアンプ９が
差動増幅の比較対象とする参照電圧Ｖrefが所定の一定
電圧となっている。また、このセンスアンプ９から出力
されるセンス出力信号ＳＴＰは、クロック信号ＣＬＫに
基づいて３段のシフト動作を行うシフトレジスタ２２に
入力されるようになっている。そして、このシフトレジ
スタ２２の３ビットのパラレル出力は、エンコーダ２３
に入力され、このエンコーダ２３から上位ビットＨＢと
下位ビットＬＢの２ビットによる４値のデータが出力さ
れる。

【００１４】上記構成のＥＥＰＲＯＭの読み出し動作を
説明する。

【００１５】まず、読み出し動作の開始時に、図１３の
場合と同様に、プリチャージ回路８がビット線３をプリ
チャージする。かかるプリチャージが完了すると、図１
５に示すように、Ｘデコード信号ＸＳがＨレベルとなっ
て、発振器１１がクロック信号ＣＬＫの発振出力を開始
すると共に、Ｘデコーダ１２がワード線５の駆動動作を
開始する。ただし、Ｘデコーダ１２は、クロック信号Ｃ
ＬＫの立ち上がりごとに電源切替回路２１から順に供給
される電源電圧Ｖ1〜Ｖ3をワード線５に印加するので、
ゲート電圧は図示のように段階的に上昇する。

【００１６】ここで、セルトランジスタ２のフローティ
ングゲート２ａに電子が注入されず最低のしきい値電圧
Ｖth1に設定されている場合には、ゲート電圧が最初の
電源電圧Ｖ1となった段階でビット線３の電圧が低下し
始め、時刻ｔ21に参照電圧Ｖrefよりも低電圧となって
センスアンプ９から出力されるセンス出力信号ＳＴＰが
反転しＬレベルとなる。また、フローティングゲート２
ａに少し電子が注入されて２番目に低いしきい値電圧Ｖ
th2に設定されている場合には、ゲート電圧が２番目の
電源電圧Ｖ2となった段階でビット線３の電圧が低下し
始め、時刻ｔ22にセンス出力信号ＳＴＰがＬレベルとな
り、さらに、フローティングゲート２ａにもう少し多く
の電子が注入されて３番目に低いしきい値電圧Ｖth3に
設定されている場合には、ゲート電圧が３番目の電源電
圧Ｖ3となった段階でビット線３の電圧が低下し始め、
時刻ｔ23にセンス出力信号ＳＴＰがＬレベルとなる。そ
して、フローティングゲート２ａに最も多くの電子が注
入されて最大のしきい値電圧Ｖth4に設定されている場
合には、時刻ｔ24になってもビット線の電圧が低下せず
センス出力信号ＳＴＰもＨレベルのままとなる。

【００１７】従って、クロック信号ＣＬＫの立ち上がり
ごとに上記センス出力信号ＳＴＰを順次ラッチしてシフ
トするシフトレジスタ２２の時刻ｔ24における３ビット
のパラレル出力は、しきい値電圧Ｖth1の場合にはＬレ
ベルを３回シフトするので［Ｌ，Ｌ，Ｌ］となり、しき
い値電圧Ｖth2の場合にはＬレベルを２回シフトするの
で［Ｌ，Ｌ，Ｈ］となり、しきい値電圧Ｖth3の場合に
はＬレベルを１回だけシフトするので［Ｌ，Ｈ，Ｈ］と
なり、また、しきい値電圧Ｖth4の場合には入力が全て
Ｈレベルになるので［Ｈ，Ｈ，Ｈ］となる。そして、こ
の時のパラレル出力をエンコーダ２３が表１に基づいて
エンコードすれば、このエンコーダ２３から上位ビット
ＨＢと下位ビットＬＢの２ビットのデータとして、セル
トランジスタ２のしきい値電圧Ｖthに応じた４値のデー
タが出力される。

【００１８】

【表１】

【００１９】また、上記多値データを記憶させるものと
しては、以下に説明するような不揮発性半導体記憶装置
も従来から提案されている（特開昭５５−８０８８８
号）。この不揮発性半導体記憶装置は、セルトランジス
タであるＭＩＳ・ＦＥＴのＩ−Ｖ特性を変化させると、
ゲートに一定のゲート電圧を印加した場合にも、このＩ
−Ｖ特性の相違によりセルトランジスタのドレイン電流
が変わるため、ビット線の電圧低下の速度が異なるよう
になるという現象を利用するものである。具体的には、
セルトランジスタのゲートにゲート電圧を印加した後の
特定の時点で、ビット線の電圧を例えば３種類の参照電
圧と比較することにより、この比較結果に基づいてＩ−
Ｖ特性の相違に応じた４値のデータを得るものである。

【００２０】

【発明が解決しようとする課題】ところが、上記図１４
に示した従来のＥＥＰＲＯＭでは、ゲート電圧を段階的
に変化させるために複数種類の電源電圧が必要となり、
しかも、これらの電源電圧がワード線５を駆動するため
の電流供給能力を要求されるので、電源回路が複雑にな
ってチップ面積が増大すると共に、消費電力も増加する
という問題があった。また、これらの電源がワード線５
に電圧を印加してゲート電圧を各段階ごとに安定させる
までに時間を要するので、アクセス速度の高速化の障害
になるというおそれもあった。さらに、Ｘデコーダ１２
にこれらの電源電圧を切り替えて供給するための電源切
替回路２１も必要となり、これによってチップ面積がよ
り一層増大するという問題もあった。

【００２１】また、ビット線の電圧を特定の時点で参照
電圧と比較する不揮発性半導体記憶装置の場合には、ゲ
ート電圧を変化させる必要はないが、ビット線の電圧と
比較するための複数の参照電圧が必要となり、しかも、
それぞれの参照電圧が電圧変動のない高精度な一定電圧
でなければならないために、このような参照電圧を発生
させるための回路がチップ面積を増大させるという問題
があった。

【００２２】本発明は、このような従来技術の課題を解
決すべくなされたものであり、ワード線に単一の電圧を
印加するだけでＭＩＳ・ＦＥＴのＩ−Ｖ特性又はしきい
値電圧の相違を検出し、これに応じた多値データを出力
することができる不揮発性半導体記憶装置を提供するこ
とを目的としている。

【００２３】

【課題を解決するための手段】請求項１に係る不揮発性
半導体記憶装置は、複数種類のＩ−Ｖ特性のいずれかに
設定されるＭＩＳ・ＦＥＴのソース又はドレインの一方
の端子が読み出し動作の開始時にプリチャージされるビ
ット線に接続されると共に、他方の端子が読み出し動作
時にプリチャージ電圧とは異なる電圧の電源に接続され
るメモリセルと、該ビット線の電圧を参照電圧と比較す
る比較回路とを備えた半導体記憶装置において、該ビッ
ト線のプリチャージ後に該メモリセルのＭＩＳ・ＦＥＴ
のゲートに所定のゲート電圧を印加するワード線駆動手
段と、読み出し動作の開始後の所定時から該比較回路の
比較結果が変化するまで、又は、該比較回路の比較結果
が変化してから読み出し動作の終了前の所定時までの時
間を計時するタイマ手段と、該タイマ手段の計時結果に
応じた多値データを出力する多値データ出力手段とを具
備し、そのことにより上記目的を達成できる。

【００２４】請求項２に係る不揮発性半導体記憶装置
は、複数種類のしきい値電圧のいずれかに設定されるＭ
ＩＳ・ＦＥＴのソース又はドレインの一方の端子が読み
出し動作の開始時にプリチャージされるビット線に接続
されると共に、他方の端子が読み出し動作時にプリチャ
ージ電圧とは異なる電圧の電源に接続されるメモリセル
と、該ビット線の電圧を参照電圧と比較する比較回路と
を備えた半導体記憶装置において、該ビット線のプリチ
ャージ後に、単一の電源電圧に基づいてこの電源電圧に
漸近的に変化するゲート電圧を該メモリセルのＭＩＳ・
ＦＥＴのゲートに印加するワード線駆動手段と、読み出
し動作の開始後の所定時から該比較回路の比較結果が変
化するまで、又は、該比較回路の比較結果が変化してか
ら読み出し動作の終了前の所定時までの時間を計時する
タイマ手段と、該タイマ手段の計時結果に応じた多値デ
ータを出力する多値データ出力手段とを具備し、そのこ
とにより上記目的を達成できる。

【００２５】請求項３に係る不揮発性半導体記憶装置
は、複数種類のしきい値電圧のいずれかに設定されるＭ
ＩＳ・ＦＥＴのソース又はドレインの一方の端子が読み
出し動作の開始時にプリチャージされるビット線に接続
されると共に、他方の端子が読み出し動作時にプリチャ
ージ電圧とは異なる電圧の電源に接続されるメモリセル
と、該ビット線の電圧を参照電圧と比較する比較回路と
を備えた半導体記憶装置において、該ビット線のプリチ
ャージ後に、単一の電源電圧に基づいてこの電源電圧に
漸近的に変化するゲート電圧を該メモリセルのＭＩＳ・
ＦＥＴのゲートに印加するワード線駆動手段と、該比較
回路の比較結果が変化した際のゲート電圧を量子化する
量子化手段と、該量子化手段の量子化結果に応じた多値
データを出力する多値データ出力手段とを具備し、その
ことにより上記目的を達成できる。請求項４の発明は、
本発明の不揮発性半導体記憶装置において、前記多値デ
ータ出力手段が、読み出し動作の終了前の所定時までに
前記比較回路の比較結果が変化しなかった場合に、該比
較結果が変化した場合の前記タイマ手段の計時結果又は
前記量子化手段の量子化結果に応じた多値データのいず
れとも異なる多値データを出力する構成とすることを特
徴とする。

【００２６】請求項５の発明は、本発明の不揮発性半導
体記憶装置において、前記メモリセルのＭＩＳ・ＦＥＴ
はフローティングゲートを備えたものであり、該フロー
ティングゲートに電荷を蓄積することによりＦＥＴのし
きい値電圧を変化させて複数種類のＩ−Ｖ特性又は複数
種類のしきい値電圧のいずれかに設定される構成とする
ことを特徴とする。

【００２７】請求項６の発明は、本発明の不揮発性半導
体記憶装置において、前記メモリセルのＭＩＳ・ＦＥＴ
は製造過程において諸定数を変化させことにより複数種
類のＩ−Ｖ特性又は複数種類のしきい値電圧のいずれか
に設定される構成とすることを特徴とする。

【００２８】

【作用】本発明のメモリセルにおけるＭＩＳ・ＦＥＴ
は、エンハンスメント型のＮチャンネルＦＥＴである場
合には、通常はドレインが正の電圧にプリチャージされ
たビット線に接続されると共にソースが接地され、ワー
ド線駆動手段はゲートに正のゲート電圧を印加する。そ
して、このＭＩＳ・ＦＥＴがゲート電圧の印加によって
導通した場合には、ビット線の正電荷がソースを介して
放電されプリチャージされた電圧が低下することにな
る。

【００２９】請求項１の発明では、ＭＩＳ・ＦＥＴのＩ
−Ｖ特性を変化させることにより、メモリセルに多値デ
ータを記憶させる。ＭＩＳ・ＦＥＴのＩ−Ｖ特性とは、
図１６に示すような、ドレイン電圧ＶDに対するドレイ
ン電流ＩDの静特性をいう。このＩ−Ｖ特性において、
ドレイン電圧ＶDが飽和電圧ＶDsatよりも低い線形領域
では、数１で定義されるチャンネルコンダクタンスｇd
の値が高いほどドレイン電流ＩDの上昇率が急激とな
り、Ｉ−Ｖ特性の曲線の傾斜が大きくなる。

【００３０】

【数１】

【００３１】このチャンネルコンダクタンスｇdの値
は、ゲート電圧ＶGとしきい値電圧Ｖthとの差（ＶG−Ｖ
th）やチャンネル幅Ｗに比例し、チャンネル長に反比例
する。従って、例えばＥＥＰＲＯＭに用いるＦＬＯＴＯ
Ｘ構造のＭＩＳ・ＦＥＴやＥＰＲＯＭに用いるＦＡＭＯ
Ｓ構造のＭＩＳ・ＦＥＴの場合には、フローティングゲ
ートに注入する電荷量を調整してしきい値電圧Ｖthを変
化させれば、チャンネルコンダクタンスｇdの特性が変
わり、異なるＩ−Ｖ特性に設定することができる。ま
た、例えばマスクＲＯＭに用いるＭＩＳ・ＦＥＴであれ
ば、製造過程で、基板表面の不純物濃度等を変えてしき
い値電圧Ｖthを変化させる他、チャンネル幅Ｗやチャン
ネル長又はその他の定数を変えることにより、しきい値
電圧Ｖthを変化させることなく、チャンネルコンダクタ
ンスｇdの特性を調整して異なるＩ−Ｖ特性に設定する
こともできる。なお、ドレイン電圧ＶDが飽和電圧ＶDsa
tよりも高い飽和領域においても、相互コンダクタンス
ｇmが同様に変化するので、これによってもＩ−Ｖ特性
が影響を受ける。

【００３２】また、図１７に示すように、電圧Ｖに充電
されたコンデンサＣをゲート電圧ＶGが印加されたＭＩ
Ｓ・ＦＥＴを介して放電する場合、このＭＩＳ・ＦＥＴ
を抵抗Ｒmとみなすと、コンデンサＣの端子電圧ｖは、
数２に示すように時間ｔの経過と共に過渡的に低下す
る。

【００３３】

【数２】

【００３４】このＭＩＳ・ＦＥＴの抵抗Ｒmは、チャン
ネルコンダクタンスｇdの逆数によって表されるもので
あるため、チャンネルコンダクタンスｇdの値が異なれ
ば抵抗Ｒmの値も変わり、図１８に示すように、放電の
際の時定数ＲmＣがそれぞれ変化するので、端子電圧ｖ
の低下の速度も異なるようになる。つまり、メモリセル
のＭＩＳ・ＦＥＴのＩ−Ｖ特性が異なれば、ワード線駆
動手段が所定のゲート電圧を印加しこのＭＩＳ・ＦＥＴ
を導通させた際に、予めプリチャージされたビット線の
電圧が低下する速度もこの図１８に示したようにそれぞ
れ異なるようにすることができる。

【００３５】比較回路は、上記ビット線の電圧を参照電
圧と比較する回路であり、半導体記憶装置のセンスアン
プに用いられる差動増幅器等によって構成される。ただ
し、この比較回路は、時間の経過と共にこれらの電圧を
随時比較するものでなければならないので、ある時点で
のビット線の電圧と参照電圧とを比較して、その比較結
果に応じてビット線自体の電圧を変化させるフリップフ
ロップタイプのセンスアンプを用いることはできない。
比較回路がこのような比較を行うと、ビット線の電圧が
参照電圧よりも低くなった時点で比較結果が変化する。
そして、図１８に示したように、ＭＩＳ・ＦＥＴのＩ−
Ｖ特性が異なれば、ビット線の電圧が参照電圧よりも低
くなる時点も変化する。

【００３６】タイマ手段は、読み出し動作の開始後の所
定時からこの比較回路の比較結果が変化する時点までの
時間を計時して、上記ＭＩＳ・ＦＥＴのＩ−Ｖ特性の相
違を検出する。また、比較回路の比較結果が変化する時
点から読み出し動作の終了前の所定時までの時間を計時
した場合にも、計時結果の長短の関係が逆になるだけ
で、同様にＭＩＳ・ＦＥＴのＩ−Ｖ特性の相違を検出す
ることができる。

【００３７】多値データ出力手段は、このタイマ手段の
計時結果に応じた適宜の形式の多値データを出力する。
この多値データ出力手段は、タイマ手段が２進カウンタ
によって構成され、かつ、Ｉ−Ｖ特性の各種類に対して
それぞれ１種類ずつのカウント結果を出力する場合に
は、このカウント結果の２ビット以上の２進値をそのま
ま多値データとして出力することができる。しかし、タ
イマ手段が１種類のＩ−Ｖ特性のＭＩＳ・ＦＥＴに対し
て複数種類のカウント結果を出力する可能性があるよう
な場合には、適宜最小のビット数に変換してから多値デ
ータとして出力する。また、タイマ手段が、比較回路の
比較結果をシフトレジスタでシフトさせて、このシフト
数で計時を行うようなものの場合には、２進値にエンコ
ードしてから多値データとして出力する。多値データ
は、このように通常は２進値にエンコードされた形式で
出力されるが、他の形式で出力することを排除するもの
ではない。

【００３８】この結果、請求項１の発明によれば、ビッ
ト線の電圧を１種類の参照電圧と比較しこの比較結果が
変化する時点を計時することにより、ＭＩＳ・ＦＥＴの
Ｉ−Ｖ特性の相違を検出してこれに応じた多値データを
出力することができる。よって、ワード線駆動手段が複
数種類のゲート電圧を段階的に出力したり、複数の参照
電圧に基づいてビット線の電圧をそれぞれ比較するよう
な必要がなくなる。

【００３９】請求項２の発明では、ＭＩＳ・ＦＥＴのし
きい値電圧を変化させることにより、メモリセルに多値
データを記憶させる。また、ワード線駆動手段は、この
ＭＩＳ・ＦＥＴのゲートに漸近的に変化するゲート電圧
を印加する。この際、複数の電圧の電源を順次切り替え
たり、電源電圧自体を変化させるのではなく、ゲート電
圧の印加のための電源電圧は単一のものを用いる。単一
の電源電圧を印加しても、ワード線等の配線の分布容量
を充電する必要があるため、ＭＩＳ・ＦＥＴのゲートに
は従来から漸近的に変化するゲート電圧を印加されてい
る。ただし、従来は、このゲート電圧が速やかに所定電
圧に達するようにドライバの電流駆動能力をできるだけ
高めていた。これに対して、請求項２の発明では、ドラ
イバの出力トランジスタの電流駆動能力を制限したり、
このドライバの出力に抵抗を挿入する等の方法により、
ＭＩＳ・ＦＥＴのゲートに印加されるゲート電圧の変化
がより緩やかになるようにする。このようにしてゲート
電圧を緩やかに変化させると、設定されたしきい値電圧
に応じてこのＭＩＳ・ＦＥＴがそれぞれ異なる時点で導
通するようになる。これにより、プリチャージされたビ
ット線の電圧が低下し参照電圧よりも低くなる時点も変
化する。

【００４０】比較回路とタイマ手段と多値データ出力手
段は、請求項１の発明と同じ構成である。従って、比較
回路は上記ＭＩＳ・ＦＥＴの導通によりビット線の電圧
が参照電圧よりも低くなると出力を変化させ、タイマ手
段はこの比較回路の比較結果が変化する時点を計時する
ことにより、ＭＩＳ・ＦＥＴのしきい値電圧の相違を検
出し、多値データ出力手段はこのタイマ手段の計時結果
に応じた適宜の形式の多値データを出力する。

【００４１】この結果、請求項２の発明の場合にも、ビ
ット線の電圧を１種類の参照電圧と比較しこの比較結果
が変化する時点を計時することにより、ＭＩＳ・ＦＥＴ
のしきい値電圧の相違を検出してこれに応じた多値デー
タを出力することができる。よって、ワード線駆動手段
が複数種類のゲート電圧を段階的に出力したり、複数の
参照電圧に基づいてビット線の電圧をそれぞれ比較する
ような必要がなくなる。

【００４２】請求項３の発明は、請求項２の発明のタイ
マ手段を量子化手段に代えたものである。量子化手段
は、比較回路の比較結果が変化した際のゲート電圧を量
子化する。量子化は、アナログ値であるゲート電圧を複
数段階のいずれかのディジタル値に丸める操作をいい、
このゲート電圧を複数の参照電圧と比較することにより
このようなディジタル値に変換することができる。ここ
で、ゲート電圧がＭＩＳ・ＦＥＴの設定されたしきい値
電圧に達すると、ビット線の電圧が低下して比較回路の
比較結果が変化するので、この比較回路の比較結果が変
化した際のゲート電圧は、ＭＩＳ・ＦＥＴの設定された
しきい値電圧に近い、このしきい値電圧とほぼ一定の関
係を有する電圧となる。従って、この比較結果が変化し
た際のゲート電圧を複数の参照電圧と比較して量子化す
れば、ＭＩＳ・ＦＥＴのしきい値電圧を検出することが
できる。そして、多値データ出力手段は、この量子化結
果を適宜の形式の多値データに変換して出力する。な
お、量子化手段が２進値のディジタル値を出力する場合
には、多値データ出力手段は、この量子化結果をそのま
ま出力すれば足りる。

【００４３】この結果、請求項３の発明の場合には、量
子化の際にゲート電圧と比較するために複数の参照電圧
を必要とするが、ワード線駆動手段は単一の電源電圧を
出力するだけで、ＭＩＳ・ＦＥＴのしきい値電圧に応じ
た多値データを出力することができるので、このワード
線駆動手段が複数種類のゲート電圧を段階的に出力する
ような必要がなくなる。

【００４４】請求項４の発明は、比較回路の比較結果が
変化しなかった場合に多値データ出力手段が異なる多値
データを出力する場合を示すものであり、これによって
出力可能な多値データの値を１つ増加させたり、オーバ
ープログラムの発生を検出することが可能となる。

【００４５】請求項５の発明は、フローティングゲート
を備えたＦＬＯＴＯＸ構造のＭＩＳ・ＦＥＴを用いるＥ
ＥＰＲＯＭや、ＦＡＭＯＳ構造のＭＩＳ・ＦＥＴを用い
るＥＰＲＯＭ等に適用する場合を示すものであり、請求
項６の発明は、マスクＲＯＭ等に適用する場合を示すも
のである。

【００４６】

【実施例】以下に、本発明の実施例を図面を参照しつつ
説明する。

【００４７】（第１実施例）図１乃至図５は本発明の第
１実施例を示すものであって、図１はＥＥＰＲＯＭの読
み出し部の回路構成を示すブロック図、図２はセンスア
ンプの構成を示すブロック図、図３はカウンタの構成を
示すブロック図、図４は発振器の構成を示すブロック
図、図５はＥＥＰＲＯＭの読み出し動作を示すタイムチ
ャートである。なお、図１２及び図１４に示した従来例
と同様の機能を有する構成部材には同じ番号を付記す
る。

【００４８】本実施例は、ＦＬＯＴＯＸ構造のＭＩＳ・
ＦＥＴを備えたＥＥＰＲＯＭの読み出し部の回路につい
て説明する。図１に示すように、このＥＥＰＲＯＭのメ
モリセル１を構成するセルトランジスタ２は、ＭＩＳ・
ＦＥＴのゲート絶縁物中にフローティングゲート２ａを
設けたものであり、このフローティングゲート２ａに適
宜量の電子を注入してしきい値電圧Ｖthを変化させるこ
とにより、複数種類のＩ−Ｖ特性のうちのいずれかに設
定できるようになっている。そして、ここでは、フロー
ティングゲート２ａの電子が完全に放出された状態も含
めて、この電子の量に応じて４種類のしきい値電圧Ｖth
1〜Ｖth4に設定可能とする。このフローティングゲート
２ａへの電子の注入や放出は、電気的に繰り返し行うこ
とができ、データの書き込み消去が可能となる。このセ
ルトランジスタ２は、ドレインがビット線３に接続さ
れ、ソースがソース線４に接続され、ゲートがワード線
５に接続されている。

【００４９】上記ビット線３は、Ｙデコーダ６を介して
データ線７に接続されている。Ｙデコーダ６は、ＥＥＰ
ＲＯＭに入力されたアドレスをデコードすることによ
り、複数本のビット線３からいずれかを選択して、これ
をデータ線７に接続する回路である。そして、ここで
は、図示のビット線３がＹデコーダ６を介してデータ線
７に接続されているものとする。このデータ線７には、
プリチャージ回路８が接続されている。プリチャージ回
路８は、読み出し動作の開始時にプリチャージ信号ＰＳ
がアクティブになると、データ線７とＹデコーダ６を介
してビット線３を所定電圧にプリチャージする回路であ
る。

【００５０】データ線７は、センスアンプ９の一方の入
力にも接続されている。センスアンプ９は、図２に示す
ように、ＰチャンネルＦＥＴ９ａ，９ｂとＮチャンネル
ＦＥＴ９ｃ，９ｄとで構成される差動増幅器を備え、こ
の差動増幅器の出力をＰチャンネルＦＥＴ９ａのドレイ
ンからインバータ９ｅを介して、センス出力信号ＳＴＰ
として外部に送り出すようになっている。そして、デー
タ線７は、一方のＰチャンネルＦＥＴ９ａのゲートに接
続されている。また、他方のＰチャンネルＦＥＴ９ｂの
ゲートにはプリチャージ電圧よりも低電圧の参照電圧Ｖ
refが入力されている。従って、このセンスアンプ９
は、データ線７とＹデコーダ６を介したビット線３の電
圧が参照電圧Ｖrefよりも高い場合にはセンス出力信号
ＳＴＰをＨレベルとし、ビット線３の電圧の方が低くな
った場合にはセンス出力信号ＳＴＰをＬレベルとする。
なお、このセンスアンプ９の差動増幅器は、Ｐチャンネ
ルＦＥＴ９ｆとＮチャンネルＦＥＴ９ｇを介して電源に
接続されているので、読み出し動作時にセンス動作信号
ＳＳがアクティブになった場合にのみセンス動作を行
う。

【００５１】上記センスアンプ９から出力されるセンス
出力信号ＳＴＰは、カウンタ１０に送られる。また、こ
のカウンタ１０には、発振器１１からのクロック信号Ｃ
ＬＫも入力される。カウンタ１０は、図３に示すよう
に、２段のＴ型フリップフロップ１０ａ，１０ｂによっ
て構成される２進２桁のカウンタ回路を備え、クロック
信号ＣＬＫの立ち上がりを順次カウントし、このカウン
ト結果をＴ型フリップフロップ１０ａ，１０ｂの出力か
らそれぞれ下位ビットＬＢと上位ビットＨＢとして外部
に送り出すようになっている。ただし、このクロック信
号ＣＬＫは、２個の３ステートバッファ１０ｃ，１０ｄ
を介して１段目のＴ型フリップフロップ１０ａに入力さ
れる。そして、一方の３ステートバッファ１０ｃの制御
入力には、センス出力信号ＳＴＰが入力される。従っ
て、このカウンタ１０は、センス出力信号ＳＴＰがＬレ
ベルになると、クロック信号ＣＬＫのカウントを停止す
る。また、Ｔ型フリップフロップ１０ａ，１０ｂから出
力される上位ビットＨＢと下位ビットＬＢは、ＮＡＮＤ
ゲート１０ｅに入力され、このＮＡＮＤゲート１０ｅの
出力が他方の３ステートバッファ１０ｄの制御入力に入
力される。従って、このカウンタ１０は、２段のＴ型フ
リップフロップ１０ａ，１０ｂがカウントを終了し上位
ビットＨＢと下位ビットＬＢが共にＨレベルになると、
クロック信号ＣＬＫのカンウトを停止する。なお、これ
ら３ステートバッファ１０ｃ，１０ｄは、制御入力がＬ
レベルの場合にハイインピーダンス状態を出力するの
で、必要に応じてこの出力をプルダウンしておく。

【００５２】上記発振器１１には、Ｘデコード信号ＸＳ
が入力される。この発振器１１は、図４に示すように、
遅延時間の長い１個のＮＡＮＤゲート１１ａと２個のイ
ンバータ１１ｂ，１１ｃをループ状に接続したロジカル
オシレータを備え、このロジカルオシレータの出力をさ
らに別のインバータ１１ｄを介してＨ／Ｌレベルを確定
させてからクロック信号ＣＬＫとして外部に送り出すよ
うになっている。そして、Ｘデコード信号ＸＳは、この
ＮＡＮＤゲート１１ａの他方の入力に入力される。従っ
て、この発振器１１は、Ｘデコード信号ＸＳがＨレベル
（アクティブ）の場合にのみ発振を行いクロック信号Ｃ
ＬＫを出力する。

【００５３】なお、上記発振器１１のロジカルオシレー
タを構成するＮＡＮＤゲート１１ａとインバータ１１
ｂ，１１ｃは、ＰチャンネルＦＥＴ１１ｅ〜１１ｇとＮ
チャンネルＦＥＴ１１ｈ〜１１ｊを介して電源に接続さ
れている。また、これらＰチャンネルＦＥＴ１１ｅ〜１
１ｇとＮチャンネルＦＥＴ１１ｈ〜１１ｊのゲートは、
抵抗１１ｋを介して電源間に直列接続されたダイオード
接続のＰチャンネルＦＥＴ１１ｌとＮチャンネルＦＥＴ
１１ｍのゲートにそれぞれ接続されている。従って、こ
の発振器１１は、温度変化によるＭＩＳ・ＦＥＴのしき
い値電圧Ｖthが変動すると、ＰチャンネルＦＥＴ１１ｌ
とＮチャンネルＦＥＴ１１ｍのソース−ゲート間の印加
電圧が変化し、これに応じてＰチャンネルＦＥＴ１１ｅ
〜１１ｇとＮチャンネルＦＥＴ１１ｈ〜１１ｊがロジカ
ルオシレータの電源電流を制限するので、温度変化によ
る発振周波数の変動を抑制することができる。

【００５４】上記ワード線５は、Ｘデコーダ１２に接続
されている。Ｘデコーダ１２は、ＥＥＰＲＯＭに入力さ
れたアドレスをデコードすることにより、複数本のワー
ド線５からいずれかを選択して、この選択したワード線
５にゲート電圧ＶGを印加する回路である。そして、こ
のＸデコーダ１２にも上記Ｘデコード信号ＸＳが入力さ
れ、このＸデコード信号ＸＳがＨレベルになると、ワー
ド線５の選択とゲート電圧ＶGの印加動作を行うように
なっている。

【００５５】上記構成のＥＥＰＲＯＭの読み出し動作を
説明する。

【００５６】まず読み出し動作の開始時にプリチャージ
信号ＰＳがアクティブになると、プリチャージ回路８が
Ｙデコーダ６によって選択されたビット線３のプリチャ
ージを行う。プリチャージは、ビット線３を一旦所定の
プリチャージ電圧まで上昇させた後に電源を切り離して
ハイインピーダンス状態とし、このビット線３の分布容
量に電荷を蓄積させる操作をいう。このプリチャージ電
圧が低すぎると、センスアンプ９での差動増幅のマージ
ンが減少して動作信頼性が低下するが、あまり高くした
のでは、セルトランジスタ２のフローティングゲート２
ａに電荷の注入が発生しデータが破壊されるおそれがあ
る。従って、このプリチャージ電圧は、本実施例では
１．０Ｖ以上で１．５Ｖ以下の範囲とするのが好まし
く、ここでは１．４Ｖに設定している。また、この読み
出し動作時には、ソース線４が接地される。

【００５７】ビット線３のプリチャージが完了すると、
図５に示すように、時刻ｔ1にＸデコード信号ＸＳがＨ
レベルになり、Ｘデコーダ１２がワード線５に５Ｖのゲ
ート電圧ＶGを印加する。すると、メモリセル１のセル
トランジスタ２が導通して、ビット線３の電荷が放電さ
れ電圧が徐々に低下する。ただし、このセルトランジス
タ２は、しきい値電圧Ｖthが高いほどチャンネルコンダ
クタンスｇdが低くなりビット線３の放電の際の時定数
が長くなるので、４種類のしきい値電圧Ｖth1〜Ｖth4に
応じて図示のようにビット線３の電圧の低下速度が変化
する。従って、セルトランジスタ２が最低のしきい値電
圧Ｖth1に設定されていた場合には、ビット線３の電圧
が急激に低下し、時刻ｔ2に参照電圧Ｖrefよりも低くな
る。また、セルトランジスタ２がこれよりも高いしきい
値電圧Ｖth2〜Ｖth4に設定されていた場合には、ビット
線３の電圧がそれぞれ時刻ｔ3〜ｔ5に参照電圧Ｖrefよ
りも低くなる。そして、ビット線３の電圧がこのように
参照電圧Ｖrefよりも低くなると、センスアンプ９から
出力されるセンス出力信号ＳＴＰがＬレベルに変化す
る。参照電圧Ｖrefは、プリチャージ電圧の半分程度に
設定すれば、プリチャージ電圧のバラツキに対しても十
分なマージンが得られるので、ここでは図示のように
０．７Ｖに設定し、プリチャージ電圧が１．４Ｖを多少
超えたとしても正常な動作を行わせることができるよう
にしている。

【００５８】ところで、上記Ｘデコード信号ＸＳがＨレ
ベルになる時刻ｔ1には、発振器１１も発振を開始す
る。また、この時までにカウンタ１０のＴ型フリップフ
ロップ１０ａ，１０ｂがリセットされ、上位ビットＨＢ
と下位ビットＬＢは共にＬレベルとなる。そして、本来
であれば、図示のように時刻ｔ2〜ｔ5のそれぞれの中間
の時点でクロック信号ＣＬＫのパルスが立ち上がってカ
ウンタ１０がカウントを行うことになる。しかしなが
ら、セルトランジスタ２がしきい値電圧Ｖth1に設定さ
れている場合には、時刻ｔ2にセンス出力信号ＳＴＰが
Ｌレベルに変化するので、これ以降のクロック信号ＣＬ
Ｋが遮断されてカウンタ１０は１度もカウントを行わ
ず、上位ビットＨＢと下位ビットＬＢは共にＬレベルの
ままになる。また、セルトランジスタ２がしきい値電圧
Ｖth2に設定されている場合には、時刻ｔ3にセンス出力
信号ＳＴＰがＬレベルに変化するので、カウンタ１０は
１度だけカウントを行い、下位ビットＬＢだけがＨレベ
ルになる。さらに、しきい値電圧Ｖth3に設定されてい
る場合には、カウンタ１０は２度カウントを行い、上位
ビットＨＢがＨレベルで下位ビットＬＢがＬレベルとな
る。また、しきい値電圧Ｖth4に設定されている場合に
は、カウンタ１０は３度カウントを行い、上位ビットＨ
Ｂと下位ビットＬＢが共にＨレベルとなる。

【００５９】従って、時刻ｔ5付近以降では、このカウ
ンタ１０から出力される上位ビットＨＢと下位ビットＬ
Ｂは、Ｈレベルを“１”とすると、しきい値電圧Ｖth1
の場合に［０，０］、しきい値電圧Ｖth2の場合に
［０，１］、しきい値電圧Ｖth3の場合に［１，０］、
また、しきい値電圧Ｖth4の場合に［１，１］となる相
互に異なる２ビットの値となる。そして、時刻ｔ5付近
以降の適当なタイミングで、このカウンタ１０から出力
される２ビットの値をラッチして外部に出力すれば、１
個のセルトランジスタ２で構成されるメモリセル１から
４値のデータを読み出すことができるようになる。

【００６０】なお、セルトランジスタ２のフローティン
グゲート２ａに注入された電子の量がさらに多くなり、
しきい値電圧Ｖthが例えば５Ｖのゲート電圧ＶGを超え
るような場合には、読み出し期間内にビット線３の電圧
が参照電圧Ｖrefよりも低くなることがなくなる。しか
し、本実施例では、上位ビットＨＢと下位ビットＬＢが
共にＨレベルになった時点でカウンタ１０がカンウトを
停止しそれ以上のカウントを行わないので、このような
オーバープログラムの場合にも、このセルトランジスタ
２がしきい値電圧Ｖth4に設定されている場合と同様に
取り扱うことができる。また、時刻ｔ5以降の適当なタ
イミングでセンス出力信号ＳＴＰがＨレベルのままであ
るかどうかを検出すれば、このようなオーバープログラ
ムの発生を検出することができる。

【００６１】この結果、本実施例のＥＥＰＲＯＭによれ
ば、ビット線３の電圧が参照電圧Ｖrefよりも低くなる
までの時間を計時することにより、この計時結果に応じ
て１個のメモリセル１から４値のデータを読み出すこと
ができる。しかも、この際、ワード線５のゲート電圧Ｖ
Gは５Ｖに固定したままでよく、また、複数の参照電圧
を発生させる必要もない。

【００６２】（第２実施例）図６は本発明の第２実施例
を示すものであって、マスクＲＯＭの読み出し部の回路
構成を示すブロック図である。なお、図１に示した第１
実施例と同様の機能を有する構成部材には同じ番号を付
記して説明を省略する。

【００６３】本実施例は、マスクＲＯＭの読み出し部の
回路について説明する。このマスクＲＯＭのメモリセル
１を構成するセルトランジスタ２は、フローティングゲ
ートが設けられていない通常のＭＩＳ・ＦＥＴからな
る。ただし、このセルトランジスタ２は、製造過程で基
板表面の不純物濃度等を変えてしきい値電圧Ｖthを変化
させたり、チャンネル幅Ｗやチャンネル長又はその他の
定数を変えることにより、しきい値電圧Ｖthを変化させ
ることなく、チャンネルコンダクタンスｇdの特性を調
整して複数種類のＩ−Ｖ特性のうちのいずれかに設定で
きるようになっている。また、他の構成は、図１に示し
た第１実施例と同様である。

【００６４】本実施例のマスクＲＯＭの場合にも、セル
トランジスタ２のチャンネルコンダクタンスｇdの特性
が変化することにより、ビット線３の放電の際の時定数
を変えることができるので、図５に示した第１実施例の
場合と全く同じ動作で多値データの読み出しを行うこと
ができる。

【００６５】（第３実施例）図７乃至図９は本発明の第
３実施例を示すものであって、図７はＥＥＰＲＯＭの読
み出し部の回路構成を示すブロック図、図８はＥＥＰＲ
ＯＭの読み出し動作を示すタイムチャート、図９はワー
ド線の充電特性を示すタイムチャートである。なお、図
１に示した第１実施例と同様の機能を有する構成部材に
は同じ番号を付記して説明を省略する。

【００６６】本実施例は、第１実施例の場合と同様に、
ＦＬＯＴＯＸ構造のＭＩＳ・ＦＥＴを備えたＥＥＰＲＯ
Ｍの読み出し部の回路について説明する。従って、メモ
リセル１の構成は、第１実施例のものと同じであり、フ
ローティングゲート２ａに注入する電子の量に応じて４
種類のしきい値電圧Ｖth1〜Ｖth4が設定可能になってい
る。また、Ｙデコーダ６、プリチャージ回路８、センス
アンプ９、カウンタ１０及び発振器１１の構成も第１実
施例と同じである。

【００６７】Ｘデコーダ１２は、第１実施例のものと同
様に５Ｖの電源電圧をそのままワード線５に印加するも
のである。しかし、このＸデコーダ１２は、電流供給能
力が第１実施例のものより低くなるように構成されてい
る。このように電流供給能力を低下させるには、Ｘデコ
ーダ１２の出力トランジスタの駆動能力を下げたり、こ
のＸデコーダ１２を抵抗を介してワード線５に接続すれ
ばよい。図７に示すワード線５に接続された抵抗Ｒdと
コンデンサＣdは、それぞれワード線５の分布抵抗と分
布容量を集中定数で表したものである。そして、本実施
例では、Ｘデコーダ１２の電流供給能力を第１実施例の
ものと同様にし、これらの抵抗ＲdとコンデンサＣdの値
が大きくなるようにワード線５を形成してもよい。ま
た、Ｘデコーダ１２の電流供給能力を低下させると共
に、これらの抵抗ＲdとコンデンサＣdの値を大きくする
こともできる。

【００６８】ここで、Ｘデコーダ１２が十分な電流供給
能力を有するものとし、抵抗ＲdとコンデンサＣdからな
るワード線５を電圧Ｖに充電する場合、コンデンサＣd
の端子電圧、即ちワード線５の電圧ｖは、数３に示すよ
うに時間ｔの経過と共に過渡的に上昇する。

【００６９】

【数３】

【００７０】上記抵抗ＲdとコンデンサＣdの値を変える
と時定数ＲdＣdが変化するので、図９に示すように、ワ
ード線５の電圧ｖが上昇する速度が異なるようになり、
時定数ＲdＣdが大きいほど緩慢に上昇する。従って、こ
のワード線５の抵抗ＲdとコンデンサＣdの値を調整する
ことにより、このワード線５に印加されるゲート電圧Ｖ
Gを０Ｖ〜５Ｖまで徐々に任意の速さで上昇させるよう
にすることができる。また、このようなゲート電圧ＶG
の上昇速度の制御は、上記のように、Ｘデコーダ１２の
電流供給能力を調整することによっても実現できること
は明らかである。なお、ゲート電圧ＶGがワード線５上
の位置によって大きく異なるのを避けるためには、時定
数ＲdＣdをできるだけ小さくして、Ｘデコーダ１２の電
流供給能力を低下させることにより実質的な充電の時定
数を大きくする方が好ましい。

【００７１】上記構成のＥＥＰＲＯＭの読み出し動作を
説明する。

【００７２】まず読み出し動作の開始時に、プリチャー
ジ信号ＰＳがアクティブとなってプリチャージ回路８が
ビット線３をプリチャージする。そして、このプリチャ
ージが完了すると、図８に示すように、時刻ｔ11にＸデ
コード信号ＸＳがＨレベルとなって、Ｘデコーダ１２が
ワード線５に５Ｖの電源電圧を印加する。ただし、この
Ｘデコーダ１２が５Ｖの電源電圧を印加しても、セルト
ランジスタ２のゲートに印加されるゲート電圧ＶGはす
ぐには５Ｖまで上昇せず、図示のように緩慢に上昇す
る。すると、このゲート電圧ＶGが４種類の各しきい値
電圧Ｖth1〜Ｖth4を超える時点もそれぞれ異なるので、
これらのしきい値電圧Ｖth1〜Ｖth4に応じてビット線３
の電圧が低下し始める時期も変化する。そして、これに
よりビット線３の電圧がセンスアンプ９の参照電圧Ｖre
fよりも低くなる時点も変わり、しきい値電圧Ｖth1の場
合には時刻ｔ12、しきい値電圧Ｖth2の場合には時刻ｔ1
3、しきい値電圧Ｖth3の場合には時刻ｔ14にセンス出力
信号ＳＴＰがＬレベルとなる。ただし、本実施例では、
しきい値電圧Ｖth4を５Ｖ以上に設定しているので、ゲ
ート電圧ＶGはこれを超えることがなく、センス出力信
号ＳＴＰもＬレベルに変化しない。しかしながら、第１
実施例の場合に図３に基づいて説明したように、カウン
タ１０は３回カウントを行うと以降のカウントを停止す
るので、しきい値電圧Ｖth4をもっと低電圧に設定し、
時刻ｔ15にセンス出力信号ＳＴＰをＬレベルに変化させ
たとしても結果は同じになる。従って、以降は図５に示
した第１実施例の場合と同様に、セルトランジスタ２の
しきい値電圧Ｖthに応じてカウンタ１０が上位ビットＨ
Ｂと下位ビットＬＢの２ビットにより４値のデータを出
力することができる。

【００７３】なお、本実施例におけるゲート電圧ＶGの
上昇速度は、アクセス速度の向上のためには、できるだ
け速いことが好ましい。しかし、この上昇速度を速める
と、しきい値電圧Ｖthの相違によりビット線３の電圧が
参照電圧Ｖrefよりも低くなる時点の差が小さくなるの
で、ゲート電圧ＶGの上昇速度は、センスアンプ９の動
作速度に制限される。例えば４種類のしきい値電圧Ｖth
が５Ｖまでの電圧を等分したものであるとすると、各し
きい値電圧Ｖthの間隔は１．２５Ｖとなる。そして、セ
ンスアンプ９の反応速度は通常５〜１０ｎ秒程度を要す
るので、この５〜１０ｎ秒の間にゲート電圧ＶGの上昇
がマージンを含めて１．２５Ｖを超えないようにする必
要がある。従って、この場合のゲート電圧ＶGの上昇速
度は、０．１Ｖ／ｎ秒程度が適当となる。

【００７４】この結果、本実施例のＥＥＰＲＯＭによれ
ば、ゲート電圧ＶGを徐々に上昇させて、これが参照電
圧Ｖrefよりも低くなるまでの時間を計時することによ
り、この計時結果に応じて１個のメモリセル１から４値
のデータを読み出すことができる。しかも、この際、ワ
ード線５には５Ｖの電源電圧を印加するだけでよく、ま
た、複数の参照電圧を発生させる必要もない。

【００７５】（第４実施例）図１０及び図１１は本発明
の第４実施例を示すものであって、図１０はＥＥＰＲＯ
Ｍの読み出し部の回路構成を示すブロック図、図１１は
電圧比較回路１３の構成を示すブロック図である。な
お、図７に示した第３実施例と同様の機能を有する構成
部材には同じ番号を付記して説明を省略する。

【００７６】本実施例は、第３実施例の場合と同様に、
ワード線５のゲート電圧ＶGを徐々に上昇させるＥＥＰ
ＲＯＭについて説明する。本実施例のＥＥＰＲＯＭは、
第３実施例のカウンタ１０と発振器１１に代えて、電圧
比較回路１３を設けたものである。この電圧比較回路１
３には、センスアンプ９の出力と共にワード線５が接続
され、センス出力信号ＳＴＰとワード線５のゲート電圧
ＶGが入力されるようになっている。

【００７７】上記電圧比較回路１３は、図１１に示すよ
うに、３個のセンスアンプ１３ａ〜１３ｃを備えてい
る。３個のセンスアンプ１３ａ〜１３ｃは、入力された
ゲート電圧ＶGと３種類の参照電圧Ｖr1〜Ｖr3とをそれ
ぞれ比較して差動増幅する回路である。３種類の参照電
圧Ｖr1〜Ｖr3は、４種類のしきい値電圧Ｖth1〜Ｖth4の
それぞれの中間の電圧となるように設定された基準電圧
である。そして、各センスアンプ１３ａ〜１３ｃは、ゲ
ート電圧ＶGが当該参照電圧Ｖr1〜Ｖr3よりも高い場合
にＨレベルを出力し低い場合にＬレベルを出力するよう
になっている。なお、３種類の参照電圧Ｖr1〜Ｖr3は、
電圧変動のない高精度な一定電圧でなければならない
が、センスアンプ１３ａ〜１３ｃで差動増幅されるだけ
なので、電流の供給能力はほとんど必要ない。

【００７８】上記センスアンプ１３ａ〜１３ｃの出力
は、２個ずつのＮＡＮＤゲート１３ｄ，１３ｅとインバ
ータ１３ｆ，１３ｇとの回路に入力されて、表２に基づ
いてエンコードされ、２ビットのラッチ回路１３ｈに入
力される。

【００７９】

【表２】

【００８０】ラッチ回路１３ｈは、センス出力信号ＳＴ
ＰをＡＮＤゲート１３ｉを介して入力し、このセンス出
力信号ＳＴＰの立ち下がりの時点でエンコード結果をラ
ッチする。そして、このラッチ回路１３ｈの２ビットの
出力がそれぞれ上位ビットＨＢと下位ビットＬＢとして
出力され、これがメモリセル１から読み出した４値のデ
ータとなる。また、ＡＮＤゲート１３ｉの他方の入力に
は、読み出し動作の終了前の適当な時期にＬレベルに立
ち下がるタイムアウト信号ＴＯが入力されるようになっ
ている。従って、センス出力信号ＳＴＰがＬレベルに変
化しなかった場合には、このタイムアウト信号ＴＯのＬ
レベルへの変化により、エンコード結果が確実にラッチ
回路１３ｈにラッチされることになる。

【００８１】上記構成のＥＥＰＲＯＭの読み出し動作を
第３実施例で示した図８に基づいて説明する。

【００８２】ビット線３のプリチャージが完了して、時
刻ｔ11にＸデコーダ１２がワード線５に５Ｖの電源電圧
を印加すると、このワード線５のゲート電圧ＶGが図示
のように緩慢に上昇する。すると、セルトランジスタ２
の各しきい値電圧Ｖth1〜Ｖth4に応じて、時刻ｔ12〜ｔ
14にセンス出力信号ＳＴＰがＬレベルとなる。そして、
このセンス出力信号ＳＴＰがＬレベルとなった時点で、
電圧比較回路１３によるゲート電圧ＶGの比較結果をエ
ンコードしてラッチするので、このゲート電圧ＶGがし
きい値電圧Ｖth1〜Ｖth4を超えた付近の実際のワード線
５の電圧をモニタして４値データを出力することができ
る。ただし、しきい値電圧Ｖth4の場合には、実際には
センス出力信号ＳＴＰはＬレベルに変化しない。しかし
ながら、この場合にも上記タイムアウト信号ＴＯによっ
てラッチが行われるので、問題は生じない。なお、この
タイムアウト信号ＴＯがＬレベルに変化したときにセン
ス出力信号ＳＴＰがまだＨレベルのままであった場合に
は、これを別個に検出して他のデータを出力することに
より、オーバープログラムの発生を検出することができ
る。

【００８３】この結果、本実施例のＥＥＰＲＯＭによれ
ば、ゲート電圧ＶGを徐々に上昇させて、ビット線３の
電圧が参照電圧Ｖrefよりも低くなったときのゲート電
圧ＶGを検出することにより、１個のメモリセル１から
４値のデータを読み出すことができる。そして、この
際、３種類の参照電圧Ｖr1〜Ｖr3は必要となるが、ワー
ド線５には５Ｖの電源電圧を印加するだけでよい。

【００８４】なお、上記各実施例は、いずれも４値のデ
ータを記憶する不揮発性半導体記憶装置について説明し
たが、本発明はこれに限らず、３値以上の多値データを
記憶する不揮発性半導体記憶装置についても同様に実施
することができる。

【００８５】

【発明の効果】以上の説明から明らかなように、本発明
の不揮発性半導体記憶装置は、ワード線に単一の電圧を
印加するだけでＭＩＳ・ＦＥＴのＩ−Ｖ特性又はしきい
値電圧の相違を検出しこれに応じた多値データを出力す
ることができるので、このワード線を駆動するための複
数種類の電圧の電源やこの電源電圧を切り替えるための
回路が不要となり、チップ面積の増大や消費電力の増加
を抑制することができる。また、請求項３の発明を除け
ば、ビット線の電圧を１種類の参照電圧と比較するだけ
で済むので、複数種類の参照電圧を発生させるための回
路が不要となり、これによってもチップ面積の増大を抑
制することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すものであって、ＥＥ
ＰＲＯＭの読み出し部の回路構成を示すブロック図であ
る。

【図２】本発明の第１実施例を示すものであって、セン
スアンプの構成を示すブロック図である。

【図３】本発明の第１実施例を示すものであって、カウ
ンタの構成を示すブロック図である。

【図４】本発明の第１実施例を示すものであって、発振
器の構成を示すブロック図である。

【図５】本発明の第１実施例を示すものであって、ＥＥ
ＰＲＯＭの読み出し動作を示すタイムチャートである。

【図６】本発明の第２実施例を示すものであって、マス
クＲＯＭの読み出し部の回路構成を示すブロック図であ
る。

【図７】本発明の第３実施例を示すものであって、ＥＥ
ＰＲＯＭの読み出し部の回路構成を示すブロック図であ
る。

【図８】本発明の第３実施例を示すものであって、ＥＥ
ＰＲＯＭの読み出し動作を示すタイムチャートである。

【図９】本発明の第３実施例を示すものであって、ワー
ド線の充電特性を示すタイムチャートである。

【図１０】本発明の第４実施例を示すものであって、Ｅ
ＥＰＲＯＭの読み出し部の回路構成を示すブロック図で
ある。

【図１１】本発明の第４実施例を示すものであって、電
圧比較回路１３の構成を示すブロック図である。

【図１２】第１の従来例を示すものであって、２値デー
タを記憶するＥＥＰＲＯＭの読み出し部の回路構成を示
すブロック図である。

【図１３】第１の従来例を示すものであって、ＥＥＰＲ
ＯＭの読み出し動作を示すタイムチャートである。

【図１４】第２の従来例を示すものであって、多値デー
タを記憶するＥＥＰＲＯＭの読み出し部の回路構成を示
すブロック図である。

【図１５】第２の従来例を示すものであって、ＥＥＰＲ
ＯＭの読み出し動作を示すタイムチャートである。

【図１６】本発明の説明のためのものであって、ＭＩＳ
・ＦＥＴのＩ−Ｖ特性を示す図である。

【図１７】本発明の説明のためのものであって、ＭＩＳ
・ＦＥＴの放電回路を示す回路図である。

【図１８】本発明の説明のためのものであって、ＭＩＳ
・ＦＥＴの放電特性を示すタイムチャートである。

【符号の説明】

１メモリセル２セルトランジスタ２ａフローティングゲート３ビット線８プリチャージ回路９センスアンプ１０カウンタ１１発振器１２Ｘデコーダ１３電圧比較回路

Claims

【特許請求の範囲】

【請求項１】複数種類のＩ−Ｖ特性のいずれかに設定
されるＭＩＳ・ＦＥＴのソース又はドレインの一方の端
子が読み出し動作の開始時にプリチャージされるビット
線に接続されると共に、他方の端子が読み出し動作時に
プリチャージ電圧とは異なる電圧の電源に接続されるメ
モリセルと、該ビット線の電圧を参照電圧と比較する比
較回路とを備えた半導体記憶装置において、該ビット線のプリチャージ後に該メモリセルのＭＩＳ・
ＦＥＴのゲートに所定のゲート電圧を印加するワード線
駆動手段と、読み出し動作の開始後の所定時から該比較回路の比較結
果が変化するまで、又は、該比較回路の比較結果が変化
してから読み出し動作の終了前の所定時までの時間を計
時するタイマ手段と、該タイマ手段の計時結果に応じた多値データを出力する
多値データ出力手段とを具備する不揮発性半導体記憶装
置。
【請求項２】複数種類のしきい値電圧のいずれかに設
定されるＭＩＳ・ＦＥＴのソース又はドレインの一方の
端子が読み出し動作の開始時にプリチャージされるビッ
ト線に接続されると共に、他方の端子が読み出し動作時
にプリチャージ電圧とは異なる電圧の電源に接続される
メモリセルと、該ビット線の電圧を参照電圧と比較する
比較回路とを備えた半導体記憶装置において、該ビット線のプリチャージ後に、単一の電源電圧に基づ
いてこの電源電圧に漸近的に変化するゲート電圧を該メ
モリセルのＭＩＳ・ＦＥＴのゲートに印加するワード線
駆動手段と、読み出し動作の開始後の所定時から該比較回路の比較結
果が変化するまで、又は、該比較回路の比較結果が変化
してから読み出し動作の終了前の所定時までの時間を計
時するタイマ手段と、該タイマ手段の計時結果に応じた多値データを出力する
多値データ出力手段とを具備する不揮発性半導体記憶装
置。
【請求項３】複数種類のしきい値電圧のいずれかに設
定されるＭＩＳ・ＦＥＴのソース又はドレインの一方の
端子が読み出し動作の開始時にプリチャージされるビッ
ト線に接続されると共に、他方の端子が読み出し動作時
にプリチャージ電圧とは異なる電圧の電源に接続される
メモリセルと、該ビット線の電圧を参照電圧と比較する
比較回路とを備えた半導体記憶装置において、該ビット線のプリチャージ後に、単一の電源電圧に基づ
いてこの電源電圧に漸近的に変化するゲート電圧を該メ
モリセルのＭＩＳ・ＦＥＴのゲートに印加するワード線
駆動手段と、該比較回路の比較結果が変化した際のゲート電圧を量子
化する量子化手段と、該量子化手段の量子化結果に応じた多値データを出力す
る多値データ出力手段とを具備する不揮発性半導体記憶
装置。
【請求項４】前記多値データ出力手段が、読み出し動
作の終了前の所定時までに前記比較回路の比較結果が変
化しなかった場合に、該比較結果が変化した場合の前記
タイマ手段の計時結果又は前記量子化手段の量子化結果
に応じた多値データのいずれとも異なる多値データを出
力するものである請求項１乃至請求項３のいずれかに記
載の不揮発性半導体記憶装置。
【請求項５】前記メモリセルのＭＩＳ・ＦＥＴがフロ
ーティングゲートを備えたものであり、該フローティン
グゲートに電荷を蓄積することによりＦＥＴのしきい値
電圧を変化させて複数種類のＩ−Ｖ特性又は複数種類の
しきい値電圧のいずれかに設定されるものである請求項
１乃至請求項４のいずれかに記載の不揮発性半導体記憶
装置。
【請求項６】前記メモリセルのＭＩＳ・ＦＥＴが製造
過程において諸定数を変化させことにより複数種類のＩ
−Ｖ特性又は複数種類のしきい値電圧のいずれかに設定
されるものである請求項１乃至請求項４のいずれかに記
載の不揮発性半導体記憶装置。