JPH0799617B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0799617B2 JPH0799617B2 JP59200212A JP20021284A JPH0799617B2 JP H0799617 B2 JPH0799617 B2 JP H0799617B2 JP 59200212 A JP59200212 A JP 59200212A JP 20021284 A JP20021284 A JP 20021284A JP H0799617 B2 JPH0799617 B2 JP H0799617B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、大容量の半導体
集積化メモリに関するものである。
集積化メモリに関するものである。
従来の半導体記憶装置のうちで、MOSトランジスタを用
いたランダム・アクセスメモリ（以下RAMと記す）の一
例を第３図に示す。（電子通信学会論文誌J61−Ｃ巻,19
78年５月,273〜280ページ）第３図のような従来のMOSRA
Mでは、Ｘデコーダ10で選択されたワード線が高レベル
状態になると、センスアンプの左右に対をなして設けら
れたデイジツト線１及び２のいずれか一方に、メモリセ
ル情報が読み出され、他方のデイジツト線には基準電位
発生回路によつて、高低２値レベルの中間の電位が発生
する。例えば、第３図においてワード線３が選択される
と、メモリセル５の情報がデイジツト線１に読み出さ
れ、デイジツト線２には基準電位発生回路８によつて基
準電位が発生する。この結果、デイジツト線１及び２に
はメモリセル容量CSとデイジツト線容量CBの容量分割で
決まる微少な電位差が生じ、センスアンプ９を活性化す
ることによつて微少電位差を増幅する。その後、Ｙデコ
ーダ11によつて選択された入出力回路12を通して一つの
デイジツト線の情報を出力し、メモリセル情報の読み出
しが終了する。書き込みは入出力回路12を通してデイジ
ツト線及びメモリセルに情報が書き込まれる。
いたランダム・アクセスメモリ（以下RAMと記す）の一
例を第３図に示す。（電子通信学会論文誌J61−Ｃ巻,19
78年５月,273〜280ページ）第３図のような従来のMOSRA
Mでは、Ｘデコーダ10で選択されたワード線が高レベル
状態になると、センスアンプの左右に対をなして設けら
れたデイジツト線１及び２のいずれか一方に、メモリセ
ル情報が読み出され、他方のデイジツト線には基準電位
発生回路によつて、高低２値レベルの中間の電位が発生
する。例えば、第３図においてワード線３が選択される
と、メモリセル５の情報がデイジツト線１に読み出さ
れ、デイジツト線２には基準電位発生回路８によつて基
準電位が発生する。この結果、デイジツト線１及び２に
はメモリセル容量CSとデイジツト線容量CBの容量分割で
決まる微少な電位差が生じ、センスアンプ９を活性化す
ることによつて微少電位差を増幅する。その後、Ｙデコ
ーダ11によつて選択された入出力回路12を通して一つの
デイジツト線の情報を出力し、メモリセル情報の読み出
しが終了する。書き込みは入出力回路12を通してデイジ
ツト線及びメモリセルに情報が書き込まれる。
第３図に示したような従来の１トランジスタ型のMOSRAM
では、１つのデイジツト線に多数のメモリセルが結合さ
れているため、メモリが大容量化するにつれて、デイジ
ツト線に結合するメモリセルの個数が増え、デイジツト
線の寄生容量CBが大きくなつて、メモリセルのセル容量
CSとの分割比CB／CSも大きくなる。すると、セルの読み
出し時に両デイジツト線に生じる信号電位差△Ｖは、分
割比CB／CSの逆数にほぼ比例して非常に小さくなり、誤
動作の割合が多くなる。これが従来例の重大な欠点であ
つた。
では、１つのデイジツト線に多数のメモリセルが結合さ
れているため、メモリが大容量化するにつれて、デイジ
ツト線に結合するメモリセルの個数が増え、デイジツト
線の寄生容量CBが大きくなつて、メモリセルのセル容量
CSとの分割比CB／CSも大きくなる。すると、セルの読み
出し時に両デイジツト線に生じる信号電位差△Ｖは、分
割比CB／CSの逆数にほぼ比例して非常に小さくなり、誤
動作の割合が多くなる。これが従来例の重大な欠点であ
つた。
本発明の目的は、デイジツト線を多分割することによつ
て、デイジツト線容量CBを減らし、大容量化を容易に実
現する半導体記憶装置を提供することにあり、更に他の
目的は、チツプ面積の小さい大容量半導体記憶装置を提
供することにある。
て、デイジツト線容量CBを減らし、大容量化を容易に実
現する半導体記憶装置を提供することにあり、更に他の
目的は、チツプ面積の小さい大容量半導体記憶装置を提
供することにある。
本発明はマトリックス状に配置したメモリセルと、メモ
リセルの選択ゲートを列方向に接続する複数本のワード
線と、メモリセルのデイジツト端子を行方向に接続する
複数対の副デイジツト線と、前記副デイジツト線対と平
行もしくは重なるように配置した複数対の主デイジツト
線と、前記主デイジツト線対に対し、複数対の副デイジ
ツト線を各々接続する複数対のゲートトランジスタと、
前記複数の主デイジツト線対にそれぞれ接続する複数個
のセンスアンプとを備えたことを特徴とする半導体記憶
装置である。
リセルの選択ゲートを列方向に接続する複数本のワード
線と、メモリセルのデイジツト端子を行方向に接続する
複数対の副デイジツト線と、前記副デイジツト線対と平
行もしくは重なるように配置した複数対の主デイジツト
線と、前記主デイジツト線対に対し、複数対の副デイジ
ツト線を各々接続する複数対のゲートトランジスタと、
前記複数の主デイジツト線対にそれぞれ接続する複数個
のセンスアンプとを備えたことを特徴とする半導体記憶
装置である。
本発明の半導体記憶装置は、従来から用いられているデ
イジツト線を多分割して、複数の副デイジツト線に分
け、更に当該副デイジツト線に平行もしくは重なるよう
に別の主デイジツト線を配置している。この主デイジツ
ト線にはメモリセルを直接結合せず、前記複数の副デイ
ジツト線と、各々ゲート・トランジスタを介して結合す
るとともに、対となるデイジツト線とともに、センスア
ンプとも接続される。従つて、ある１つのメモリセルを
選択すると、セル情報は当該セルに直接結合している副
デイジツト線にまず読み出され、更に当該副デイジツト
線と主デイジツト線を結合するゲート・トランジスタを
介して、主デイジツト線に読み出される。一般に、デイ
ジツト線容量CBは、主にメモリセルとの接続部に形成さ
れる拡散容量で決定されるので、本発明の構成を用いる
ことによつて、実効的なデイジツト線容量CBが減る。従
つて、メモリセル容量CSが一定ならば、従来方式に比べ
てCB／CSが小さくなり、メモリセルからデイジツト線に
伝わる信号電圧が大きくなり、センスアンプの誤動作は
少ない。
イジツト線を多分割して、複数の副デイジツト線に分
け、更に当該副デイジツト線に平行もしくは重なるよう
に別の主デイジツト線を配置している。この主デイジツ
ト線にはメモリセルを直接結合せず、前記複数の副デイ
ジツト線と、各々ゲート・トランジスタを介して結合す
るとともに、対となるデイジツト線とともに、センスア
ンプとも接続される。従つて、ある１つのメモリセルを
選択すると、セル情報は当該セルに直接結合している副
デイジツト線にまず読み出され、更に当該副デイジツト
線と主デイジツト線を結合するゲート・トランジスタを
介して、主デイジツト線に読み出される。一般に、デイ
ジツト線容量CBは、主にメモリセルとの接続部に形成さ
れる拡散容量で決定されるので、本発明の構成を用いる
ことによつて、実効的なデイジツト線容量CBが減る。従
つて、メモリセル容量CSが一定ならば、従来方式に比べ
てCB／CSが小さくなり、メモリセルからデイジツト線に
伝わる信号電圧が大きくなり、センスアンプの誤動作は
少ない。
又、本発明の半導体記憶装置を用い、且つ従来と等しい
感度のセンスアンプを使用する時には、メモリセルの面
積を小さくすることができる利点があり、メモリの大容
量化に好都合である。
感度のセンスアンプを使用する時には、メモリセルの面
積を小さくすることができる利点があり、メモリの大容
量化に好都合である。
以下、本発明をよりよく理解するために実施例を用いて
詳述する。
詳述する。
第１図は本発明の一実施例で、デイジツト線を２分割し
たものである。第１図の実施例はＸデコーダ10、Ｙデコ
ーダ11、センスアンプ９及びメモリセルマトリックス等
から構成されるＭSRAMの部分図である。副デイジツト
線13及び14は、トランジスタT11及びT21によつて主デイ
ジツト線１と結合しており、更に端子N1でセンスアンプ
９に接続する。副デイジツト線15及び16は、トランジス
タT12及びT22によつて主デイジツト線２と結合してお
り、更に端子N2でセンスアンプ９に接続する。トランジ
スタT11及びT12のゲートには副デイジツト線選択線φ１
を、トランジスタT21及びT22のゲートには副デイジツト
線選択線φ２をそれぞれ接続する。端子N1及びN2には、
基準電位発生回路７及び８をそれぞれ接続する。副デイ
ジツト線13,15及び14,16にはそれぞれ同数のメモリセル
を複数個接続する。
たものである。第１図の実施例はＸデコーダ10、Ｙデコ
ーダ11、センスアンプ９及びメモリセルマトリックス等
から構成されるＭSRAMの部分図である。副デイジツト
線13及び14は、トランジスタT11及びT21によつて主デイ
ジツト線１と結合しており、更に端子N1でセンスアンプ
９に接続する。副デイジツト線15及び16は、トランジス
タT12及びT22によつて主デイジツト線２と結合してお
り、更に端子N2でセンスアンプ９に接続する。トランジ
スタT11及びT12のゲートには副デイジツト線選択線φ１
を、トランジスタT21及びT22のゲートには副デイジツト
線選択線φ２をそれぞれ接続する。端子N1及びN2には、
基準電位発生回路７及び８をそれぞれ接続する。副デイ
ジツト線13,15及び14,16にはそれぞれ同数のメモリセル
を複数個接続する。
メモリセルの情報はトランジスタT31及びT32によつて外
部に伝えられる。第１図において、51,52,61,62はそれ
ぞれセル容量CSをもつ１トランジスタ型のメモリセルで
ある。
部に伝えられる。第１図において、51,52,61,62はそれ
ぞれセル容量CSをもつ１トランジスタ型のメモリセルで
ある。
今仮に、この例におけるデイジツト線分割が２等分割で
あれば、副デイジツト線13,14,15,16の容量はすべて等
しくCB1となる。CB1は分割しない場合のデイジツト線容
量の約半分である。主デイジツト線は配線だけであるの
で、その容量CB2はCB1に比べて非常に小さい（CB2≪
CB1）。従つて、実効的なデイジツト線容量はCB1＋CB2
となり、セル容量CSとの比（CB1＋CB2）／CSは、分割し
ない従来型のデイジツト線の場合よりも小さくなる。
あれば、副デイジツト線13,14,15,16の容量はすべて等
しくCB1となる。CB1は分割しない場合のデイジツト線容
量の約半分である。主デイジツト線は配線だけであるの
で、その容量CB2はCB1に比べて非常に小さい（CB2≪
CB1）。従つて、実効的なデイジツト線容量はCB1＋CB2
となり、セル容量CSとの比（CB1＋CB2）／CSは、分割し
ない従来型のデイジツト線の場合よりも小さくなる。
次に、第１図の回路動作を第２図に示す波形を使つて説
明する。例えば、Ｘデコーダ10によつて選択されたワー
ド線41が、時刻t2に低レベルから高レベルになると、メ
モリセル61のセル容量CSに蓄えられていたメモリ信号が
副デイジツト線15に読み出される。この場合、時刻t2以
前の時刻t1に、副デイジツト線選択線φ２を高レベルか
ら低レベルに落しておけば、副デイジツト線15及び13の
みが主デイジツト線２及び１にそれぞれ電気的に接続
し、メモリセル61のメモリ信号が主デイジツト線２に伝
わる。この時、端子N2に生じる信号電位変化ΔV1は、実
効的なデイジツト線容量CB1＋CB2とセル容量CSとの容量
比（CB1＋CB2）／CSの逆数ににほぼ比例する。つまり、
ΔV1∝CS／（CB1＋CB2）となる。他方、端子N1には基準
電位発生回路７によつて、高低２値レベルの中間の電位
が発生する。端子N1とN2の電位差が最大になつた時刻t3
でセンスアンプ９を活性化すると、端子N1とN2の電位差
が増幅される。端子N1とN2の電位差が増幅された後、時
刻t4にＹデコーダ11によつて選択されたコラム選択線17
が高レベルになり、トランジスタT31及びT32を通してメ
モリ情報が相補信号として外部に伝わると同時に、メモ
リセル61に元のメモリ情報が再書き込みされる。
明する。例えば、Ｘデコーダ10によつて選択されたワー
ド線41が、時刻t2に低レベルから高レベルになると、メ
モリセル61のセル容量CSに蓄えられていたメモリ信号が
副デイジツト線15に読み出される。この場合、時刻t2以
前の時刻t1に、副デイジツト線選択線φ２を高レベルか
ら低レベルに落しておけば、副デイジツト線15及び13の
みが主デイジツト線２及び１にそれぞれ電気的に接続
し、メモリセル61のメモリ信号が主デイジツト線２に伝
わる。この時、端子N2に生じる信号電位変化ΔV1は、実
効的なデイジツト線容量CB1＋CB2とセル容量CSとの容量
比（CB1＋CB2）／CSの逆数ににほぼ比例する。つまり、
ΔV1∝CS／（CB1＋CB2）となる。他方、端子N1には基準
電位発生回路７によつて、高低２値レベルの中間の電位
が発生する。端子N1とN2の電位差が最大になつた時刻t3
でセンスアンプ９を活性化すると、端子N1とN2の電位差
が増幅される。端子N1とN2の電位差が増幅された後、時
刻t4にＹデコーダ11によつて選択されたコラム選択線17
が高レベルになり、トランジスタT31及びT32を通してメ
モリ情報が相補信号として外部に伝わると同時に、メモ
リセル61に元のメモリ情報が再書き込みされる。
ワード線31,32又は42が選択された場合にも上記と同様
に、ゲート・トランジスタT11,T21又はT22がそれぞれ導
通し、メモリセル信号が主デイジツト線に伝わり、メモ
リ情報の読み出し書き込みが行なわれる。
に、ゲート・トランジスタT11,T21又はT22がそれぞれ導
通し、メモリセル信号が主デイジツト線に伝わり、メモ
リ情報の読み出し書き込みが行なわれる。
メモリセルのサイズ及びセンスアンプに結合するメモリ
セルの個数が共に等しい場合の本発明の実施例と第３図
の従来例とのCB／CSは、およそ（CB1＋CB2）／CSと２C
B2／CSとなる。一般に、CB1≫CB2であるので、デイジツ
ト線対に現れる信号電位差は本実施例の場合、従来例よ
りもはるかに大きくなる。
セルの個数が共に等しい場合の本発明の実施例と第３図
の従来例とのCB／CSは、およそ（CB1＋CB2）／CSと２C
B2／CSとなる。一般に、CB1≫CB2であるので、デイジツ
ト線対に現れる信号電位差は本実施例の場合、従来例よ
りもはるかに大きくなる。
又本発明において、従来型と等しい信号電位変化を端子
N1とN2の間に生じさせるには、メモリセルのセル容量
を、おおよそ（CB1＋CB2）/2CB1だけ小さくでき、結果
としてメモリセルマトリツクス部の占有面積が減り、半
導体記憶装置のチツプサイズの小面積化あるいは記憶密
度の大容量化を容易に実現することができる。
N1とN2の間に生じさせるには、メモリセルのセル容量
を、おおよそ（CB1＋CB2）/2CB1だけ小さくでき、結果
としてメモリセルマトリツクス部の占有面積が減り、半
導体記憶装置のチツプサイズの小面積化あるいは記憶密
度の大容量化を容易に実現することができる。
第１図の本発明の実施例の回路図は、実際に製造される
デバイス構造に即して描いているが、本発明の効果を最
大限に引き出すには、主デイジツト線容量が極力小さく
なる構造が最適である。典型的なワード線及びデイジツ
ト線の構造は、副デイジツト線に第１の金属配線又は多
結晶シリコン線を、主デイジツト線に第２又は第１の金
属配線を、ワード線に第３又は第２の金属配線をそれぞ
れ用いることで実現できる。いずれの場合にも、副デイ
ジツト線と主デイジツト線とは重なるように作ることが
でき、多層配線によつてメモリセルの面積が増えること
はない。
デバイス構造に即して描いているが、本発明の効果を最
大限に引き出すには、主デイジツト線容量が極力小さく
なる構造が最適である。典型的なワード線及びデイジツ
ト線の構造は、副デイジツト線に第１の金属配線又は多
結晶シリコン線を、主デイジツト線に第２又は第１の金
属配線を、ワード線に第３又は第２の金属配線をそれぞ
れ用いることで実現できる。いずれの場合にも、副デイ
ジツト線と主デイジツト線とは重なるように作ることが
でき、多層配線によつてメモリセルの面積が増えること
はない。
第１図の実施例の回路図では、ＭSRAMのレイアウトを
オープン・デイジツト線を仮定しているが、最近、低雑
音化のために盛んに用いられるようになつたフオールデ
ツド・デイジツト線方式（デイジツト線対をセンスアン
プに対して同方向に配置する。）に対しても、適用でき
ることは言うまでもない。
オープン・デイジツト線を仮定しているが、最近、低雑
音化のために盛んに用いられるようになつたフオールデ
ツド・デイジツト線方式（デイジツト線対をセンスアン
プに対して同方向に配置する。）に対しても、適用でき
ることは言うまでもない。
以上実施例では、デイジツト線を２等分割する場合を仮
定して説明したが、複数個のゲートトランジスタを使つ
てデイジツト線を更に多分割することによつて、実効的
なデイジツト線容量を更に減少することができる。この
事は、チツプ面積及びセンスアンプの感度が等しいなら
ば、メモリセルの面積を減らし、セル容量CSを小さくし
ても、（CB1＋CB2）／CSを従来通りに保つことができる
ことになり、記憶容量の大容量化に更に適する。
定して説明したが、複数個のゲートトランジスタを使つ
てデイジツト線を更に多分割することによつて、実効的
なデイジツト線容量を更に減少することができる。この
事は、チツプ面積及びセンスアンプの感度が等しいなら
ば、メモリセルの面積を減らし、セル容量CSを小さくし
ても、（CB1＋CB2）／CSを従来通りに保つことができる
ことになり、記憶容量の大容量化に更に適する。
本発明の実施例では、説明の便宜上すべてＮチヤネルMI
SFETで行なつたが、他のどのような型式のトランジスタ
でも、本質的に同様に適用し得ることは言うまでもな
い。
SFETで行なつたが、他のどのような型式のトランジスタ
でも、本質的に同様に適用し得ることは言うまでもな
い。
以上、述べたように本発明の半導体記憶装置を用いて、
デイジツト線を多分割することによつて、実効的なデイ
ジツト線容量が減少し、その分メモリセルのセル容量を
小さくできるため、記憶容量の大容量化にとつて非常に
好都合である。
デイジツト線を多分割することによつて、実効的なデイ
ジツト線容量が減少し、その分メモリセルのセル容量を
小さくできるため、記憶容量の大容量化にとつて非常に
好都合である。
第１図は本発明の典型的な一実施例を説明するための回
路図、第２図はその動作を説明するための信号の波形
図、第３図は従来の半導体記憶装置を説明するための回
路図である。 図中、N1,N2はセンスアンプとデイジツト線対の結合端
子、T11,T12,T21,T22,T31,T32はトランジスタを、1,2は
主デイジツト線を、13,14,15,16は副デイジツト線を、
3,4,31,32,41,42はワード線を、5,6,51,52,61,62はメモ
リセルを、7,8は基準電位発生回路を、９はセンスアン
プを、10はＸデコーダを、11はＹデコーダを、12は入出
力回路を、17はコラム選択線を、φ1,φ２は副デイジツ
ト線選択線を、Ｃは容量をそれぞれ示す。
路図、第２図はその動作を説明するための信号の波形
図、第３図は従来の半導体記憶装置を説明するための回
路図である。 図中、N1,N2はセンスアンプとデイジツト線対の結合端
子、T11,T12,T21,T22,T31,T32はトランジスタを、1,2は
主デイジツト線を、13,14,15,16は副デイジツト線を、
3,4,31,32,41,42はワード線を、5,6,51,52,61,62はメモ
リセルを、7,8は基準電位発生回路を、９はセンスアン
プを、10はＸデコーダを、11はＹデコーダを、12は入出
力回路を、17はコラム選択線を、φ1,φ２は副デイジツ
ト線選択線を、Ｃは容量をそれぞれ示す。
Claims (1)
- 【請求項１】マトリックス状に配置したメモリセルと、
メモリセルの選択ゲートを列方向に接続する複数本のワ
ード線と、メモリセルのディジット線端子を行方向に接
続する複数対の副ディジット線と、前記副ディジット線
対と平行もしくは重なるように配置した複数対の主ディ
ジット線と、前記主ディジット線対に対し、複数対の副
ディジット線を各々接続する複数対のゲートトランジス
タと、前記複数の主ディジット線対にそれぞれ接続する
複数個のセンスアンプとを備えたことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200212A JPH0799617B2 (ja) | 1984-09-25 | 1984-09-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200212A JPH0799617B2 (ja) | 1984-09-25 | 1984-09-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180587A JPS6180587A (ja) | 1986-04-24 |
| JPH0799617B2 true JPH0799617B2 (ja) | 1995-10-25 |
Family
ID=16420677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200212A Expired - Lifetime JPH0799617B2 (ja) | 1984-09-25 | 1984-09-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799617B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5666108B2 (ja) * | 2009-07-30 | 2015-02-12 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びこれを備えるシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6044750B2 (ja) * | 1978-01-24 | 1985-10-05 | 日本電気株式会社 | 集積化メモリ |
| JPS54149532A (en) * | 1978-05-17 | 1979-11-22 | Nec Corp | Semiconductor memory unit |
-
1984
- 1984-09-25 JP JP59200212A patent/JPH0799617B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6180587A (ja) | 1986-04-24 |
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