JP2011065690A - 半導体装置及び半導体装置を含む情報処理システム - Google Patents

半導体装置及び半導体装置を含む情報処理システム Download PDF

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Abstract

【課題】センスアンプからデータ線への信号伝送時の振幅の増大に起因する動作電流の増加を防止し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、センスアンプ回路２０、第１のデータ線ＬＩＯＴ（Ｂ）、第２のデータ線ＭＩＯＴ（Ｂ）、第１の電位で駆動されるリードアンプ回路２１、センスアンプ回路２０と第１のデータ線との間の第１のスイッチ回路Ｑ１０、Ｑ１１、第１／第２の各データ線の間の第２のスイッチ回路Ｑ１４、Ｑ１５、第２のデータ線とリードアンプ回路２１の間の接続を制御する第３のスイッチ回路Ｑ１８、Ｑ１９、第１のデータ線を第１の電位より低いＶＢＬＰに設定する第１の電位設定回路Ｑ１２、Ｑ１３、第２のデータ線をＶＢＬＰに設定する第２の電位設定回路Ｑ１６、Ｑ１７を備え、第２／第３のスイッチ回路の各々はトランジスタを含み、そのゲート電圧をＶＢＬＰに閾値電圧を加えた所定電圧に制御して導通状態になる。
【選択図】図２

Description

本発明は、メモリセルから読み出されてビット線を伝送される信号をセンスアンプにより増幅し、センスアンプの出力信号をデータ線に転送する構成を備えた半導体装置に関する。
従来から、ＤＲＡＭ等の半導体記憶装置において、メモリセルからビット線を介して読み出された信号をセンス・増幅するセンスアンプと、このセンスアンプの出力信号を階層化されたデータ線を経由して最終段のアンプに転送する読み出し回路を備えた構成が知られている（例えば、特許文献１参照）。上記従来の読み出し回路では、センスアンプの出力信号は、ローカルデータ線からメインデータ線を順次転送されて最終段のアンプに入力される。通常、ローカルデータ線とメインデータ線の間、あるいは各データ線と各アンプ内ノードとの間は、転送ゲートとしてのＮチャネル型のトランジスタを用いて接続するのが一般的である。この場合、Ｎチャネル型のトランジスタをＰチャネル型のトランジスタに置き換える構成や、Ｎチャネル型とＰチャネル型の両方のトランジスタを用いる構成を採用可能である。あるいは、寄生容量の増加に起因する読み出し速度の低下を防止するため、ローカルデータ線／メインデータ線の途中にサブアンプを設け、伝送信号を補助的に増幅させて速度低下の防止を図るようにした構成が知られている。
例えば、相補対となる１対のビット線に対応する１対のローカルデータ線及び１対のメインデータ線を経由して信号を順次転送する場合を例にとると、カラム選択信号に応じて選択されたセンスアンプの出力信号は、各データ線の差電位として転送されていく。このとき、１対のメインデータ線を予め所定電位にプリチャージしておき、１対のメインデータ線の一方の電荷を引く抜くことにより差電位を生じさせ、その差電位が転送ゲートを介して最終段のアンプまで伝送され、所望の振幅を有するデータを外部出力することができる。
特開２００１−５７０８０号公報
しかしながら、上記従来の読み出し回路には、外部電源電圧か、それを降圧した内部電源電圧が供給され、転送ゲートを構成するＮチャネル型のトランジスタをオンさせる際のゲート電圧も上記各電源電圧に基づいて制御される。そのため、最終段のアンプで十分な振幅を確保するため、寄生容量が大きいメインデータ線に伝送される差電位は十分に大きな振幅を持たせる必要が生じるため、その分だけプリチャージ動作等に必要な動作電流も増大することが問題となる。特に、半導体記憶装置の集積度の向上に伴って出力ビット数を増やす場合は、動作電流の増加による影響が顕著になる。
本発明は、上記の問題を解決するためになされたものであり、センスアンプから階層化されたデータ線を経由して信号を伝送させる場合、信号振幅の増大に起因する動作電流の増加を抑制可能な半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、複数のメモリセルに保持される情報を選択的に読み出してビット線に信号を伝送可能な半導体装置であって、前記ビット線を経由して伝送される信号を増幅するセンスアンプ回路と、前記センスアンプ回路により増幅された信号を伝送する第１のデータ線と前記第１のデータ線を経由して伝送される信号をさらに伝送する第２のデータ線と、第１の電位で駆動され、前記第２のデータ線を経由して伝送される信号を増幅するリードアンプ回路と、前記センスアンプ回路の出力ノードと前記第１のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第１のスイッチ回路と、前記第１のデータ線と前記第２のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第２のスイッチ回路と、前記第２のデータ線と前記リードアンプ回路の入力ノードとにそれぞれ対応する一端と他端との間の電気的な接続を制御する第３のスイッチ回路と、前記第１のデータ線を、前記第１の電位より低い第２の電位に設定する第１の電位設定回路と、前記第２のデータ線を、前記第２の電位に設定する第２の電位設定回路とを備えている。本発明の半導体装置においては、前記第２のスイッチ回路及び前記第３のスイッチ回路の各々は、ゲート端子、ソース端子とドレイン端子を備える第１のトランジスタを含み、前記第１のトランジスタの前記ゲート端子には、それぞれ対応する前記第１のトランジスタの閾値電圧に前記第２の電位を加えた所定電圧が印加され、前記ソース端子とドレイン端子には、それぞれ対応する前記一端と他端が接続される、ことを特徴とする。
本発明の半導体装置によれば、メモリセルからビット線に読み出された信号は、センスアンプ回路で増幅された後、第１のスイッチ回路、第１のデータ線、第２のスイッチ回路、第２のデータ線、第３のスイッチ回路を経由してリードアンプに伝送され、その際に第１／第２の電位設定回路が、第１／第２のデータ線を第２の電位に設定するとともに、第２／第３のスイッチ回路のトランジスタは、ゲート電圧を第２の電位に閾値電圧を加えた所定電圧が印加されて導通状態になる。これにより、リードアンプは第２の電位よりも高い第１の電位で駆動しながら、第１／第２のデータ線には従来の小振幅よりも更に小さな振幅で信号を伝送させることができる。そのため、データ線の寄生容量の増加に起因する動作電流の増加を十分に抑制することができる。
本発明は、相補対となる１対のビット線に対応して１対のデータ線を構成し、センスアンプ回路とリードアンプ回路を差動型に構成する場合に対して適用するができるとともに、１本のビット線に対応して１本のデータ線を順次伝送させるように構成し、センスアンプ回路とリードアンプ回路をそれぞれシングルエンド型に構成する場合に対しても適用することができる。
また、本発明は、上記半導体装置に加えて、上記半導体装置を含む情報処理システムに対しても有効に適用することができる。
本発明によれば、センスアンプ回路からの信号を、階層化されたデータ線を経由してリードアンプ回路に伝送する場合、リードアンプを駆動する電位に比べて、第２／第３のスイッチ回路に含まれる各トランジスタに相対的に小さいゲート電圧を印加できるため、プリチャージ動作等に必要な動作電流を削減することできる。特に、メインデータ線が長くなって寄生容量が増加する場合や、同時に読み出し可能なビット数を増加させる場合は、本発明による動作電流削減の効果が顕著になる。更に、従来の小振幅値よりも更に小さな１／２の小振幅値であっても高速なセンシングが可能である。
第１実施形態のＤＲＡＭのうちカラム系回路の全体構成のブロック図である。 第１実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示す図である。 図２の読み出し回路各部の動作波形を示す図であり、センスアンプからローレベルが読み出される場合の動作に対応する図である。 第２実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示す図である。 第２実施形態のセンスアンプ及びその周辺の回路構成の一例を示す図である。 図４の読み出し回路各部の動作波形を示す図であり、最初にセンスアンプからローレベルが読み出され、その後にセンスアンプからハイレベルが読み出される場合の動作に対応する図である。 本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示図である。
以下、本発明の課題を解決する技術思想の代表的ないくつかの例を示す。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
本発明の技術思想は、センスアンプ回路（２０）と、第１のデータ線（ＬＩＯＴ、ＬＩＯＢ）と、第２のデータ線（ＭＩＯＴ、ＭＩＯＢ）と、リードアンプ回路（２１）に加えて、これらの接続を制御する第１のスイッチ回路（Ｑ１０、Ｑ１１）、第２のスイッチ回路（Ｑ１４、Ｑ１５）、第３のスイッチ回路（Ｑ１８、Ｑ１９）を設け、さらに各データ線を第２の電位（ＶＢＬＰ）に設定する第１の電位設定回路（Ｑ１２、Ｑ１３）及び第２の電位設定回路（Ｑ１６、Ｑ１７）を設けた半導体装置に適用されるものであって、第２のスイッチ回路／第３のスイッチ回路の各々に含まれるトランジスタ（Ｑ１４、Ｑ１５、Ｑ１８、Ｑ１９）を導通させる際、そのゲート電圧を、第２の電位（ＶＢＬＰ）にそれぞれの前記トランジスタの閾値電圧を加えた所定電圧に制御し、それぞれの前記トランジスタのソースに印加する第２の電位（ＶＢＬＰ）が、リードアンプ回路（２１）を駆動する第１の電位（ＶＰＥＲＩ）よりも低く設定されるというものである。このような構成により、第１のデータ線（ＬＩＯＴ、ＬＩＯＢ）から第２のデータ線（ＭＩＯＴ、ＭＩＯＢ）に伝送される信号の振幅は、リードアンプ２１における信号の振幅に比べて小さくでき、動作電流の削減に有効である。
第１実施形態においては、メモリセルのハイレベル（本発明の第２の情報）の情報が増幅されずにリードアンプ回路の入力端（ＲＡＴ）に間接的に伝達される。他方、メモリセルのローレベル（本発明の第１の情報）の情報が小振幅ではあるが増幅されてリードアンプ回路の入力端（ＲＡＴ）に直接的に伝達される。
第２実施形態においては、メモリセルのローレベル（本発明の第２の情報）の読み出し動作に際し、メモリセルのローレベルの情報が増幅されずにリードアンプ回路の入力端（Ｎ２）に間接的に伝達される。他方、メモリセルのハイレベル（本発明の第１の情報）の読み出し動作に際し、メモリセルのハイレベルの情報が小振幅ではあるが増幅されてリードアンプ回路の入力端（Ｎ２）に直接的に伝達される。
本発明の技術思想は、以下に示す先行特許文献に開示された発明と組み合わせて適用することができる。
すなわち、特願２００８−２２２９２８に開示されるように、
「メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第１のＭＯＳトランジスタと、
ゲートが前記センスノードに接続され、前記ビット線から前記第１のＭＯＳトランジスタを介して伝送される信号を増幅する第２のＭＯＳトランジスタと、
を備え、前記メモリセルの読み出し動作に先立って前記所定電位が前記ビット線に供給されるとともに、当該所定電位は、前記メモリセルの読み出し電圧の範囲内において電荷転送モードと電荷分配モードとが切り換わる変化点の近傍で、前記メモリセルのハイ情報とロー情報をそれぞれ読み出した際に前記センスノードにおける所要の電圧差を確保可能な値に設定されることを特徴とするセンスアンプ回路。」
に対して本発明の技術思想を適用することができる。
また、特願２００９−６２３６５（特願２００８−６８１６５に基づく優先権主張出願）に開示されるように、
「単一のデータ信号をゲートに入力し、増幅動作を行うシングルエンド型のセンスアンプと、
前記センスアンプを制御する制御回路を備え、
前記センスアンプは、少なくともメモリセルからビット線に出力される信号を増幅する前記シングルエンド型のセンスアンプである第１の電界効果トランジスタと、該第１の電界効果トランジスタの出力をグローバルビット線に接続する第２の電界効果トランジスタと、グローバルビット線電圧判定回路とを含み、
前記制御回路は、前記第１の電界効果トランジスタのレプリカと前記グローバルビット線電圧判定回路のレプリカとを含む遅延回路の出力信号により、少なくとも前記第２の電界効果トランジスタの導通状態から非導通状態へ遷移するタイミングあるいは前記グローバルビット線電圧判定回路を含むグローバルセンスアンプの読み出しタイミングを制御する、ことを特徴とするセンスアンプの半導体装置。」
に対して本発明の技術思想を適用することができる。
また、特願２００９−９０４４３（特願２００８−９８２４６に基づく優先権主張出願）に開示されるように、
「メモリセルと、
前記メモリセルに接続されたローカルビット線と、
前記ローカルビット線に第１入出力端子が接続されて電界効果トランジスタを含むロー
カルセンスアンプであって、前記メモリセルへデータを書き込み、前記メモリセルのデー
タを増幅するローカルセンスアンプと、
前記ローカルセンスアンプの第２入出力端子が接続されるグローバルビット線と、
前記グローバルビット線に接続されるグローバルセンスアンプであって、第２入出力端子を介して前記メモリセルへデータを書きこみ、前記メモリセルのデータを増幅するグローバルセンスアンプと、
前記電界効果トランジスタの閾値電圧及び当該閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、
前記閾値電圧のモニタ結果に基づき、前記メモリセルへの書込電圧を生成する生成回路とを備え、
前記グローバルセンスアンプは、前記メモリセルの書込データに基づき書込電圧を前記メモリセルに印加し、前記ローカルセンスアンプの出力電圧に基づき前記メモリセルに読出電圧を印加するようにした半導体記憶装置。」
に対して本発明の技術思想を適用することができる。
また、特願２００９−６２３６３（特願２００８−６８１６１に基づく優先権主張出願）に開示されるように、
「データを増幅すべくデータ信号の信号線がゲートに接続され、ドレインが出力線に接続されたセンシングトランジスタと、前記信号線に接続され、前記信号線に前記データ信号が伝達される前に、前記信号線を所定の電位へ制御する制御トランジスタと、で構成されたセンスアンプと、
前記制御トランジスタ又は前記センシングトランジスタのソースに接続される内部電源回路と、
前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する温度補償回路と、を備えたことを特徴とする半導体装置。」
に対して本発明の技術思想を適用することができる。
また、特願２００８−２２２９３８に開示されるように、
「メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第１のＭＯＳトランジスタと、
ゲートが前記センスノードに接続され、前記ビット線から前記第１のＭＯＳトランジスタを介して伝送される信号を増幅する第２のＭＯＳトランジスタと、
第１の制御信号に応じて、前記ビット線を第１の電位に設定する第１の電位設定回路と、
第２の制御信号に応じて、前記センスノードを第２の電位に設定する第２の電位設定回路と、
を備え、前記ビット線を前記第１の電位に設定し、かつ前記センスノードを前記第２の電位に設定した後、前記第１のＭＯＳトランジスタを介して前記ビット線を電荷分配モードで駆動して前記センスノードの信号電圧を前記第２のＭＯＳトランジスタにより増幅することを特徴とするセンスアンプ回路。」
に対して本発明の技術思想を適用することができる。
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の実施形態においては、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用する場合を説明する。
［第１実施形態］
以下、本発明の第１実施形態について説明する。図１は、第１実施形態のＤＲＡＭのうち、主にカラム系回路の全体構成のブロック図を示している。図１のブロック図には、複数のメモリセルアレイ１０と、各々のメモリセルアレイ１０に付随するセンスアンプ列１１、ワードドライバ１２、所定数のカラム選択回路１３、スイッチ回路１４、アレイ制御回路１５が設けられている。また、カラム系回路の全体に付随するカラムデコーダ１６、スイッチ回路１７、カラム制御回路１８、リードアンプ列１９が設けられている。複数のメモリセルアレイ１０はセンスアンプ列１１と一体となって、ＤＲＡＭのレイアウトにおいてビット線方向に並んで配置される。
各々のメモリセルアレイ１０には、複数のワード線ＷＬと、これに直交する複数のビット線ＢＬＴ、ＢＬＢが配置され、１個置きの交点に複数のメモリセルＭＣが形成されている。隣接する１対のビット線ＢＬＴ、ＢＬＢは２本１組の相補対をなし、センスアンプ列１１に含まれる各々のセンスアンプに接続される。メモセルアレイ１０において選択されたワード線ＷＬは、ワードドライバ１２により駆動され、対応するメモリセルＭＣから１対のビット線ＢＬＴ、ＢＬＢの電位差としての信号が読み出される。そして、１対のビット線ＢＬに接続されるセンスアンプは、読み出された信号を増幅して保持する。
カラム選択回路１３は、カラムデコーダ１６から供給されるカラム選択信号ＹＳに応じて、ビット線ＢＬＴ、ＢＬＢとローカルデータ線ＬＩＯＴ、ＬＩＯＢとの間の接続を制御する。カラムデコーダ１６は、複数のメモリセルアレイ１０の一端に配置され、所定数のカラム選択信号ＹＳの中からＹアドレスのデコード結果に対応する１本のカラム選択信号ＹＳを活性化する。図１の例では、各々のメモリセルアレイ１０に対応して、１対のローカルデータ線ＬＩＯＴ（０）、ＬＩＯＢ（０）と、１対のローカルデータ線ＬＩＯＴ（１）、ＬＩＯＢ（１）が並列して配置されている。よって、各々のカラム選択回路１３に、２対（４本）のビット線ＢＬＴ、ＢＬＢと２対（４本）のローカルデータ線ＬＩＯＴ、ＬＩＯＢが接続される構成になっている。
スイッチ回路１４は、アレイ制御回路１５から供給される制御信号Ｓ１に応じて、ローカルデータ線ＬＩＯＴ、ＬＩＯＢとメインデータ線ＭＩＯＴ、ＭＩＯＢとの間の接続を制御する。図１の例では、１対のローカルデータ線ＬＩＯＴ（０）、ＬＩＯＢ（０）に対応する１対のメインデータ線ＭＩＯＴ（０）、ＭＩＯＢ（０）と、１対のローカルデータ線ＬＩＯＴ（１）、ＬＩＯＢ（１）に対応する１対のメインデータ線ＭＩＯＴ（１）、ＭＩＯＢ（１）が並列して配置されている。よって、２対（４本）のローカルデータ線ＬＩＯＴ、ＬＩＯＢと２対（４本）のメインデータ線ＭＩＯＴ、ＭＩＯＢが接続される構成になっている。
なお、第１実施形態において、後述の構成及び動作の説明は、１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢ及び１対のメインデータＭＩＯＴ、ＭＩＯＢが存在することを前提とするが、それぞれ２対以上配置されている場合であっても、各々の１対について構成及び動作は同様である。
スイッチ回路１７は、カラム制御回路１８から供給される制御信号Ｓ２に応じて、メインデータ線ＭＩＯＴ、ＭＩＯＢとリードアンプ列１９との間の接続を制御する。リードアンプ列１９は、１対のメインローカルデータ線ＭＩＯＴ（０）、ＭＩＯＢ（０）と、１対のメインローカルデータ線ＭＩＯＴ（１）、ＭＩＯＢ（１）とをそれぞれ伝送される信号を増幅する２つのリードアンプを含んでいる。
次に図２は、第１実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示している。図２の回路構成は、図１に示すブロック図のうち、センスアンプ列１１の１つのセンスアンプ２０と、このセンスアンプ２０から順次接続される１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢ（本発明の第１のデータ線）及び１対のメインデータ線ＭＩＯＴ、ＭＩＯＢ（本発明の第２のデータ線）と、その範囲内のカラム選択回路１３、スイッチ回路１４、１７のそれぞれの対応する回路部分と、リードアンプ列１９の１つのリードアンプ２１とを含み、全部で１０個のトランジスタＱ１０〜Ｑ１９が設けられている。なお、センスアンプ２０に接続される１対のビット線ＢＬＴ、ＢＬＢと、ワード線ＷＬ及びビット線ＢＬＴの交点に配置されるメモリセルＭＣを併せて図示している。尚、センスアンプ２０の回路形式は、センスアンプ２０の入力ノードであるビット線ＢＬＴ、ＢＬＢとセンスアンプ２０の出力ノードであるＳＡＴ、ＳＡＢとがそれぞれ共通に接続され、２つのインバータの入力と出力が互いにクロスカップルされた周知の回路形式（それぞれの前記入力ノードと出力ノードが共通な回路形式）でも、それぞれの前記入力ノードと出力ノードが異なる回路形式であっても良い。
Ｎチャネル型の１対のトランジスタＱ１０、Ｑ１１（本発明の第１のスイッチ回路）は図１のカラム選択回路１３に含まれる。一方のトランジスタＱ１０は、センスアンプ２０の一方のノードＳＡＢと一方のローカルデータ線ＬＩＯＢとの間にそれぞれ対応するトランジスタＱ１０のソース（一端）とドレイン（他端）が接続され、他方のトランジスタＱ１１は、センスアンプ２０の他方の出力ノードＳＡＴと他方のローカルデータ線ＬＩＯＴとの間にそれぞれ対応するトランジスタＱ１１のソース（一端）とドレイン（他端）が接続され、両方のトランジスタＱ１０、Ｑ１１のそれぞれのゲートにカラム選択信号ＹＳが印加されている。センスアンプ２０の１対の出力ノードＳＡＴ、ＳＡＢと１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢとは、カラム選択信号ＹＳが内部電源電圧ＶＰＥＲＩまたはそれ以上の電圧であるハイレベル（本発明の第１の電位または第１の電位以上）のときに接続され、カラム選択信号ＹＳがローレベルのときに切り離される。尚、「ゲート端子」を単に「ゲート」、「ソース端子」を単に「ソース」、「ドレイン端子」を単に「ドレイン」と呼ぶことがある。
Ｎチャネル型の１対のトランジスタＱ１２、Ｑ１３（本発明の第１の電位設定回路）は、１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢの間に直列に接続されている。これらのトランジスタＱ１２、Ｑ１３には、それぞれのゲートに制御信号ＰＣＬが印加され、それぞれのソースにプリチャージ電位ＶＢＬＰ（本発明の第２の電位）が印加されている。制御信号ＰＣＬがハイレベルのとき、１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢがトランジスタＱ１２、Ｑ１３を介してプリチャージ電位ＶＢＬＰにプリチャージされる。
Ｎチャネル型の１対のトランジスタＱ１４、Ｑ１５（本発明の第２のスイッチ回路であり、第１のトランジスタ）は図１のスイッチ回路１４に含まれる。一方のトランジスタＱ１４は、一方のローカルデータ線ＬＩＯＢと一方のメインデータ線ＭＩＯＢの間にそれぞれ対応するトランジスタＱ１４のソース（一端）とドレイン（他端）が接続され、他方のトランジスタＱ１５は、他方のローカルデータ線ＬＩＯＴと他方のメインデータ線ＭＩＯＴとの間にそれぞれ対応するトランジスタＱ１５のソース（一端）とドレイン（他端）が接続され、両方のトランジスタＱ１４、Ｑ１５のそれぞれのゲートに制御信号Ｓ１が印加されている。１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢと１対のメインデータ線ＭＩＯＴ、ＭＩＯＢとは、制御信号Ｓ１がハイレベルのときに電気的に導通（接続）され、制御信号Ｓ１がローレベルのときに電気的に非導通（切り離される）にされる。尚、前記「導通」を単に「接続またはオン」、前記「非導通」を単に「切り離しまたはオフ」と呼ぶことがある。
Ｎチャネル型の１対のトランジスタＱ１６、Ｑ１７（本発明の第２の電位設定回路）は、１対のメインデータ線ＭＩＯＴ、ＭＩＯＢの間に直列に接続されている。これらのトランジスタＱ１６、Ｑ１７には、それぞれのゲートに制御信号ＰＣＭが印加され、それぞれのソースにプリチャージ電位ＶＢＬＰが印加されている。制御信号Ｓ１がハイレベルのとき、１対のメインデータ線ＭＩＯＴ、ＭＩＯＢがトランジスタＱ１６、Ｑ１７を介してプリチャージ電位ＶＢＬＰにプリチャージされる。
Ｎチャネル型の１対のトランジスタＱ１８、Ｑ１９（本発明の第３のスイッチ回路であり、第１のトランジスタ）は図１のスイッチ回路１７に含まれる。一方のトランジスタＱ１８は、一方のメインデータ線ＭＩＯＢとリードアンプ２１の一方のノードＲＡＢとの間にそれぞれ対応するトランジスタＱ１８のソース（一端）とドレイン（他端）が接続され、他方のトランジスタＱ１９は、他方のメインデータ線ＭＩＯＴとリードアンプ２１の他方のノードＲＡＴとの間にそれぞれ対応するトランジスタＱ１９のソース（一端）とドレイン（他端）が接続され、両方のトランジスタＱ１８、Ｑ１９のそれぞれのゲートに制御信号Ｓ２が印加されている。１対のメインデータ線ＭＩＯＴ、ＭＩＯＢとリードアンプ２１の１対のノードＲＡＴ、ＲＡＢは、制御信号Ｓ２がハイレベルのときに接続され、制御信号Ｓ２がローレベルのときに切り離される。そして、リードアンプ２１はデータＲＤを出力する。
なお、リードアンプ２１は内部電源電圧ＶＰＥＲＩ（本発明の第１の電位）で駆動され、リードアンプ２１内の図示しない電位設定回路により１対のノードＲＡＴ、ＲＡＢが内部電源電圧ＶＰＥＲＩにプリチャージされる。本実施形態では、ＶＰＥＲＩ＞ＶＢＬＰの関係を前提とし、例えば、ＶＰＥＲＩ＝１Ｖ、ＶＢＬＰ＝０．５Ｖに設定される。この例は、プリチャージ電位ＶＢＬＰを内部電源電圧ＶＰＥＲＩとグランド電位の中間電位に設定したものであるが、かかる設定に限られず、本発明の効果を奏する限りＶＰＥＲＩ＞ＶＢＬＰを満たす所望の電位関係に設定可能である。尚、リードアンプ２１の回路形式は、それぞれの前記入力ノードと出力ノードが共通な回路形式でも、それぞれの前記入力ノードと出力ノードが異なる回路形式であっても良い。
次に、図２の読み出し回路の動作について図３を参照して説明する。図３は、図２の読み出し回路各部の動作波形を示しており、センスアンプ２０からローレベル（本発明の第１の情報）が読み出される場合の動作に対応する。図３では各動作波形を上段と下段に区分して表示し、上段にはカラム選択信号ＹＳ、制御信号Ｓ１／Ｓ２、制御信号ＰＣＬ、ＰＣＭをそれぞれ示し、下段にはローカルデータ線ＬＩＯＴ、ＬＩＯＢ、メインデータ線ＭＩＯＴ、ＭＩＯＢ、リードアンプ２１のノードＲＡＴ、ＲＡＢをそれぞれ示している。なお、図３の動作波形のうち多くは、ハイレベルが内部電源電圧ＶＰＥＲＩで与えられ、ローレベルがグランド電位ＶＳＳで与えられる。
図３の初期時点では、制御信号ＰＣＬ、ＰＣＭがともにハイレベルであるため、ローカルデータ線ＬＩＯＴ、ＬＩＯＢ及びメインデータ線ＭＩＯＴ、ＭＩＯＢはいずれもプリチャージ電位ＶＢＬＰにプリチャージされた状態にある。ビット線ＢＬＴ、ＢＬＢ、センスアンプ２０の出力ノードＳＡＴ、ＳＡＢもそれぞれ不図示の電位設定回路により内部電源電圧ＶＰＥＲＩにプリチャージされる。そして、リードコマンドが入力されたとき、制御信号ＰＣＬがローレベルに制御され、ローカルデータ線ＬＩＯＴ、ＬＩＯＢのプリチャージは解除される。続いて、タイミングｔ０において、カラム選択信号ＹＳがハイレベルに制御されると同時に制御信号ＰＣＭがローレベルに制御される。このとき、メインデータ線ＭＩＯＴ、ＭＩＯＢのプリチャージが解除されるとともに、制御信号Ｓ１／Ｓ２は、プリチャージ電位ＶＢＬＰにＮチャネル型のトランジスタの閾値電圧Ｖｔｎ（本発明の第１のトランジスタの閾値電圧）を加えた電圧ＶＢＬＰ＋Ｖｔｎ（本発明の所定電圧）に制御される。よって、センスアンプ２０に保持されているローレベルのデータが、以下に述べるように、出力ノードＳＡＴ、ＳＡＢ、ローカルデータ線ＬＩＯＴ、ＬＩＯＢ、メインデータ線ＭＩＯＴ、ＭＩＯＢ、ノードＲＡＴ、ＲＡＢを順次経由してリードアンプ２１に読み出される。例えば、前記Ｖｔｎが、０．１ｖであるとすれば、所定電圧は０．６ｖである。
タイミングｔ０において、センスアンプ２０からのローレベルの読み出し動作に伴いローカルデータ線ＬＩＯＴの電位がプリチャージ電位ＶＢＬＰから第１の方向であるローレベル（本発明の第３の電位）に変化すると、トランジスタＱ１５を介してメインデータ線ＭＩＯＴの電位が緩やかに第１の方向であるローレベル（本発明の第５の電位）へ引き下げられていく。一方、センスアンプ２０の出力ノードＳＡＢは出力ノードＳＡＴとは逆極性の第２の方向であるハイレベルになり、ローカルデータ線ＬＩＯＢの電位がＭＯＳトランジスタＱ１０を介して第２の方向へ緩やかにハイレベル（本発明の第４の電位）に上昇するので、ＭＯＳトランジスタＱ１４はオンすることなくメインデータ線ＭＩＯＢはプリチャージ電位ＶＢＬＰの状態に保たれる。なお、上記各電位の時間的な変化の速度は、各部の寄生容量の大小と各トランジスタの導通抵抗値の影響を受ける。
そして、メインデータ線ＭＩＯＴがプリチャージ電位ＶＢＰＬより低い第５の電位になるため、ＭＯＳトランジスタＱ１９がオンし、リードアンプ２１のノードＲＡＴから電荷を引き抜き始める。すなわち、メインデータ線ＭＩＯＴとローカルデータ線ＬＩＯＴの経路に沿って引き抜かれる電荷はノードＲＡＴから補われる（チャージシェアされる）ことになる。そのため、メインデータ線ＭＩＯＴの電位が小振幅（プリチャージ電位ＶＢＬＰと第５の電位との間）で変化するのに比べ、寄生容量値がメインデータ線ＭＩＯＴより遥かに小さなノードＲＡＴの電位は大きな幅で変化する結果、１対のノードＲＡＴ、ＲＡＢ間に大きな差電位（Ｖｄ）が生じることになる。図３に示すように、タイミングｔ１で、１対のノードＲＡＴ、ＲＡＢ間に必要な差電位Ｖｄが得られるので、リードアンプ２１を活性化することにより差電位Ｖｄに対応する信号がラッチされる。
タイミングｔ１において、制御信号Ｓ１／Ｓ２は、上述の電圧ＶＢＬＰ＋Ｖｔｎからローレベルに制御される。続いて、カラム選択信号ＹＳがハイレベルからローレベルに制御されると同時に制御信号ＰＣＭがローレベルからハイレベルに制御される。その後、制御信号ＰＣＬもローレベルからハイレベルに制御される。このような制御により、センスアンプ２０の出力ノードＳＡＴ、ＳＡＢと、ローカルデータ線ＬＩＯＴ、ＬＩＯＢと、メインデータ線ＭＩＯＴ、ＭＩＯＢと、リードアンプ２１のノードＲＡＴ、ＲＡＢは互いに切り離されるとともに、それぞれが再びプリチャージ状態に移行する。尚、制御信号Ｓ１を常時ハイレベルに維持することで、第１の電位設定回路（Ｑ１２、Ｑ１３）と第２の電位設定回路（Ｑ１６、Ｑ１７）を共通にすることも可能である。
センスアンプ２０からハイレベル（本発明の第２の情報）が読み出される場合の動作については、ビット線ＢＬＴ、ＢＬＢ、ローカルデータ線ＬＩＯＴ、ＬＩＯＢとメインデータ線ＭＩＯＴ、ＭＩＯＢの挙動が、前述のセンスアンプ２０からローレベル（本発明の第１の情報）を読み出す時の説明と逆になる。
以上説明したように第１実施形態の構成によれば、リードアンプ２１を内部電源電圧ＶＰＥＲＩで駆動するとともに、１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢ及び１対のメインデータ線ＭＩＯＴ、ＭＩＯＢをプリチャージ電位ＶＢＬＰ（ＶＢＬＰ＜ＶＰＥＲＩ）に設定した状態で、第２のスイッチ回路（Ｑ１４、Ｑ１５）及び第３のスイッチ回路（Ｑ１８、Ｑ１９）を電圧ＶＢＬＰ＋Ｖｔｎに制御して導通状態に制御するので、センスアンプ２０から各データ線を経由して伝送される信号を小振幅のままリードアンプ２１に転送可能となる。つまり、センスアンプ２０からローレベル（本発明の第１の情報）の読み出し動作に際し、その反転情報であるメインデータ線ＭＩＯＢとリードアンプ２１のノードＲＡＢを振幅させず電圧ＶＢＬＰを維持し、メモリセルの情報をリードアンプ回路に間接的に伝達する。他方、その同相情報であるメインデータ線ＭＩＯＴとリードアンプ２１のノードＲＡＴを振幅させて、メモリセルの情報を直接的にリードアンプ回路に伝達する。言い換えれば、メモリセルのハイレベル（本発明の第２の情報）の情報が増幅されずにリードアンプ回路の入力端（ＲＡＴ）に間接的に伝達される。他方、メモリセルのローレベル（本発明の第１の情報）の情報が小振幅ではあるが増幅されてリードアンプ回路の入力端（ＲＡＴ）に直接的に伝達される。この場合、一般に寄生容量が大きいとされるメインデータ線ＭＩＯＴ、ＭＩＯＢの振幅を少なくとも従来の１／２に抑制可能であるため、動作電流の削減に大きな効果がある。
［第２実施形態］
以下、本発明の第２実施形態について説明する。第２実施形態は、第１実施形態のように１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢ及び１対のメインデータ線ＭＩＯＴ、ＭＩＯＢを用いた相補的な構成（Ｔ／Ｂ）を備えるのではなく、１本のローカルデータ線ＬＩＯ及び１本のメインデータ線ＭＩＯを用いたシングルタイプの構成を採用するとともに、メインデータ線ＭＩＯとリードアンプ２１ａとの間にアンプ２２を配置した点が特徴的である。なお、図１のブロック図については、ビット線ＢＬ、ローカルデータ線ＬＩＯ、メインデータ線ＭＩＯとこれらに対応する回路部分をシングルタイプの構成に置き換えれば、各構成要素は第２実施形態においても共通であるので、その説明を省略する。
図４は、第２実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示している。図４の回路構成は、第１実施形態の図２と同様の範囲に対応しており、１つのセンスアンプ２０ａと、１本のローカルデータ線ＬＩＯ（本発明の第１のデータ線）と、１本のメインデータ線ＭＩＯ（本発明の第２のデータ線）と、スイッチ回路１４、１７のそれぞれの対応する回路部分と、１つのアンプ２２と、１つのリードアンプ２１ａとを含み、全部で１１個のトランジスタＱ２０〜Ｑ２８が設けられている。
センスアンプ２０ａは１本のビット線ＢＬに接続され、選択されたワード線ＷＬとの交点に配置されたメモリセルＭＣからビット線ＢＬに伝送される信号電圧を増幅して出力ノードＮ１から出力する。第２実施形態では、センスアンプ２０ａがシングルエンド型の構成を有するが、具体的な構成例については後述する。Ｎチャネル型のトランジスタＱ２０（本発明の第１のスイッチ回路）は、センスアンプ２０ａの出力ノードＮ１とローカルデータ線ＬＩＯとの間に接続され、ゲートにカラム選択信号ＹＳが印加される。
Ｎチャネル型のトランジスタＱ２１（本発明の第１の電位設定回路）は、プリチャージ電位ＶＢＬＰとローカルデータ線ＬＩＯとの間に接続され、ゲートに制御信号ＰＣＬが印加される。制御信号ＰＣＬがハイレベルのとき、ローカルデータ線ＬＩＯがプリチャージ電位ＶＢＬＰにプリチャージされる。Ｎチャネル型のトランジスタＱ２２（本発明の第２のスイッチ回路）は、ゲートに印加される制御信号Ｓ１に応じて、ローカルデータ線ＬＩＯとメインデータ線ＭＩＯとの間の接続を制御する。
Ｎチャネル型のトランジスタＱ２３（本発明の第１の電位設定回路）は、プリチャージ電位ＶＢＬＰとメインデータ線ＭＩＯとの間に接続され、ゲートに制御信号ＰＣＭが印加される。制御信号ＰＣＭがハイレベルのとき、メインデータ線ＭＩＯがプリチャージ電位ＶＢＬＰにプリチャージされる。Ｎチャネル型のトランジスタＱ２４（本発明の第３のスイッチ回路）は、ゲートに印加される制御信号Ｓ２に応じて、メインデータ線ＭＩＯとアンプ２２のノードＮ２との間の接続を制御する。Ｐチャネル型のトランジスタＱ２５は、内部電源電圧ＶＰＥＲＩとノードＮ２との間に接続され、ゲートに制御信号ＰＣ１が印加されている。制御信号ＰＣ１がローレベルのとき、ノードＮ２が内部電源電圧ＶＰＥＲＩにプリチャージされる。
アンプ２２は、所謂シングルエンド型のアンプであり、ノードＮ３とグランド電位ＶＳＳの間に直列接続された２つのＮチャネル型のトランジスタＱ２６、Ｑ２７により構成される。トランジスタＱ２６のゲートはノードＮ２に接続され、トランジスタＱ２７のゲートには制御信号ＬＴＣが印加され、ノードＮ２からの入力信号が増幅されてトランジスタＱ２７の一端のノードＮ３に出力される。トランジスタＱ２６とＱ２７は直列に接続されていれば良く、それらの順序関係は問わない。
Ｐチャネル型のトランジスタＱ２８は、内部電源電圧ＶＰＥＲＩとノードＮ３との間に接続され、ゲートに制御信号ＰＣ２が印加されている。制御信号ＰＣ２がローレベルのとき、ノードＮ３が内部電源電圧ＶＰＥＲＩにプリチャージされる。ノードＮ３はリードアンプ２１ａの入力端子に接続され、リードアンプ２１ａからデータＲＤが出力される。なお、リードアンプ２１ａ、シングルエンド型のアンプ２２、トランジスタＱ２５、Ｑ２８は、一体的に本発明のリードアンプ回路として機能する。
ここで、図４のセンスアンプ２０ａ及びその周辺の回路構成の一例を図５に示す。図５の回路構成は、シングルエンド型のセンスアンプ２０ａを構成するプリアンプ３０及びセンスラッチ回路３１と、このセンスアンプ２０ａに対応して配置される１個のメモリセルＭＣが含まれる。なお、図５では、１個のメモリセルＭＣを示しているが、実際には１本のビット線ＢＬに選択的に接続可能な複数のメモリセルＭＣが配置される。
メモリセルＭＣは、Ｎチャネル型の選択トランジスタＱ０と、情報を電荷として保持するキャパシタＣｓとから構成されている。選択トランジスタＱ０は、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されている。キャパシタＣｓは、選択トランジスタＱ０のドレインとセルプレート電位ＶＰＬＴとの間に接続されている。
プリアンプ３０は、５つのＮチャネル型のトランジスタＱ３０、Ｑ３１、Ｑ３２、Ｑ３３、Ｑ３４から構成されている。電荷転送ゲートとして機能するトランジスタＱ３０は、ビット線ＢＬとプリアンプ３０側のセンスノードＮｓの間に接続され、ゲートに制御電圧Ｖｇが印加されている。増幅素子として機能するトランジスタＱ３１は、所謂シングルエンド型のアンプであり、ゲートがセンスノードＮｓに接続され、ビット線ＢＬからトランジスタＱ３０を介して伝送された信号をセンス・増幅してドレイン電流に変換する。このドレイン電流は、プリアンプ３０とセンスラッチ回路３１との間のノードＮ４からトランジスタＱ３３、Ｑ３１を通ってグランドに流れる。トランジスタＱ３１とＱ３３は直列に接続されていれば良く、それらの順序関係は問わない。
ビット線ＢＬのプリチャージ用トランジスタとして機能するトランジスタＱ３２は、ゲートに制御信号ＰＣが印加され、制御信号ＰＣがハイレベルのときにセンスノードＮｓをグランド電位にプリチャージする。センスノードＮｓがプリチャージされると、トランジスタＱ３０を介してビット線ＢＬもグランド電位にプリチャージされる。読み出し制御用のトランジスタＱ３３は、ゲートに印加される制御信号ＲＴに応じて、ノードＮ４とトランジスタＱ３１との間の接続を制御する。書き込み制御用のトランジスタＱ３４は、ゲートに印加される制御信号ＷＴに応じて、ノードＮ４とセンスノードＮｓとの間の接続を制御する。
プリアンプ３０の後段のセンスラッチ回路３１は、３個のＰチャネル型のトランジスタＱ３５、Ｑ３８、Ｑ４０と７個のＮチャネル型のトランジスタＱ３６、Ｑ３７、Ｑ３９、Ｑ４１、Ｑ４２、Ｑ４３、Ｑ４４を含んで構成される。電源電圧ＶＤＤとノードＮ４との間には、プリチャージ用のトランジスタＱ３５が接続されている。トランジスタＱ３５は、ゲートに印加される反転制御信号／ＰＣがローレベルのときにノードＮ４を電源電圧ＶＤＤにプリチャージする。トランジスタＱ３６は、ゲートに印加される制御信号ＳＬに応じて、ノードＮ４とノードＮ５との間の接続を制御する。また、トランジスタＱ３７は、ゲートに印加される制御信号ＳＲに応じて、ノードＮ４とノードＮ６との間の接続を制御する。尚、電源電圧ＶＤＤは、内部電源電圧ＶＰＥＲＩと同じ電圧でも良い。更に、内部電源電圧ＶＰＥＲＩとセンスアンプ２０ａの出力ノードＮ１との間には、反転制御信号／ＰＣがゲートに印加される不図示のプリチャージ用のトランジスタが接続されている。
トランジスタＱ３８、Ｑ３９、Ｑ４０、Ｑ４１はラッチを構成し、プリアンプ３０からノードＮ４に伝送された信号電位を２値で判定してラッチする。それぞれのゲートがノードＮ５に接続される１対のトランジスタＱ３８、Ｑ３９は、比較的駆動力の大きなセンス用インバータを構成し、それぞれのゲートがノードＮ６に接続される１対のトランジスタＱ４０、Ｑ４１は、比較的駆動力の小さなラッチ用インバータを構成する。２つのインバータ（センス用インバータとラッチ用インバータ）の入力と出力が互いにクロスカップルされた回路形式である。出力ノードＮ１とノードＮ５の間には、書き込み動作用のトランジスタＱ４２が接続され、そのゲートに制御信号ＷＥが入力される。また、出力ノードＮ１とグランドの間には、読み出し動作用の２つのトランジスタＱ４３、Ｑ４４が直列接続されている。シングルエンド型のアンプであるトランジスタＱ４３のゲートはノードＮ６に接続されるとともに、トランジスタＱ４４ゲートには、制御信号ＲＥが印加されている。トランジスタＱ４３とＱ４４は直列に接続されていれば良く、それらの順序関係は問わない。
次に、図４の読み出し回路の動作について図６を参照して説明する。図６は、図４の読み出し回路各部の動作波形を示しており、最初にセンスアンプ２０ａからローレベル（本発明の第２の情報）が読み出され、その後にセンスアンプ２０ａからハイレベル（本発明の第１の情報）が読み出される場合の動作に対応する。図６では各動作波形を上段、中段、下段に３段に区分して表示している。上段にはカラム選択信号ＹＳ、制御信号Ｓ１／Ｓ２、制御信号ＰＣＬ、ＰＣＭをそれぞれ示し、中段には制御信号ＰＣ１／ＰＣ２及び制御信号ＬＴＣを示し、下段にはローカルデータ線ＬＩＯ、メインデータ線ＭＩＯ、ノードＮ２、Ｎ３をそれぞれ示している。
図６の前半のメモリセルのローレベル（本発明の第２の情報）の読み出し動作に際し、初期時点では制御信号ＰＣＬ、ＰＣＭがともにハイレベルであるため、ローカルデータ線ＬＩＯ及びメインデータ線ＭＩＯはいずれもプリチャージ電位ＶＢＬＰにプリチャージされた状態にある。そして、リードコマンドが入力されたとき、制御信号ＰＣＬがローレベルに制御され、ローカルデータ線ＬＩＯのプリチャージは解除される。続いて、タイミングｔ１０において、カラム選択信号ＹＳがハイレベルに制御されると同時に制御信号ＰＣＭがローレベルに制御される。また、制御信号ＰＣ１、ＰＣ２はハイレベルに制御される。このとき、メインデータ線ＭＩＯ及びノードＮ２、Ｎ３のプリチャージがそれぞれ解除されるとともに、制御信号Ｓ１／Ｓ２が上述の電圧ＶＢＬＰ＋Ｖｔｎ（本発明の所定電圧）に制御される。よって、センスアンプ２０ａに保持されているローレベルのデータが、以下に述べるように、出力ノードＮ１、ローカルデータ線ＬＩＯ、メインデータ線ＭＩＯ、ノードＮ２、アンプ２２、ノードＮ３を順次経由してリードアンプ２１ａに読み出される。
このときのセンスアンプ２０ａの出力ノードＮ１はハイレベルを保つとともに、ローカルデータ線ＬＩＯはプリチャージ電位ＶＢＬＰを保ち、トランジスタＱ２２はオンしない。同様に、メインデータ線ＭＩＯもプリチャージ電位ＶＢＬＰを保ち、トランジスタＱ２４もオンしない。なお、トランジスタＱ２４は、そのゲート電圧が閾値近傍にあるため、実際には僅かにオフ電流（漏れ電流）が流れる。さらに、この時点でアンプ２２のノードＮ２は、ほぼ内部電源電圧ＶＰＥＲＩを保っている（本発明の第２の情報を維持している）。 図６においては、オフ電流によるノードＮ２の電圧低下を誇張して表現しているが、実際には内部電源電圧ＶＰＥＲＩから０．０１ｖも低下しない程度であり、内部電源電圧ＶＰＥＲＩを保っているといっても過言ではない。メモリセルＭＣのアクセスに対応するＰＣ１の活性化時間（ハイ期間）が短いためである。
次いでタイミングｔ１１において、制御信号ＬＴＣがハイレベルに制御されると、ノードＮ３の電荷がトランジスタＱ２７、Ｑ２６を介して引き抜かれ、ハイレベルからローレベルに変化する。これにより、リードアンプ２１ａのラッチ状態が反転される結果、データＲＤが反転する。その後、制御信号Ｓ１、Ｓ２はローレベルに戻され、制御信号ＰＣＭがハイレベルに戻され、制御信号ＬＴＣがローレベルに戻される。また、カラム選択信号ＹＳがローレベルに戻され、制御信号ＰＣＬがハイレベルに戻される。このような制御により、出力ノードＮ１と、ローカルデータ線ＬＩＯと、メインデータ線ＭＩＯと、ノードＮ２、Ｎ３は互いに切り離されるとともに、再びプリチャージ状態に移行する。その後、制御信号ＰＣ１、ＰＣ２がローレベルに戻され、ノードＮ３がハイレベルになってリードアンプ２１ａがリセットされ、リードデータＲＤが元に戻る。
次に、図６の後半のメモリセルのハイレベル（本発明の第１の情報）の読み出し動作に際し、タイミングｔ１２の前後における各制御信号に対する制御は、上述のローレベルの読み出し動作の場合と同様である。一方、このときのセンスアンプ２０ａの出力ノードＮ１はセンスアンプ２０ａ内の制御信号ＲＥをハイに制御することによりローレベルに遷移する。そして、カラム選択信号ＹＳに対応して、ローカルデータ線ＬＩＯの電荷が第１の方向であるグランド電位（本発明の第３の電位）に引き抜かれる。そのため、タイミングｔ１２でローカルデータ線ＬＩＯの電位が低下し、トランジスタＱ２２がオンする。これにより、トランジスタＱ２２を介してメインデータ線ＭＩＯの電荷も引き抜かれることになり、メインデータ線ＭＩＯの電位が緩やかに第１の方向であるローレベル（本発明の第５の電位）へ低下していく。
続いて、メインデータ線ＭＩＯがプリチャージ電位ＶＢＬＰより低い第５の電位になるので、トランジスタＱ２４もオンする。これにより、トランジスタＱ２４を介してアンプ２２のノードＮ２の電荷も引き抜き始め、その電位が低下していく。すなわち、メインデータ線ＭＩＯとローカルデータ線ＬＩＯの経路に沿って引き抜かれる電荷は、ノードＮ２から補われる（チャージシェアされる）ことになる。そのため、メインデータ線ＭＩＯの電位が小振幅（プリチャージ電位ＶＢＬＰと第５の電位との間）で変化するのに比べると、寄生容量値がメインデータ線ＭＩＯＴより遥かに小さなノードＮ２の電位は大振幅で変化する結果、アンプ２２において大きな差電位が得られることになる。
続いて、タイミングｔ１３で制御信号ＬＴＣがハイレベルに制御されると、図６に示すように、この時点のノードＮ２の電位は十分に低下しているので、トランジスタＱ２６を十分に駆動することができない。その結果、リードアンプ２１ａのラッチ状態が反転されず、読み出し動作の初期のリードデータＲＤを保ち続ける。それ以降の各制御信号に対する制御は、図６の前半のローレベルの読み出し動作の場合と同様である。
以上説明したように第２実施形態の構成によれば、リードアンプ２１ａとアンプ２２のノードＮ２、Ｎ３を内部電源電圧ＶＰＥＲＩに予めプリチャージするととともに、ローカルデータ線ＬＩＯＴ及びメインデータ線ＭＩＯＴをプリチャージ電位ＶＢＬＰ（ＶＢＬＰ＜ＶＰＥＲＩ）に設定した状態で、第２のスイッチ回路（Ｑ２２）及び第３のスイッチ回路（Ｑ２４）を電圧ＶＢＬＰ＋Ｖｔｎである所定電圧に制御して導通状態に制御するので、センスアンプ２０ａの各データ線を経由して伝送される信号を小振幅のままアンプ２２及びリードアンプ２１ａに転送可能となる。つまり、メモリセルのローレベル（本発明の第２の情報）の読み出し動作に際し、メインデータ線ＭＩＯＴとリードアンプ２１ａのノードＮ２を振幅させず電圧ＶＢＬＰを維持し、メモリセルの情報をリードアンプ回路に間接的に伝達する。他方、メモリセルのハイレベル（本発明の第１の情報）の読み出し動作に際し、メインデータ線ＭＩＯＴとリードアンプ２１ａのノードＮ２を振幅させて、メモリセルの情報を直接的にリードアンプ回路に伝達する。言い換えれば、メモリセルのローレベル（本発明の第２の情報）の読み出し動作に際し、メモリセルのローレベルの情報が増幅されずにリードアンプ回路の入力端（Ｎ２）に間接的に伝達される。他方、メモリセルのハイレベル（本発明の第１の情報）の読み出し動作に際し、メモリセルのハイレベルの情報が小振幅ではあるが増幅されてリードアンプ回路の入力端（Ｎ２）に直接的に伝達される。第２実施形態においても、寄生容量が大きいとメインデータ線ＭＩＯＴの振幅を抑制可能であるため、第１実施形態と同様の動作電流の削減効果を得られる。また、電荷転送方式を適用するシングルタイプの構成においてリードアンプ２１ａの状態を直接反転させるだけの電流能力がない場合であっても、電荷転送で得られた従来よりも小さな差電位（それは、電圧ＶＢＬＰと第１の方向であるローレベル（本発明の第５の電位）との差電位）でアンプ２２を駆動可能であるため、リードアンプ２１ａの状態を容易に反転させることができる。
次に、半導体装置を含むシステムに対して本発明を適用する場合を説明する。図７は、本実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。
半導体装置１００は、メモリセルアレイ１０１と、バックエンド・インターフェース１０２と、フロントエンド・インターフェース１０３とを備えている。メモリセルアレイ１０１には、本実施形態の多数のメモリセルＭＣを含む所定数のメモリセルアレイ１０が配置されている。バックエンド・インターフェース１０２には、図１のメモリセルアレイ１０の周辺の回路群とローカルデータ線ＬＩＯＴ、ＬＩＯＢ及びメインデータ線ＭＩＯＴ、ＭＩＯＢが含まれる。フロントエンド・インターフェース１０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図７では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。
コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びデータバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、データバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置が、図７のコントローラ２００自体に含まれる構成であってもよい。
図７の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
例えば、上記実施形態では、階層的なデータ線構成を具備する半導体装置としてのＤＲＡＭの構成を説明したが、これに限られることなく、それぞれ記憶機能部を含むＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。
また、本発明を適用可能なデバイスとしては、ＳＯＣ(System on Chip)、ＭＣＰ(Multi chip package)、ＰＯＰ(Package on Package)等の各種半導体装置を挙げることができる。メモリセルＭＣのＰＮ接合部を含むセル構造は問わず、多様なセル構造を採用することができる。メモリセルＭＣの選択トランジスタＱ０の構造としては、ＰＮ接合部を含む縦型トランジスタを採用してもよい。その他のトランジスタにおいても、縦型トランジスタを採用してもよい。
また、本実施形態の各トランジスタ（本発明の第１のトランジスタ）としては、電界効果トランジスタ（Field Effect Transistor : FET）を用いることができる。ＭＯＳ（Metal Oxide Semiconductor）以外に、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。その他の部分のトランジスタには、ＦＥＴ以外のトランジスタを用いてもよく、バイポーラ型トランジスタを含んでいてもよい。また、Ｎチャンネル型のトランジスタ（ＮＭＯＳトランジスタ）は、第１導電型のトランジスタ、Ｐチャンネル型のトランジスタ（ＰＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。さらに、Ｐチャネル型の半導体基板に限らず、Ｎチャネル型の半導体基板を用いてもよいし、ＳＯＩ（Silicon on Insulator）構造の半導体基板や、それ以外の半導体基板を用いてもよい。
さらに、本実施形態において、センスアンプ２０、リードアンプ２１、各々のスイッチ回路、各々の電位設定回路の回路形式は、本実施形態の開示内容に限られない。
１０…メモリセルアレイ
１１…センスアンプ列
１２…ワードドライバ
１３…カラム選択回路
１４…スイッチ回路
１５…アレイ制御回路
１６…カラムデコーダ
１７…スイッチ回路
１８…カラム制御回路
１９…リードアンプ列
２０、２０ａ…センスアンプ
２１、２１ａ…リードアンプ
２２…アンプ
１００…半導体装置
１０１…メモリセルアレイ
１０２…バックエンド・インターフェース
１０３…フロントエンド・インターフェース
２００…コントローラ
２０１…コマンド発行回路
２０２…データ処理回路
ＷＬ…ワード線
ＢＬＴ、ＢＬＢ、ＢＬ…ビット線
ＬＩＯＴ、ＬＩＯＢ、ＬＩＯ…ローカルデータ線
ＭＩＯＴ、ＭＩＯＢ、ＭＩＯ…メインデータ線
Ｑ０…選択トランジスタ
Ｃｓ…キャパシタ
Ｑ１０〜Ｑ１９、Ｑ２０〜Ｑ２８、Ｑ３０〜Ｑ４４…トランジスタ
Ｎ１、Ｎ２、Ｎ３…ノード
Ｓ１、Ｓ２、ＰＣ、ＰＣＬ、ＰＣＭ、ＰＣ１、ＰＣ２、ＬＴＣ、／ＰＣ、ＷＴ、ＲＴ、ＳＬ、ＳＲ、ＷＥ、ＲＥ…制御信号
ＹＳ…カラム選択信号
ＲＤ…データ
ＶＤＤ…電源電圧
ＶＰＥＲＩ…内部電源電圧
ＶＢＬＰ…プリチャージ電位
ＶＳＳ…グランド電位
Ｖｇ…制御電圧
ＶＰＬＴ…セルプレート電位
Ｎ１…出力ノード（センスアンプ）
Ｎ４、Ｎ５、Ｎ６…出力ノード（センスアンプ）
ＲＡＴ、ＲＡＢ、Ｎ２、Ｎ３…ノード（リードアンプ）
Ｎｓ…センスノード

Claims (20)

  1. 複数のメモリセルに保持される情報を選択的に読み出してビット線に信号を伝送可能な半導体装置であって、
    前記ビット線を経由して伝送される信号を増幅するセンスアンプ回路と、
    前記センスアンプ回路により増幅された信号を伝送する第１のデータ線と
    前記第１のデータ線を経由して伝送される信号をさらに伝送する第２のデータ線と、
    第１の電位で駆動され、前記第２のデータ線を経由して伝送される信号を増幅するリードアンプ回路と、
    前記センスアンプ回路の出力ノードと前記第１のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第１のスイッチ回路と、
    前記第１のデータ線と前記第２のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第２のスイッチ回路と、
    前記第２のデータ線と前記リードアンプ回路の入力ノードとにそれぞれ対応する一端と他端との間の電気的な接続を制御する第３のスイッチ回路と、
    前記第１のデータ線を、前記第１の電位より低い第２の電位に設定する第１の電位設定回路と、
    前記第２のデータ線を、前記第２の電位に設定する第２の電位設定回路と、
    を備え、
    前記第２のスイッチ回路及び前記第３のスイッチ回路の各々は、ゲート端子、ソース端子とドレイン端子を備える第１のトランジスタを含み、
    前記第１のトランジスタの前記ゲート端子には、それぞれ対応する前記第１のトランジスタの閾値電圧に前記第２の電位を加えた所定電圧が印加され、前記ソース端子とドレイン端子には、それぞれ対応する前記一端と他端が接続される、ことを特徴とする半導体装置。
  2. 前記第２のデータ線の電位振幅量は、前記第１のデータ線の電位振幅量よりも小さい、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記リードアンプ回路の入力ノードの電位振幅量は、前記第２のデータ線の電位振幅量よりも大きい、ことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１のデータ線は、前記センスアンプ回路が読み出した第１の前記情報に対応して前記第２の電位から第１の方向である第３の電位に遷移し、前記第１の情報と異なる第２の前記情報に対応して前記第１の方向とは逆の第２の方向である第４の電位に遷移するか、または前記第２の情報を維持し、
    前記第２のデータ線は、前記第１の情報に対応して前記第２の電位から前記第１の方向である第５の電位に遷移し、前記第２の情報に対応して前記第２の電位を維持する、ことを特徴とする請求項２または請求項３に記載の半導体装置。
  5. 前記第２のスイッチ回路の第１のトランジスタは、前記センスアンプ回路が読み出した第１の前記情報に対応して前記第２のスイッチ回路の一端の電位が前記第２の電位から第１の方向である第３の電位に遷移することによって電気的に導通し、
    更に、前記第２のスイッチ回路の第１のトランジスタは、前記センスアンプ回路が読み出した前記第１の情報と異なる第２の前記情報に対応して前記第２のスイッチ回路の一端の電位が、前記第２の電位から前記第１の方向とは逆の第２の方向である第４の電位に遷移するか、または前記第２の情報を維持することによって電気的に非導通状態になる、ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
  6. 前記第３のスイッチ回路の第１のトランジスタは、前記第１の情報に対応して前記第２のスイッチ回路の他端が前記第２の電位から前記第１の方向の第５の電位に遷移することによって電気的に導通し、
    更に、前記第３のスイッチ回路の第１のトランジスタは、前記第２の情報に対応して前記第２のスイッチ回路の第１のトランジスタが電気的に非導通になり、前記第２のデータ線が前記第２の電位を維持することによって、電気的に非導通を維持する、ことを特徴とする請求項５に記載の半導体装置。
  7. 前記センスアンプ回路は、相補対となる１対の前記ビット線の間の差電位を増幅する差動型の構成を有し、
    前記第１のデータ線及び前記第２のデータ線の各々は、前記１対のビット線に対応する１対のデータ線により構成され、
    前記リードアンプ回路は、前記１対のデータ線に対応する１対の前記入力ノードの間の差電位を増幅する差動型の構成を有する、
    ことを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。
  8. 前記第１のスイッチ回路は、それぞれのゲート端子に第１の制御信号が印加される１対のトランジスタであり、
    前記第２のスイッチ回路は、それぞれの前記第１のトランジスタのゲート端子に第２の制御信号が印加される１対のトランジスタであり、
    前記第３のスイッチ回路は、それぞれの前記第１のトランジスタのゲート端子に第３の制御信号が印加される１対のトランジスタである、
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のスイッチ回路の前記１対のトランジスタは、前記第１の制御信号を前記第１の電位または前記第１の電位以上に制御することにより導通し、
    前記第２のスイッチ回路の前記１対のトランジスタは、前記第２の制御信号を前記所定電圧に制御することにより導通し、
    前記第３のスイッチ回路の前記１対のトランジスタは、前記第３の制御信号を前記所定電圧に制御することにより導通する、
    ことを特徴とする請求項８に記載の半導体装置。
  10. 前記第１の電位設定回路及び前記第２の電位設定回路の各々は、前記第２の電位がそれぞれのソース端子に印加される１対のトランジスタを含み、前記１対のトランジスタのそれぞれのドレイン端子は、前記１対のデータ線を構成するそれぞれの配線に接続される、ことを特徴とする請求項１に記載の半導体装置。
  11. 前記第１の電位設定回路は、第４の制御信号が前記１対のトランジスタのそれぞれのゲート端子に印加され、前記第２の電位設定回路は、第５の制御信号が前記１対のトランジスタのそれぞれのゲート端子に印加される、ことを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２の電位は、前記第１の電位とグランド電位の中間電位に設定される、ことを特徴とする請求項１に記載の半導体装置。
  13. 前記センスアンプ回路は、１本の前記ビット線を介して伝送される信号電圧を増幅するシングルエンド型の構成を有し、
    前記第１のデータ線及び前記第２のデータ線の各々は、前記１本のビット線に対応する１本のデータ線により構成され、
    前記リードアンプ回路は、前記１本のデータ線を介して伝送される信号電圧を増幅するシングルエンド型の構成を有する、
    ことを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。
  14. 前記シングルエンド型のセンスアンプ回路は、前記１本のビット線がセンスアンプ回路の入力ノードであるトランジスタのゲート端子に接続され、前記１本のビット線の信号電圧を増幅して前記出力ノードに出力する、ことを特徴とする請求項１３に記載の半導体装置。
  15. 前記第１のスイッチ回路は、ゲート端子に第１の制御信号が印加される１個のトランジスタであり、
    前記第２のスイッチ回路は、前記第１のトランジスタのゲート端子に第２の制御信号が印加される１個のトランジスタであり、
    前記第３のスイッチ回路は、前記第１のトランジスタのゲート端子に第３の制御信号が印加される１個のトランジスタである、
    ことを特徴とする請求項１３または請求項１４に記載の半導体装置。
  16. 前記第１のスイッチ回路の前記１個のトランジスタは、前記第１の制御信号を前記第１の電位または前記第１の電位以上に制御することにより導通し、
    前記第２のスイッチ回路の前記１個のトランジスタは、前記第２の制御信号を前記所定電圧に制御することにより導通し、
    前記第３のスイッチ回路の前記１個のトランジスタは、前記第３の制御信号を前記所定電圧に制御することにより導通する、
    ことを特徴とする請求項１５に記載の半導体装置。
  17. 前記第１の電位設定回路は、ドレイン端子が前記第１のデータ線に接続され、ソース端子に前記第２の電位が印加され、ゲート端子に第４の制御信号が印加されたトランジスタであり、
    前記第２の電位設定回路は、ドレイン端子が前記第２のデータ線に接続され、ソース端子に前記第２の電位が印加され、ゲート端子に第５の制御信号が印加されたトランジスタである、
    ことを特徴とする請求項１３に記載の半導体装置。
  18. 前記第２の電位は、前記第１の電位とグランド電位の中間電位に設定される、ことを特徴とする請求項１３に記載の半導体装置。
  19. 半導体装置と、
    前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
    を備え、
    前記半導体装置は、複数のメモリセルに保持される情報を選択的に読み出してビット線に信号を伝送可能な半導体装置であって、
    前記ビット線を経由して伝送される信号を増幅するセンスアンプ回路と、
    前記センスアンプ回路により増幅された信号を伝送する第１のデータ線と
    前記第１のデータ線を経由して伝送される信号をさらに伝送する第２のデータ線と、
    第１の電位で駆動され、前記第２のデータ線を経由して伝送される信号を増幅するリードアンプ回路と、
    前記センスアンプ回路の出力ノードと前記第１のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第１のスイッチ回路と、
    前記第１のデータ線と前記第２のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第２のスイッチ回路と、
    前記第２のデータ線と前記リードアンプ回路の入力ノードとにそれぞれ対応する一端と他端との間の電気的な接続を制御する第３のスイッチ回路と、
    前記第１のデータ線を、前記第１の電位より低い第２の電位に設定する第１の電位設定回路と、
    前記第２のデータ線を、前記第２の電位に設定する第２の電位設定回路と、
    を備え、
    前記第２のスイッチ回路及び前記第３のスイッチ回路の各々は、ゲート端子、ソース端子とドレイン端子を備える第１のトランジスタを含み、
    前記第１のトランジスタの前記ゲート端子には、それぞれ対応する前記第１のトランジスタの閾値電圧に前記第２の電位を加えた所定電圧が印加され、前記ソース端子とドレイン端子には、それぞれ対応する前記一端と他端が接続される、ことを特徴とする情報処理システム。
  20. 前記コントローラは、
    バスを経由して前記半導体装置に対してコマンドを送出するコマンド発行回路と、
    バスを経由して前記半導体装置との間でデータを送受信し、制御に必要な処理を実行するデータ処理回路と、
    を含むことを特徴とする請求項１９に記載の情報処理システム。
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