CN103219326A - 层叠型半导体器件 - Google Patents

层叠型半导体器件 Download PDF

Info

Publication number
CN103219326A
CN103219326A CN2013101024066A CN201310102406A CN103219326A CN 103219326 A CN103219326 A CN 103219326A CN 2013101024066 A CN2013101024066 A CN 2013101024066A CN 201310102406 A CN201310102406 A CN 201310102406A CN 103219326 A CN103219326 A CN 103219326A
Authority
CN
China
Prior art keywords
circuit region
circuit
semiconductor device
laminated
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013101024066A
Other languages
English (en)
Other versions
CN103219326B (zh
Inventor
冈本和也
菅谷功
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nikon Corp
Original Assignee
Nikon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nikon Corp filed Critical Nikon Corp
Publication of CN103219326A publication Critical patent/CN103219326A/zh
Application granted granted Critical
Publication of CN103219326B publication Critical patent/CN103219326B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA

Abstract

本发明提供一种层叠型半导体器件，可以使热分散提高，进一步提高散热效率。本发明是层叠有多个半导体芯片（20-1、20-2）、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件（100），按照伴随着电路区域的驱动从电路区域中放出的热被分散的方式，配置电路区域。在上述层叠型半导体器件（100）中，还具备将从电路区域中放出的热散出的散热部（50），按照使多个电路区域中的每单位面积的放热量越多的区域与散热部之间的热阻越小的方式，配置电路区域。

Description

层叠型半导体器件
技术领域
本发明专利申请是针对国际申请日为2008年07月25日、国际申请号为PCT/JP2008/063442、进入中国国家阶段的中国专利申请号为200880108887.9、发明名称为“层叠型半导体器件”的申请提出的分案申请。
本发明涉及一种层叠半导体元件而成的层叠型半导体器件。而且，本申请与下述的日本申请相关。对于承认参照文献的引用的指定国，将下述的申请中记载的内容通过参照援引到本申请中，作为本申请的一部分。
日本特愿2007-196767   申请日2007年07月27日
日本特愿2007-325604   申请日2007年12月18日
背景技术
近年来，移动电话、个人电脑等电子设备的小型化、薄型化及轻质化不断推进，与之相伴，对电子部件的小型化、高性能化或多功能化的要求日益增加。此种潮流中，半导体器件也向着半导体器件的小型化、小设置面积、高性能化或多功能化发展。特别是在存储器IC中，对大记录容量化、小型轻质化及低成本化的要求很高，考虑过各种各样的存储器IC的封装结构、安装结构。
例如如专利文献1所示，对于搭载有存储器IC的封装，出于进一步推进大容量化的目的，将具有存储功能的芯片层叠为三维的半导体封装的产品化正在不断发展中。
另外，如专利文献2所示，现在，还增加了使1个封装具有存储功能和逻辑功能的半导体器件封装的要求。出于使1个封装具有存储功能和逻辑功能的目的，有将在薄型的布线基板上分别倒装式安装了存储器IC和逻辑IC的封装层叠在基底基板上而实现多功能化的方法。
由于采取的是将存储器IC和逻辑IC被单独地安装的封装层叠的结构，因此可以利用所层叠的存储器IC及逻辑IC的品种的变更来很容易地应对用户间的要求功能的差别，具有半导体封装的开发期间短的优点。由此可以预想，将具有存储功能的IC和具有逻辑功能的IC层叠后的结构来推进今后的混载有存储功能和逻辑功能的半导体封装的开发。
专利文献1：美国专利第7115967号说明书
专利文献2：日本特开2006-032379号公报
如果是上述的层叠型半导体器件，则会有如下所示的问题。即，将存储器IC层叠几层而实现了大记录容量化的封装因存储器电路的放热的散逸场所变少，热对策成为问题。此外，在将混载有存储功能和逻辑功能的半导体封装用三维层叠结构来实现的情况下，可以预想，半导体元件会因放热比存储器IC高一个数量级以上的逻辑IC的动作时所产生的热量而使之高温化。
如果半导体封装的散热不够充分，就会在运算处理中产生时间差，有可能导致半导体封装的误动作。另外，因构成半导体封装的硅（Si）及绝缘体等材料的热膨胀的差别，即使是均等的温度上升，也会在半导体封装内产生热应力，而如果在放热区域产生温度不均，则热应力会进一步变大，从而导致有可能热变形或封装内的IC元件因热应力而破损的问题。
此外，作为半导体封装的温度状态监视的方法，一般来说采用如下的方法，即，以来自安装于半导体封装附近的温度传感器的温度信息为基础，进行散热风扇的旋转控制。利用该方法，无法进行考虑到三维层叠结构内部的温度分布的极为细小的热控制。由此，对于今后热问题越来越受到重视的三维层叠型的半导体封装，温度管理变得非常重要。
发明内容
所以，本发明的目的在于，提供一种层叠型半导体器件，即使是将半导体元件三维地层叠而构成的层叠型半导体器件，也可以提高热分散，进一步提高散热效率。
为了实现解决上述问题的目的，本发明的层叠型半导体器件如下所示地构成。
第一观点的层叠型半导体器件是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，按照使伴随着上述电路区域的驱动从上述电路区域中放出的热分散的方式，配置上述电路区域。
由于利用该构成，可以抑制由层叠型半导体器件的放热造成的内部的温度上升，并且将热分布的不均抑制得较低，因此可以防止误动作或者防止半导体器件自身的热变形或元件的破损等。
第二观点的层叠型半导体器件是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，在多个上述半导体芯片的至少一个中具备在时间上被重复地驱动的多个上述电路区域，该多个电路区域被相互分离地配置。
由于在该构成中，也可以抑制由层叠型半导体器件的放热造成的内部温度的上升，并且将热分布的不均抑制得较低，因此可以防止误动作或者防止半导体器件自身的热变形或元件的破损等。
第三观点的层叠型半导体器件是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，在多个上述半导体芯片的至少一个中相互接触地配置有在时间上被重复地驱动的多个上述电路区域，该多个电路区域被配置为，至少一部分沿着相互的界面互相错开。
由于在该构成中，也可以抑制由层叠型半导体器件的放热造成的内部温度的上升，并且将热分布的不均抑制得较低，因此可以防止误动作或者防止半导体器件自身的热变形或元件的破损等。
第四观点的层叠型半导体器件是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，作为多个上述半导体芯片中的一个的第一半导体芯片具备被驱动的第一电路区域，作为多个上述半导体芯片中的一个且与上述第一半导体芯片接触地配置的第二半导体芯片具备与上述第一电路区域在时间上重复地驱动的第二电路区域，上述第一电路区域和上述第二电路区域被相互分离地配置。
由于在该构成中，也可以抑制由层叠型半导体器件的放热造成的内部的温度上升，并且将热分布的不均抑制得较低，因此可以防止误动作或者防止半导体器件自身的热变形或元件的破损等。
第五观点的层叠型半导体器件是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，作为多个上述半导体芯片中的一个的第一半导体芯片具备被驱动的第一电路区域，作为多个上述半导体芯片中的一个且与上述第一半导体芯片接触地配置的第二半导体芯片具备被与上述第一电路区域在时间上重复地驱动的第二电路区域，上述第一电路区域及上述第二电路区域被配置为，至少一部分沿着相互的界面互相错开。
由于在该构成中，也可以抑制由层叠型半导体器件的放热造成的内部温度的上升，并且将热分布的不均抑制得较低，因此可以防止误动作或者防止半导体器件自身的热变形或元件的破损等。
第六观点的层叠型半导体器件是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，作为多个上述半导体芯片中的一个的第一半导体芯片具备被驱动的第一电路区域，作为多个上述半导体芯片中的一个的第二半导体芯片具备第二电路区域，并具备非放热区域，上述第二电路区域与上述第一电路区域沿芯片层叠方向重叠地配置，与上述第一电路区域在时间上重复地驱动，上述非放热区域配置于上述第一电路区域与上述第二电路区域之间。
由于在该构成中，也可以抑制由层叠型半导体器件的放热造成的内部温度的上升，并且将热分布的不均抑制得较低，因此可以防止误动作或者防止半导体器件自身的热变形或元件的破损等。
第七观点的层叠型半导体器件是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，具备控制电路，其按照使伴随着上述电路区域的驱动从上述电路区域中放出的热分散的方式，控制上述电路区域的驱动。
利用该构成，由于控制电路是按照将伴随着电路区域的驱动从电路区域中放出的热分散的方式进行控制，因此可以将由层叠型半导体器件的放热造成的层叠结构的内部的热分布抑制得较低。由此，就可以防止误动作或者防止半导体器件自身的热变形或元件的破损等。
第八观点的层叠型半导体器件的控制方法是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件的控制方法，按照使伴随着上述电路区域的驱动从上述电路区域中放出的热分散的方式，控制上述电路区域的驱动。
根据第八观点，由于层叠型半导体器件的控制方法将因层叠型半导体器件的放热产生的内部的热分布抑制得较低，因此可以防止误动作或者防止半导体器件自身的热变形或元件的破损等。
发明效果
根据本发明的层叠型半导体器件，由于分散了从层叠的多个半导体芯片的电路区域中放出的热，所以导致误动作的可能性变小，还减小了因热应力变大而使层叠型半导体器件的电路破损的可能性。
附图说明
图1（a）是表示本发明的第一实施方式的具有芯片20的多级层叠结构体的半导体器件100的纵剖面图。（b）是从电路区域22侧观察1个芯片20的俯视图。
图2（a）是图1（a）所示的半导体器件100的局部放大图，（b）是其进一步的局部放大图。
图3（a）是表示第一实施方式的半导体器件100的各层的芯片20与底部填充胶30的示意图。（b）表示8个电路区域22中的电路区域B1、B2正在放热的状态。
图4表示每个芯片层的热分析结果。
图5表示同一芯片层内的热分析结果。
图6（a）虽然是与图1（a）所示的半导体器件100大致同等的结构，然而在第一层的芯片20-1内，具有热控制的热控制电路区域21。（b）是关于热控制电路区域21所进行的控制的流程图。
图7是表示使半导体器件100的最高温度降低的具体例的图。
图8是表示使半导体器件100的最高温度降低的具体例的图。
图9是被层叠了的半导体芯片中的1个的俯视图，表示同时地放热的2个部位的电路区域的位置。
图10是被层叠了的半导体芯片中的1个的俯视图，表示同时地放热的2个部位的电路区域的位置。
图11是被层叠了的5层半导体芯片的剖面图，表示同时地放热的2个部位的电路区域的位置。
图12是被层叠了的半导体芯片中的2个的俯视图，表示同时地放热的2个部位的电路区域的位置。
图13是被层叠了的5层半导体芯片的剖面图，表示同时地放热的2个部位的电路区域的位置。
图14是表示改变了放热的电路区域的情形1及情形2相关的半导体器件100的各层的芯片20和底部填充胶30的示意图。
图15上段为情形1的热分析结果，下段为情形2的热分析结果。
图16是表示情形1及情形2的半导体器件的热分析结果的图表。
图17是内置有8个DRAM和控制器LSI的半导体器件的构成图。
图18是在半导体器件100中改变散热构件50的配置、配置制冷剂管52或配置微型排水管54的图。
图中符号说明：10转接板（interposer），15贯通电极，19焊料球，20芯片，21热控制电路区域，22电路区域，25贯通电极，27焊盘，29逻辑LSI，30底部填充胶，40密封树脂，50散热构件，52制冷剂管，54微型排水管，100半导体器件，110半导体器件，120半导体器件，130半导体器件，200半导体器件，A1-A4电路区域，B1-B4电路区域，C1-C2电路区域，D1-D2电路区域，HC放热区域。
具体实施方式
<半导体器件的概略构成>
图1（a）是表示本发明的第一实施方式的具有芯片20的多级层叠结构的半导体器件100的纵剖面图。
如图1（a）所示，半导体器件100将具有多个电路区域22的二维矩阵排列的芯片20层叠8层。半导体器件100例如为一边L1是12mm的正方形形状，厚度L2为0.66mm左右的大小。在半导体器件100的底面配置有作为形成连接布线的中继用基板的转接板10。在该转接板10上层叠着8层芯片20。
转接板10具有多个贯通电极15。转接板10的多个第二贯通电极15的配置的间距大于层叠结构体的贯通电极25的配置的间距。在转接板10的下面，连接着与第二贯通电极15电连接的焊料球19。而且，虽然转接板10是其与外部基板之间变更布线尺寸的一例，在上述方式中是变更布线的间距，而作为其他例子，也可以是变更布线长度、布线的宽度等。
层叠于转接板10上的8层芯片20（20-1～20-8）由作为绝缘材料的密封树脂40密封。转接板10例如可以用玻璃环氧树脂、聚酰亚胺树脂、硅树脂构成。密封树脂40为了确保高可靠性而使用填充剂的含量多的热固化性树脂。例如作为密封树脂40可以使用填充剂的含量多的热塑性的环氧树脂。另外，也可以取代密封树脂40而用绝缘性陶瓷来密封。这里，转接板10优选用热导率高于密封树脂40的材料来形成。这样，就可以有效地向外部散热。
第一实施方式的半导体器件100在密封树脂40的上面具有将热散出的散热构件50。散热构件50例如可以使用如下的构件，即，用铝制成而具有多个散热片，增大了与外界接触的面积。
图1（b）是从电路区域22侧看到的1个芯片20的俯视图。如图1（b）所示，1个芯片20例如为边L3及边L4是10mm的正方形形状，厚度为30-80μm的大小。本实施方式中，1片芯片20具有8个电路区域22。多个电路区域22分别为具有近似矩形平面形状的三维区域。多个电路区域22分别还具有多个贯通电极25和多个焊盘27（参照图2）。多个焊盘27设于第一面侧的多个贯通电极25的表面上。
图1（b）中，在8个电路区域22中分别记载有A1、A2、B1、B2、C1、C2、D1、D2。该电路区域A1和电路区域A2表示具有大致同等的功能，该电路区域A1、A2和电路区域B2、B2表示具有不同的功能。例如，电路区域A1、A2为存储器电路区域，电路区域B1、B2为逻辑电路区域。当然这是一个例子，也可以1个芯片20的多个电路区域22全是存储器电路区域，另一个芯片20的多个电路区域22全是逻辑电路区域。在各电路区域22的周围形成有贯通电极25。另外，虽然在本实施方式中，1片芯片20具有8个电路区域A1、A2、B1、B2、C1、C2、D1及D2，然而1片芯片20只要具有至少一个电路区域即可。
图2（a）是图1（a）所示的半导体器件100的局部放大图，图2（b）是其进一步的局部放大图。如图2（a）及（b）所示，在具有二维矩阵排列的多个电路区域22的第一层的芯片20-1处，层叠具有二维矩阵排列的多个电路区域22d的第二层的芯片20-2。第二层的芯片20-2的多个贯通电极25与第一层的芯片20-1的多个贯通电极25由于在水平方向上设于相互对应的位置，因此芯片20的多个贯通电极25与芯片20的多个贯通电极25被借助焊盘27相互电连接。本实施方式中，第一层的芯片20-1的电路区域22与第二层的芯片20-2的电路区域22关于水平方向的位置完全地重合。
第一层的芯片20-1与第二层的芯片20-2是指在硅（Si）材料上利用曝光装置形成了几层的电路图案的芯片。贯通电极25例如可以用Au、Ag、Cu、Ni、W、SnAg、Poly-Si等各种导体构成。焊盘27例如可以用Sn/Pn、Au、Cu、Cu+SnAg等各种导体构成。本实施方式中，使用Poly-Si的贯通电极25，在焊盘27中使用Cu。另外，贯通电极25与焊盘27的截面设为20μm×20μm左右。
本实施方式中，第一层的芯片20-1与第二层的芯片20-2之间的导通，即各层间的电路区域22相互的电连接可以使用各种已知的方法来实施。例如，可以利用载重加热来进行芯片间的连接。另外，也可以在常温下仅利用载重的施加来进行芯片间的连接。还可以仅利用加热来进行芯片间的连接。另外，还可以利用超声波的施加来进行芯片间的连接。此外，也可以利用载重、加热及超声波的组合来进行芯片间的连接。作为具体例也可以利用本申请人申请的日本特开2005-251972等中公开的晶片重叠方法来连接。
如图2（a）及（b）所示，向第一层的芯片20-1和第二层的芯片20-2之间供给底部填充胶30。这里，使所供给的底部填充胶30接触芯片20的侧面。底部填充胶30由粘性低而发挥作为液体的性质的绝缘性树脂构成。具有作为液体的性质的底部填充胶30利用所谓的毛细管现象经第一层的芯片20-1与第二层的芯片20-2的间隙侵入至各芯片20的中心。这样，第一层的芯片20-1与第二层的芯片20-2的间隙就被利用具有作为液体的性质的底部填充胶30完全地填充。而且，底部填充胶30可以使用点胶机（needle dispenser）来供给。
在用热固化性树脂构成底部填充胶30的情况下，通过对热固化性的底部填充胶30加热，可以将其热固化。作为热固化性树脂的典型例，可以举出热固化性环氧树脂。如果只是将第一层的芯片20-1与第二层的芯片20-2的焊盘Cu利用载重加热连接，则在施加冲击载荷等的情况下，就会对芯片20施加很大的力，而如果底部填充胶30固化，则第一层的芯片20-1与第二层的芯片20-2就被密合地连接，变得牢固。而且，第一层的芯片20-1与第二层的芯片20-2的间隙L5优选设为10μm-30μm。
而且，以上的说明中，主要对第一层的芯片20-1和第二层的芯片20-2进行了说明，然而第一实施方式的半导体器件100是从第一层的芯片20-1起层叠第八层的芯片20-8。对于并未说明的第三层的芯片20-3到第八层的芯片20-8，是和第一层的芯片20-1与第二层的芯片20-2的连接相同的构成。
如果连接后的电路区域22由控制装置存取，则该电路区域22就会放热。当电路区域22特别是MPU、高速通信用设备等时，则由于频繁地进行信号的切换，因此很容易在动作中自行放热。
如图2（b）所示，在电路区域22的表面，即形成了电路图案的面产生放热区域HC。
另外，在一层的芯片20中形成8个电路区域22。这些电路区域22在一层的芯片20内相互连接，另外也有第一层的芯片20-1的电路区域22与第八层的芯片20-8的电路区域22连接的情况。
<半导体器件的放热>
图3（a）是表示第一实施方式的半导体器件100的各层的芯片20与底部填充胶30的示意图。此外，图3（b）表示8个电路区域22当中的电路区域B1、B2正在放热的状态。例如，将第一层的芯片20-1的电路区域B1、B2正在放热的状态表示于图3（b）的下段图中，将第四层的芯片20-4的电路区域B1、B2正在放热的状态表示于图3（b）的中段图中，将第八层的芯片20-8的电路区域B1、B2正在放热的状态表示于图3（b）的上段图中。以下，表示具有8个电路区域22的8层芯片20放热的情况下的热分析结果。
<<每个芯片层的最高温度及最大温差>>
图4表示每个芯片层的热分析结果。在该热分析中将半导体器件100的气氛温度设为45℃。另外，如图4（a）所示使电路区域B1、电路区域C1、电路区域D2及电路区域A2分别产生0.05W的放热量，总计产生0.2W的放热量。另外，如图1（a）及图2（a）所示在半导体器件100的上部有散热构件50，仅在该部分产生散热，在侧面及底面不使之散热而设为绝热状态。而且，将硅（Si）的热导率设为148（W/m℃），将比热设为750（J/kg℃），将密度设为2330kg/m3。
图4（b）所示的图表显示出在纵轴中表示温度的由芯片层的差别造成的温度状态。图表的左侧表示第一层的芯片20-1的电路区域B1、电路区域C1、电路区域D2及电路区域A2正在放热的情况。在半导体器件100内最大温度达到96.39℃，最低温度达到93.41℃。由此，半导体器件100内的最大温差ΔT达到2.98℃。
图表的中央表示第四层的芯片20-4的电路区域B1、电路区域C1、电路区域D2及电路区域A2正在放热的情况。在半导体器件100内最大温度达到96.22℃，最低温度达到93.39℃。由此，半导体器件100内的最大温差ΔT达到2.83℃。
曲线图的右侧表示第八层的芯片20-8的电路区域B1、电路区域C1、电路区域D2及电路区域A2正在放热的情况。在半导体器件100内最大温度达到96.17℃，最低温度达到93.31℃。由此，半导体器件100内的最大温差ΔT达到2.86℃。
在远离散热构件50的第一层集中地放热的情况下，最高温度、最大温差ΔT比较大。相反，在最接近散热构件50的第八层集中地放热的情况下，与第一层的情况相比最高温度受到抑制。而且，本热分析中是设想为DRAM而对电路区域B1提供0.0225W的放热能量，然而在逻辑LSI的情况下，由于产生与之相差几个数量级的放热能量，因此由放热场所的不同造成的最高温度、最大温差ΔT与本结果相比被进一步放大。
根据以上说明，在DRAM及逻辑LSI等层叠结构的半导体器件100中最好将存取集中的电路区域配置于接近散热构件50的第八层等处。换言之，推荐将在功能上驱动时间短、即存取频率低的电路区域22配置于远离冷却散热构件50的位置，将驱动时间长、即存取频率高的电路区域22配置于接近冷却散热构件50的位置。利用本方法可以抑制作为整体的热的最大温差，接近热应变少的均等热分布状态。
而且，本实施方式中，由于覆盖多个芯片20并与散热构件50接触的密封树脂40由单一材料形成，因此电路区域22与散热构件50之间的热导率是均匀的。由此，通过将多个电路区域22中的每单位面积的放热量越多的区域越靠近散热构件50进行配置，则多个电路区域22中的每单位面积的放热量越多的区域与散热构件50之间的热阻就会越小。也可以不是这样，例如通过将填充于每单位面积的放热量多的电路区域22与散热构件50之间的材料，设为与填充于每单位面积的放热量少的电路区域22与散热构件50之间的材料相比热导率高的材料等，来减小每单位面积的放热量多的电路区域22与散热构件50之间的热阻。
此外，具备存储功能的DRAM与具备运算功能的逻辑LSI在集成度、功能方面完全不同。通常来说，逻辑LSI与每单位面积（体积）的放热量小的DRAM相比，每单位时间的放热量大几个数量级。由此，即使存取频率为相同程度，在层叠逻辑LSI的情况下，也最好将逻辑LSI配置于接近散热构件50的第八层等处。换言之，推荐将每单位时间的放热量大的电路区域22或芯片20配置于接近散热构件50的位置。
<<同一层内的最高温度及最大温差>>
图5表示同一芯片层内的热分析结果。该热分析中将半导体器件100的气氛温度设为45℃。另外，如图1（a）及图2（a）所示，在半导体器件100的上部有散热构件50，仅在该部分产生散热，在侧面及底面中不散热而设为绝热状态。
如图5（a）所示，将第一层的芯片20-1中的电路区域22在中央配置电路区域B1至电路区域B4，在一方的周边配置电路区域A1及电路区域A3，在另一方的周边配置电路区域A2及电路区域A4。
图5（a-1）中，对于第一层的芯片20-1中的电路区域A1至电路区域A4以及电路区域B1至电路区域B4，使之均匀地产生0.025W的放热量。作为第一层的芯片20-1整体产生0.2W的放热量。将该情况下的温度状况表示于图5（b）的图表的左侧。在半导体器件100中最大温度达到96.21℃，最低温度达到93.52℃。由此，半导体器件100内的最大温差ΔT达到2.69℃。
图5（a-2）中，对于第一层的芯片20-1中的电路区域A1至电路区域A4，使之产生0.05W的放热量。作为第一层的芯片20-1整体产生0.2W的放热量，以第一层的芯片20-1总计来算设为与（a-1）同等的放热量。将该情况下的温度状况表示于图5（b）的图表的中央。在半导体器件100中最大温度达到96.31℃，最低温度达到93.54℃。由此，半导体器件100内的最大温差ΔT达到2.77℃。
图5（a-3）中，对于第一层的芯片20-1中的电路区域B1至电路区域B4，使之产生0.05W的放热量。作为第一层的芯片20-1整体产生0.5W的放热量，以第一层的芯片20-1总计来算设为与（a-1）同等的放热量。将该情况下的温度状况表示于图5（b）的图表的右侧。在半导体器件100中最大温度达到96.39℃，最低温度达到93.41℃。由此，半导体器件100内的最大温差ΔT达到2.98℃。
根据以上可知，在一层的芯片20中存在多个电路区域22的情况下，如图5（a-1）所示，均等地放热的一方可以减小最大温差ΔT。另外可知，在多个电路区域22中的一部分的电路区域22放热的情况下，与将向周边放热的电路区域22配置于中央相比，配置于周边的做法可以减小最大温差ΔT。
即，在DRAM及逻辑LSI等层叠结构的半导体器件100中，在一部分的电路区域22放热的情况下，最好将存取集中的电路区域配置于周边，而不是配置于中央。换言之，推荐将驱动时间长、即存取频率高的电路区域22在1层的芯片20内配置于周边。另外，即使存取频率为相同程度，在芯片20内混杂有逻辑LSI和DRAM的情况下，最好将逻辑LSI配置于周边。换言之，推荐将每单位时间的放热量大的电路区域22在芯片20内配置于周边。
<<热分布的监视>>
电路区域22根据其功能不同，存取频率、驱动周期时间、每单位时间的放热量等不同。另外，电路区域22在与散热构件50之间的相对距离关系方面也分别不同。考虑到这些，在上述实施方式中，对于芯片20或电路区域22的配置而言，对最适于散热的配置进行了说明。本实施方式中，将其进一步推进，以将作为半导体器件100整体的热分散最佳化为目的，在这些状态全部掌握后进行热控制。
图6（a）是与图1（a）所示的半导体器件100大致同等的结构，然而在第一层的芯片20-1内，具有热控制的热控制电路区域21。这是因为，由于热控制电路区域21是对8层芯片20的全部电路区域22进行控制，因此优选配置于容易监视存取频率及驱动周期时间的第一层。
图6（b）是关于热控制电路区域21进行的控制的流程图。
步骤S11中，热控制电路区域21监视各电路区域22的存取频率及驱动周期。
在步骤S13中，热控制电路区域21基于监视信息推定各电路区域22的放热量。由于热控制电路区域21已经存储有各电路区域22的每1次存取及驱动周期的放热量，因此可以通过监视存取频率及驱动周期来推定放热量或温度。
步骤S15中，热控制电路区域21基于推定出的各电路区域22的放热量，推定在半导体器件100中产生的最高温度及最大温差ΔT。考虑本实施方式中以8层芯片20构成这一点、散热构件50的位置等，来推定半导体器件100的最高温度及最大温差ΔT。
步骤S17中，热控制电路区域21判断半导体器件100的最大温差ΔT及最高温度是否在容许范围内。如果在容许范围内，则进入到步骤S11，仍然继续监视。如果在容许范围外，则进入到步骤S19。
步骤S19中，热控制电路区域21按照将半导体器件100的放热分散化的方式进行控制。
而且，虽然在本实施方式中将最高温度及最大温差ΔT作为参数，然而除此以外也可以在参数中加入每单位距离的热梯度等。
步骤S19中的按照将放热分散化的方式进行控制的方法有如下所示的方法。也就是说，将具有同等的功能的电路区域22预先在设计阶段在半导体器件100中分散配置于多个部位。此外，热控制电路区域21对远离散热构件50的位置的电路区域22进行减少存取频率、时间的控制，对接近散热构件50的位置的电路区域22进行增加存取频率、时间的控制。通过进行此种控制，热控制电路区域21就将半导体器件100的最大温差ΔT及最高温度导向容许范围内。
而且，作为将在芯片20中具有同等的功能的电路区域22设于多个部位的一例，可以举出为了弥补制造时的缺陷等而使之具有冗余性（redundancy）。即，有时除了使用预定的电路区域22以外，还设置具有与该电路区域22同等的功能的作为冗余电路的电路区域22。该情况下，对使用预定的电路区域22和与之对应的冗余电路的电路区域22进行上述控制。
图7及图8是表示使半导体器件100的最高温度降低的具体例的图。在如图7（a）所示第一层的芯片20-1内的电路区域B1及电路区域B2的2个部位持续放热的情况下，可以得到如图7（b）所示的时间的温度分析。
该情况下，在稳定时第一层的最高温度在电路区域B2中达到96.81℃，最低温度在电路区域C2中达到95.5℃。此外电路区域B1达到96.53℃。顺便地说，电路区域B1的最高温度低于电路区域B2的最高温度是因为，电路区域B1的三个方向被热导率良好的硅（Si）的电路区域A1、电路区域C1及电路区域D2包围。
根据该结果，为使第一层的最高温度低于96.81℃，在第一层的最高温度达到96.81℃之前，将存取切换到具有相同的功能的尽可能不相邻的远方的电路区域22。通过像这样在该电路区域22到达最高温度之前依次切换放热部位，就可以将最高温度本身压制得很低。具体来说如下所示。
图8表示将电路区域B2和电路区域B1切换时的温度上升。当最初仅对电路区域B2供电输入而使之有效时，温度即慢慢地上升。在一直这样不切换的情况下，如虚线所示达到96.81℃。所以，在时刻T1切换为具有相同的功能的电路区域B1。虽然电路区域B1也受到周围温度上升的影响而温度已经上升，然而当对电路区域B1供电输入而使之有效时，温度即上升。另一方面，电路区域B2的温度下降。
为了限制电路区域B1的温度的上升，在时刻T2停止对电路区域B1的电输入而再次切换为电路区域B2。电路区域B2的温度已有一定程度的降低，从该温度起电路区域B2的温度上升。另外，为了限制电路区域B2的温度的上升，在时刻T3停止对电路区域B2的电输入而再次切换到电路区域B1。将其依次反复进行下去。由于输入能量相同，因此放热部位的不均匀化得到缓解，将半导体器件100整体平均化。这样，就可以在比最高温度96.81℃低Δtt的规定温度下驱动半导体器件100整体。
而且，在从一个电路区域切换到另外的电路区域的情况下，在所切换的候补的电路区域的温度也高时，则再将其他的电路区域作为切换的候补。将其依次反复进行下去。另外，在成为候补的电路区域有多个的情况下，可以从与目前被驱动的电路区域距离远的电路区域起切换。
<<利用虚拟驱动进行热分散>>
对本来也可以不驱动的停止中的电路区域22也供电输入而使之有效，进行故意地使之放热的虚拟驱动。这样，就可以避免热应变仅集中于局部地放热的电路区域22周边。该方法在电路起动时等与稳定时相比放热区域与非放热区域的温差容易变大的过渡状态时尤其有效。而且，如果例如从与相对于放热的电路区域22来说上下、左右对称位置接近的区域中选择虚拟驱动的电路区域22，则可以使作为半导体器件100整体的热变形从不对称接近对称形，可以避免半导体器件100的热变形。
而且，虚拟驱动的电路区域22并非总是进行虚拟驱动，如果该电路区域22需要进行必需的动作，则可以进行本来的驱动。
图9表示了关于同一芯片层内的放热电路区域的配置的比较。图9（a）中，表示电路区域B1及电路区域B4正在放热的情况。电路区域B1与电路区域B4被沿着相互的界面互相错开地配置，本实施例中只是在各自的角部接触，没有一边整体接触的情况。另一方面，图9（b）中，电路区域B1与电路区域B2正在放热，然而电路区域B1与电路区域B2中将一边相接（共有）地放热。由于热必然是从放热区域传导至非放热区域，因此电路区域的温度在一定程度上是根据正在放热的电路区域以何种程度的面积与未放热的电路区域接触而决定的。所以，只要求出正在放热的电路区域与未放热的电路区域接触的面积即可，而这可以通过将各电路区域的大小设为短边a、长边b、厚度t，计算同一芯片层内的正在放热的电路区域与未放热的电路区域相互共有的界面的面积，来简单地计算。顺便地说，各电路区域的平面的面积S可以表示为S=a×b。
在图9（a）的情况下，电路区域B1及电路区域B4的3条边与未放热的电路区域接触，而在图9（b）的情况下，正在放热的电路区域B1及电路区域B2各自共有一条边，以2条边与未放热的电路区域接触。由此，图9（b）的一方与图9（a）相比，与未放热的电路区域接触的正在放热的电路区域的面积合计小S=2×b×t。如果从正在放热的电路区域看，则由于未放热的电路区域是低温的热吸收体，因此在正在放热的电路区域的周围与未放热的电路区域较多地接触的一方就会具有较多的冷却路径。如果将正在放热的电路区域B1、电路区域B2及电路区域B4的放热量设为相同，则正在放热的电路区域的配置为图9（a）所示的情况的一方就会具有较多的冷却路径，导致同一芯片层内的最高温度的降低及温差（最高温度与最低温度的差）的减少。这也可以利用上述的热分析方法确认。
虽然在图9中并未图示，然而也可以考虑将正在放热的电路区域与未放热的电路区域相互分离而完全不接触的配置。例如，可以考虑仅电路区域B1与电路区域A4放热的情况，而即使设为此种配置，由于与未放热的电路区域较多地接触，因此也可以期待同一芯片层内的最高温度的降低及温差（最高温度与最低温度的差）的减少。此外，虽然在图9中将一个芯片层内8等分，然而并不限定于8等分。既可以是比之少的分割数，也可以是比之多的分割数。另外，分割也不需要等分地分割。即使在以不同的大小分割的情况下，只要是按照不会实质性地产生正在放热的电路区域相互共有的界面的面积的方式离散地配置，就可以期待完全相同的效果。另外，虽然在本实施例中以长方形分割，然而并不限定于该形状。此外，虽然在图9中处置8个电路区域当中的2个电路区域放热的情况，然而并不限于仅2个电路区域放热。即使在3个以上的电路区域放热的情况下，只要按照不会实质性地产生相互共有的界面的面积的方式离散地配置，就可以实现同一芯片层内的最高温度的降低及温差（最高温度与最低温度的差）的减少。这也可以利用上述的热分析方法确认。
如果对图9（a）与图9（b）的差别进行一般性的说明，则在图9（b）的情况下，同一芯片层内相邻的2个正在放热的电路区域B1及B2具有共有的界面的面积，也就是说，该情况下面积S=b×t成为共有的界面的面积，可以称为具有该面积的配置。然而，在图9（a）的情况下，正在放热的电路区域B1及B4被离散地配置，各自只是在角部接触。该情况下没有共有的界面的面积。由于如果从正在放热的电路区域看，则未放热的电路区域是“低温的吸热体（=冷却源）”，因此图9（a）的构成一方与图9（b）的构成相比，就会多具有2×b×t的面积的冷却路径，其结果是，可以实现最高温度的降低、ΔT的减少。像这样，就需要因电路的驱动而同时地放热的电路区域之间的界面不被共有。即，有效的做法是，将多个电路区域中的因电路的驱动而同时地放热的第一电路区域与第二电路区域按照不会实质性地产生相互共有的界面的面积的方式离散地配置。
图10表示了同一芯片内在重复的时间带中被驱动的电路区域B3与电路区域B4的配置例。如该图所示，电路区域B3与电路区域B4被配置为，沿着相互的界面互相错开。这里，电路区域B3与电路区域B4的一部分沿着界面互相错开，而剩余的部分从与界面正交的方向看重合。应用了本配置例的芯片中，与图9（b）的情况相比，可以减小电路区域B3与电路区域B4共有的界面的面积（S=c×t），可以扩大冷却路径。
图11表示了将具有图1（b）的俯视图中所示的8个电路区域A1、A2、B1、B2、C1、C2、D1、D3的半导体芯片20（20-1-20-5）层叠5层的半导体器件的剖面图，表示了关于不同的芯片层中的两个正在放热的电路区域的配置的比较。虽然严格地说配置有如图2所示的底部填充胶30或密封树脂40，然而在图11中省略。
图11（a）中，表示第二层的电路区域A2与第四层的电路区域B1、或者第二层的电路区域C1与第四层的电路区域D2正在放热的情况。在该情况下，由于正在放热的电路区域被相互分离，被隔着由未放热的电路区域所占的层地配置，因此正在放热的电路区域成为其所接触的周围的5个面正在放热的电路区域。
另一方面，图11（b）中，表示第三层的电路区域B1与第四层的电路区域B1正在放热的情况。第二层的电路区域B1与第三层的电路区域B1相邻。所以，如果计算2个正在放热的电路区域B1（第三层和第四层的B1）的相对于未放热的电路区域的面积，则图11（b）的一方小S=2×a×b。如果从正在放热的电路区域看，则由于未放热的电路区域是低温的热吸收体，因此在未放热的电路区域B1的周围与未放热的电路区域较多地接触的一方就会具有较多的冷却路径。当然图11（b）的配置并不仅限于第三层的电路区域B1与第四层的电路区域B1正在放热的情况。也可以是相邻的任意的半导体芯片层间。此外，虽然在图11（b）的情况下，是第二层的电路区域B1与第三层的电路区域B1从图的上下方向（图11是从横剖面方向）看完全重合的情况，然而根据电路区域的大小不同，也有不完全重合的情况。在该情况下也是在相邻的芯片间正在放热的电路区域具有共有的界面的面积。
如果对图11（a）与图11（b）的差别进行一般性的说明，则在图11（b）的情况下，在相邻的芯片间正在放热的电路区域具有共有的界面的面积，也就是说，在该情况下，面积S=a×b成为共有的界面的面积，可以称为具有该面积的配置。然而，在图11（a）的情况下，该未放热的电路区域被离散地配置，在该情况下没有共有的界面的面积，共有的界面的面积为零。换言之，图11（a）的构成中2个正在放热的电路区域在高度方向上不相邻，而图11（b）的构成中是相邻的（邻层、相同区段），其结果是，与图11（a）的构成相比未放热的电路区域的冷却路径少面积2×S，由此就可以实现作为层叠型半导体器件的最高温度的降低或由热分布的不均造成的最大温差ΔT的减少。而且，虽然严格地说在被层叠的半导体芯片的各层间设有底部填充胶30（参照图2），然而该底部填充胶30很薄，从正在放热的电路区域看基本上无法期待由吸热所带来的冷却效果。
像这样，作为层叠有多个半导体芯片20的层叠型半导体器件，在相互邻接的第一半导体芯片与第二半导体芯片中，在具有因电路的驱动而放热的第一电路区域的第一半导体芯片、与具有因电路的驱动而与第一电路区域同时地放热的第二电路区域的第二半导体芯片之间，需要按照在第一电路区域与上述第二电路区域中不会实质性地产生相互共有的界面的面积的方式，离散地配置第一及第二电路区域。
即，需要将第一电路区域与第二电路区域按照沿着相互的界面互相错开的方式配置，使得界面整体不会接触。在该情况下，通过将第一电路区域与第二电路区域的整体错开，仅使边与边、或角部与角部接触，就可以有效地提高散热效果。但是，如图12（a）、（b）所示，在将第一电路区域与第二电路区域配置为，在芯片层叠方向上看局部错移，剩余的部分重合的情况下，与图11（b）的情况相比，也可以使第一电路区域与第二电路区域共有的界面的面积更小，可以扩大冷却路径。
另外，图13中，表示了电路区域B1的配置例。如该图所示，本配置例中，在将在重复的时间带中被驱动的多个电路区域B1沿芯片层叠方向相接地配置的情况下，在沿芯片层叠方向排列的电路区域B1的列中，配置至少一层作为非驱动的不放热的非放热区域。这样，就可以确保芯片层叠方向上的散热路径。
而且，显而易见，第一电路区域及上述第二电路区域是与其他的电路区域相比存取时间更多的电路区域。另外，在第一电路区域及第二电路区域为逻辑电路区域的情况下，与其他的电路区域相比放热量大，本实施方式的构成是有效的。另外，如图6所示，在第一层的芯片20-1内，为了对8层的芯片20的所有电路区域22进行控制，也可以具有热控制的热控制电路区域21。
<半导体器件的放热>
下面，对图9到图13中说明的放热的电路区域，更具体来说，对热分布进行热分析。
图14到图17是根据电路区域相互共有的界面的大小来热分析出形成何种热分布的结果。
图14的左图是表示图3（a）中所示的第一实施方式的半导体器件100的各层的芯片20与底部填充胶30的示意图。此外，在情形1中，表示8个电路区域22当中，第一层的芯片20-1的电路区域A1正在放热、第二层的芯片20-2的电路区域A1正在放热、第三层的芯片20-3的电路区域A1正在放热的状态。在情形2中，表示8个电路区域22当中，第一层的芯片20-1的电路区域A1正在放热、第二层的芯片20-2的电路区域B2正在放热、第三层的芯片20-3的电路区域D1正在放热的状态。也就是说，情形1的电路区域相互共有的界面大，情形2的电路区域相互共有的界面小。而且，情形1及情形2都将放热的3个电路区域的合计热量设为0.2W，向外部环境的散热条件也设为相等。
图15是表示了半导体器件100的热分析结果的图，上段为情形1的热分析结果，下段为情形2的热分析结果。这些图中，为了说明的方便，情形1及情形2都是去掉底部填充胶30地描绘的。图15的热分析中，颜色浅（白）的一方表示高温度，颜色深（黑）的一方表示低温度。
上段所示的情形1的左图是从图14的上面看到的热分析分布，是第八层的芯片20-8的热分布。从第八层的芯片20-8的电路区域A1到电路区域B2温度慢慢地降低。另外，情形1的右图是从图14的下面看到的热分析分布，是第一层的芯片20-1的热分布。可知第一层的芯片20-1的电路区域A1中温度变得非常高，从电路区域A1到电路区域B2温度慢慢地降低。可知仅在第一层的芯片20-1中就产生约2.4℃以上的温差。
下段所示的情形2的左图是从图14的上面看到的热分析分布，是第八层的芯片20-8的热分布。从第八层的芯片20-8的电路区域D1到电路区域C2温度慢慢地降低。第八层的芯片20-8的各电路区域的温差约为0.6℃以下，温差非常小。另外，情形1的右图是从图14的下面看到的热分析分布，是第一层的芯片20-1的热分布。第一层的芯片20-1的电路区域A1、电路区域B2及电路区域D1中温度变高，电路区域B1、C1、C2的温度低。可以理解，虽然第一层的芯片20-1的电路区域A1正在放热，然而热向其他的电路区域扩散，并且可以理解，因第二层的芯片20-2的电路区域B2及第三层的芯片20-3的电路区域D1的放热，第一层的芯片20-1的电路区域B2及电路区域D1也将热吸收。
<<半导体器件的最高温度、最低温度及最大温差>>
图15是表示情形1及情形2的半导体器件的热分析结果的图表。图16（a）所示的图表表示在纵轴中显示温度的放热的电路区域的分散效果的比较1。图表的左侧表示情形1及情形2的半导体器件100的电路区域的最高温度，图表的右侧表示情形1及情形2的半导体器件100的电路区域的最低温度。
情形1中，如图16（a）所示，半导体器件100内最大温度达到97.76℃，最低温度达到95.25℃。由此，如图16（b）所示，半导体器件100内的最大温差ΔT达到2.51℃。
情形2中，图16（a）所示的半导体器件100内最大温度达到96.44℃，最低温度达到95.47℃。由此，如图16（b）所示，半导体器件100内的最大温差ΔT达到0.97℃。如果减小放热电路区域相互共有的界面，则可以将温差减小2倍以上。
<<内置有8个DRAM和控制器LSI的半导体器件>>
图17表示将8层半导体芯片20（20-1-20-8），具体来说是将8个512Mbit DRAM和1个逻辑LSI（控制器LSI）29在单一的封装内层叠的半导体器件200。而且，对于与图1相同的构件使用相同的编号。
图14中表示在第一层的芯片20-1与第二层的芯片20-2之间形成有底部填充胶30的例子，然而如图17所示，在半导体器件200的底面配置有作为形成连接布线的中继用基板的转接板10，在其下配置有逻辑LSI29。在并非配置底部填充胶30而是配置转接板10的情况下，也优选减小电路区域相互共有的界面。由于逻辑LSI29是其整体放热，因此为减小8层半导体芯片20的电路区域相互共有的界面，最好尽可能不使用第一层的电路区域。
<散热构件的配置>
虽然在上述的多个实施方式中，也可以如图1所示，半导体器件100在密封树脂40的上面具有散出热的散热构件50，然而如图18所示，有各种冷却方法。
图18是在半导体器件中改变散热构件50的配置或配置制冷剂管52的图。图18（a）所示的第二半导体器件110与图1（a）的第一半导体器件100不同，并非在密封树脂40的上面具备散热构件50的构成，而是在密封树脂40的侧面具备散热构件50。第二半导体器件110中并非容易将热从第八层的芯片20-8中散逸，而是容易将热从所有的芯片20的周边侧散逸。
图18（b）所示的第三半导体器件120与图18（a）的第二半导体器件110不同，并非具备散热构件50的构成，而是具备制冷剂管52的构成。这是因为，通过不采用使用散热构件50的空冷，而是在制冷剂管52中流过制冷剂，例如水，来更为有力地强制性地实现冷却。该情况下也容易将热从所有的芯片20的周边侧散逸。
图18（c）所示的第四半导体器件130是除了图1（a）的第一半导体器件110的构成以外还具备制冷剂管52的构成。不仅利用使用散热构件50的空冷将热从上面散逸，而且还从侧面将热有力地散逸。
图18（d）是第五半导体器件的局部放大图。该第五半导体器件是在芯片20与芯片20之间的底部填充胶30中配置了微型排水管54的例子。除了第一半导体器件110的构成以外还具备制冷剂管52。通过在微型排水管54中流过制冷剂，例如水，就可以更为直接地将芯片冷却。既可以是微型排水管54单独的冷却，也可以是使用微型排水管54和散热构件50的冷却。
对于这些第二半导体器件110、第三半导体器件120、第四半导体器件130及第五半导体器件，也可以应用上述的实施方式。
在以上的说明中，使用远离或接近散热构件50这样的用语说明本实施方式，而这是因为以作为绝缘材料的密封树脂40具有均匀的热导率为前提的。如果散热构件50与放热源之间是相同的热导率，则远离散热构件50就难以将热散逸，接近散热构件50就容易将热散逸。另一方面，在散热构件50与放热源之间有热导率高的构件等时，即使距离远也容易将热散逸。所以，在一般化地考虑的情况下，以如下的示意表示，即，所谓难以将热散逸的状态是指热阻大的状态（或热导小的状态），所谓容易将热散逸的状态是指热阻小的状态（或热导大的状态）。
虽然在上述实施方式中，在第一层的芯片20-1内配置了热控制的热控制电路区域21，然而也可以配置于第二层的芯片20-2中。另外，也可以不用在半导体器件100内设置热控制电路区域21，而是利用来自其他的半导体器件的控制来控制半导体器件100的热分布。此外，虽然用将芯片20分割为8个的电路区域22进行说明，然而在电路区域22内设置进一步分割为多个的面向特殊用途的电路区域的情况下也是相同的。
另外，虽然在上述实施方式中，将散热构件50或制冷剂管52设于半导体器件100中，然而也可以不用主动地设置散热构件50或制冷剂管52，而是通过将密封树脂40设为热导率良好的材料而从整体中散热。

Claims (51)

1.一种层叠型半导体器件，是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，其特征在于，
按照伴随着所述电路区域的驱动从所述电路区域中放出的热被分散的方式，配置所述电路区域。
2.根据权利要求1所述的层叠型半导体器件，其特征在于，具备用于散出从所述电路区域中放出的热的散热部，
按照使多个所述电路区域中的每单位面积的放热量越多的区域与所述散热部之间的热阻越小的方式，配置所述电路区域。
3.根据权利要求2所述的层叠型半导体器件，其特征在于，具备密封部，该密封部覆盖多个所述电路区域，并由与所述散热部接触的单一材料形成，
按照使多个所述电路区域中的每单位面积的放热量越多的区域与所述散热部越接近的方式，配置所述电路区域。
4.根据权利要求2所述的层叠型半导体器件，其特征在于，多个所述电路区域中的每单位面积的放热量最多的区域是逻辑电路区域。
5.根据权利要求2所述的层叠型半导体器件，其特征在于，多个所述电路区域中存取时间越多的区域每单位面积的放热量越多。
6.根据权利要求2所述的层叠型半导体器件，其特征在于，多个所述半导体芯片的任一个与用于在其与外部基板之间变更布线尺寸的薄型布线基板连接。
7.根据权利要求1所述的层叠型半导体器件，其特征在于，在多个所述半导体芯片的至少一个中具备在时间上被重复地驱动的多个所述电路区域，
该多个电路区域被相互分离地配置。
8.根据权利要求1所述的层叠型半导体器件，其特征在于，在时间上被重复地驱动的多个所述电路区域与多个所述半导体芯片的至少一个相互接触地配置，
该多个电路区域按照至少一部分沿着相互的界面互相错开的方式配置。
9.根据权利要求8所述的层叠型半导体器件，其特征在于，该多个电路区域具有角部，在所述角部相互接触地配置。
10.根据权利要求1所述的层叠型半导体器件，其特征在于，作为多个所述半导体芯片中的一个的第一半导体芯片具备被驱动的第一电路区域，
作为多个所述半导体芯片中的一个且与所述第一半导体芯片接触地配置的第二半导体芯片具备与所述第一电路区域在时间上被重复地驱动的第二电路区域，
所述第一电路区域与所述第二电路区域相互分离地配置。
11.根据权利要求1所述的层叠型半导体器件，其特征在于，作为多个所述半导体芯片中的一个的第一半导体芯片具备被驱动的第一电路区域，
作为多个所述半导体芯片中的一个且与所述第一半导体芯片接触地配置的第二半导体芯片具备与所述第一电路区域在时间上被重复地驱动的第二电路区域，
所述第一电路区域与所述第二电路区域按照至少一部分沿着相互的界面互相错开的方式配置。
12.根据权利要求11所述的层叠型半导体器件，其特征在于，所述第一电路区域及所述第二电路区域具有角部，在所述角部相互接触地配置。
13.根据权利要求1所述的层叠型半导体器件，其特征在于，作为多个所述半导体芯片中的一个的第一半导体芯片具备被驱动的第一电路区域，
作为多个所述半导体芯片中的一个的第二半导体芯片具备第二电路区域，该第二电路区域与所述第一电路区域在芯片层叠方向上重叠，与所述第一电路区域在时间上被重复地驱动，
具备配置于所述第一电路区域与所述第二电路区域之间的非放热区域。
14.根据权利要求13所述的层叠型半导体器件，其特征在于，具备与所述第一电路区域及所述第二电路区域的至少一方在芯片层叠方向上重叠地配置、驱动的驱动电路区域。
15.根据权利要求13所述的层叠型半导体器件，其特征在于，具备加强构件，该加强构件配置于所述第一半导体芯片与所述第二半导体芯片之间，加强所述第一半导体芯片与所述第二半导体芯片的结合，
所述非放热区域配置于所述加强构件中。
16.根据权利要求13所述的层叠型半导体器件，其特征在于，具备中继基板，该中继基板配置于所述第一半导体芯片与所述第二半导体芯片之间，将所述第一半导体芯片与所述第二半导体芯片电连接，
所述非放热区域配置于所述中继基板中。
17.一种层叠型半导体器件，是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，其特征在于，
具备控制电路，该控制电路按照伴随着所述电路区域的驱动从所述电路区域中放出的热被分散的方式，控制所述电路区域的驱动。
18.根据权利要求17所述的层叠型半导体器件，其特征在于，所述控制电路推定被驱动的所述电路区域的放热量或温度，控制所述电路区域的驱动。
19.根据权利要求18所述的层叠型半导体器件，其特征在于，所述控制电路监视所述电路区域的驱动时间或驱动周期，根据该驱动时间或该驱动周期推定所述电路区域的放热量或温度。
20.根据权利要求18所述的层叠型半导体器件，其特征在于，具备具有相同功能的多个所述电路区域，
所述控制电路在具有相同功能的多个所述电路区域中的被驱动的所述电路区域的放热量或温度超过阈值的情况下，将驱动切换到与该电路区域具有相同功能的其他的所述电路区域。
21.根据权利要求17所述的层叠型半导体器件，其特征在于，具备用于散出从所述电路区域中放出的热的散热部，并且具备具有相同功能的多个所述电路区域，
所述控制电路对于具有相同功能的多个所述电路区域中与所述散热部之间的热阻越小的区域越增加驱动时间。
22.根据权利要求17所述的层叠型半导体器件，其特征在于，多个所述电路区域中的至少一个被作为热产生用的虚拟电路区域使用。
23.一种层叠型半导体器件，是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，其特征在于，
在多个所述半导体芯片的至少一个中具备在时间上被重复地驱动的多个所述电路区域，
该多个电路区域被相互分离地配置。
24.根据权利要求23所述的层叠型半导体器件，其特征在于，多个所述电路区域中的每单位面积的放热量最多的区域是逻辑电路区域。
25.根据权利要求23所述的层叠型半导体器件，其特征在于，多个所述电路区域中存取时间越多的区域每单位面积的放热量越多。
26.根据权利要求23所述的层叠型半导体器件，其特征在于，在多个所述半导体芯片之间，配置有加强所述半导体芯片之间的结合的加强构件、或将所述半导体之间电连接的中继基板。
27.一种层叠型半导体器件，是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，其特征在于，
在多个所述半导体芯片的至少一个中相互接触地配置有在时间上被重复地驱动的多个所述电路区域，
该多个电路区域被配置为，至少一部分沿着相互的界面互相错开。
28.根据权利要求27所述的层叠型半导体器件，其特征在于，多个所述电路区域中的每单位面积的放热量最多的区域是逻辑电路区域。
29.根据权利要求27所述的层叠型半导体器件，其特征在于，多个所述电路区域中存取时间越多的区域每单位面积的放热量越多。
30.根据权利要求27所述的层叠型半导体器件，其特征在于，在多个所述半导体芯片之间，配置有加强所述半导体芯片之间的结合的加强构件、或将所述半导体之间电连接的中继基板。
31.根据权利要求27所述的层叠型半导体器件，其特征在于，该多个电路区域具有角部，在所述角部被相互接触地配置该多个电路区域。
32.一种层叠型半导体器件，是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，其特征在于，
作为多个所述半导体芯片中的一个的第一半导体芯片具备被驱动的第一电路区域，
作为多个所述半导体芯片中的一个且与所述第一半导体芯片接触地配置的第二半导体芯片具备与所述第一电路区域在时间上被重复地驱动的第二电路区域，
所述第一电路区域和所述第二电路区域被相互分离地配置。
33.根据权利要求32所述的层叠型半导体器件，其特征在于，多个所述电路区域中的每单位面积的放热量最多的区域是逻辑电路区域。
34.根据权利要求32所述的层叠型半导体器件，其特征在于，多个所述电路区域中存取时间越多的区域每单位面积的放热量越多。
35.根据权利要求32所述的层叠型半导体器件，其特征在于，在多个所述半导体芯片之间，配置有加强所述半导体芯片之间的结合的加强构件、或将所述半导体之间电连接的中继基板。
36.一种层叠型半导体器件，是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，其特征在于，
作为多个所述半导体芯片中的一个的第一半导体芯片具备被驱动的第一电路区域，
作为多个所述半导体芯片中的一个且与所述第一半导体芯片接触地配置的第二半导体芯片具备与所述第一电路区域在时间上被重复地驱动的第二电路区域，
所述第一电路区域及所述第二电路区域被配置为，至少一部分沿着相互的界面互相错开。
37.根据权利要求36所述的层叠型半导体器件，其特征在于，多个所述电路区域中的每单位面积的放热量最多的区域是逻辑电路区域。
38.根据权利要求36所述的层叠型半导体器件，其特征在于，多个所述电路区域中存取时间越多的区域每单位面积的放热量越多。
39.根据权利要求36所述的层叠型半导体器件，其特征在于，在多个所述半导体芯片之间，配置有加强所述半导体芯片之间的结合的加强构件、或将所述半导体之间电连接的中继基板。
40.根据权利要求36所述的层叠型半导体器件，其特征在于，所述第一电路区域及所述第二电路区域具有角部，在所述角部被相互接触地配置。
41.一种层叠型半导体器件，是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件，其特征在于，
作为多个所述半导体芯片中的一个的第一半导体芯片具备被驱动的第一电路区域，
作为多个所述半导体芯片中的一个的第二半导体芯片，具备第二电路区域，所述第二电路区域与所述第一电路区域沿芯片层叠方向重叠地配置，与所述第一电路区域在时间上被重复地驱动，
该层叠型半导体器件还具备非放热区域，所述非放热区域配置于所述第一电路区域与所述第二电路区域之间。
42.根据权利要求41所述的层叠型半导体器件，其特征在于，具备加强构件，该加强构件配置于所述第一半导体芯片与所述第二半导体芯片之间，加强所述第一半导体芯片与所述第二半导体芯片的结合，
所述非放热区域配置于所述加强构件中。
43.根据权利要求41所述的层叠型半导体器件，其特征在于，具备中继基板，该中继基板配置于所述第一半导体芯片与所述第二半导体芯片之间，将所述第一半导体芯片与所述第二半导体芯片电连接，
所述非放热区域配置于所述中继基板中。
44.根据权利要求41所述的层叠型半导体器件，其特征在于，多个所述电路区域中的每单位面积的放热量最多的区域是逻辑电路区域。
45.根据权利要求41所述的层叠型半导体器件，其特征在于，多个所述电路区域中存取时间越多的区域每单位面积的放热量越多。
46.一种层叠型半导体器件的控制方法，是层叠有多个半导体芯片、该半导体芯片各自具有至少一个电路区域的层叠型半导体器件的控制方法，其特征在于，
按照伴随着所述电路区域的驱动从所述电路区域中放出的热被分散的方式，控制所述电路区域的驱动。
47.根据权利要求46所述的层叠型半导体器件的控制方法，其特征在于，推定被驱动的所述电路区域的放热量或温度，控制所述电路区域的驱动。
48.根据权利要求47所述的层叠型半导体器件的控制方法，其特征在于，监视所述电路区域的驱动时间或驱动周期，根据该驱动时间或该驱动周期推定所述电路区域的放热量或温度。
49.根据权利要求47所述的层叠型半导体器件的控制方法，其特征在于，在具备具有相同功能的多个所述电路区域的情况下，如果具有相同功能的多个所述电路区域中的被驱动的所述电路区域的放热量或温度超过阈值，则将驱动切换到具有与该电路区域相同功能的其他的电路区域。
50.根据权利要求46所述的层叠型半导体器件的控制方法，其特征在于，在具备用于散出从所述电路区域中放出的热的散热部，并且具备具有相同功能的多个所述电路区域的情况下，对于具有相同功能的多个所述电路区域中的与所述散热部之间的热阻越小的区域，越增加驱动时间。
51.根据权利要求46所述的层叠型半导体器件的控制方法，其特征在于，将多个所述电路区域中的至少一个也作为热产生用的虚拟电路区域使用。
CN201310102406.6A 2007-07-27 2008-07-25 层叠型半导体器件 Active CN103219326B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2007196767 2007-07-27
JP2007-196767 2007-07-27
JP2007-325604 2007-12-18
JP2007325604 2007-12-18
CN2008801088879A CN101836294B (zh) 2007-07-27 2008-07-25 层叠型半导体器件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2008801088879A Division CN101836294B (zh) 2007-07-27 2008-07-25 层叠型半导体器件

Publications (2)

Publication Number Publication Date
CN103219326A true CN103219326A (zh) 2013-07-24
CN103219326B CN103219326B (zh) 2016-12-28

Family

ID=40304301

Family Applications (3)

Application Number Title Priority Date Filing Date
CN2008801088879A Active CN101836294B (zh) 2007-07-27 2008-07-25 层叠型半导体器件
CN201110356848.4A Active CN102427074B (zh) 2007-07-27 2008-07-25 层叠型半导体器件
CN201310102406.6A Active CN103219326B (zh) 2007-07-27 2008-07-25 层叠型半导体器件

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN2008801088879A Active CN101836294B (zh) 2007-07-27 2008-07-25 层叠型半导体器件
CN201110356848.4A Active CN102427074B (zh) 2007-07-27 2008-07-25 层叠型半导体器件

Country Status (6)

Country Link
US (3) US8299848B2 (zh)
JP (2) JP5600939B2 (zh)
KR (1) KR101477323B1 (zh)
CN (3) CN101836294B (zh)
TW (1) TWI470762B (zh)
WO (1) WO2009017070A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130286595A1 (en) * 2012-04-27 2013-10-31 Qualcomm Incorporated Thermal management floorplan for a multi-tier stacked ic package
US8816494B2 (en) * 2012-07-12 2014-08-26 Micron Technology, Inc. Semiconductor device packages including thermally insulating materials and methods of making and using such semiconductor packages
JP6101047B2 (ja) 2012-11-07 2017-03-22 キヤノン株式会社 情報処理装置及びその制御方法、並びにプログラム
JP6004927B2 (ja) * 2012-12-07 2016-10-12 キヤノン株式会社 情報処理装置、その制御方法、及びプログラム
JP2015041395A (ja) 2013-08-20 2015-03-02 キヤノン株式会社 情報処理装置及びその制御方法、並びに、そのプログラムと記憶媒体
KR20150037166A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 칩 아이디 부여 방법
JP6455154B2 (ja) * 2015-01-08 2019-01-23 株式会社デンソー 車両用電子機器
US10303398B2 (en) * 2017-10-26 2019-05-28 Advanced Micro Devices, Inc. Swizzling in 3D stacked memory
WO2019107400A1 (ja) * 2017-11-28 2019-06-06 京セラ株式会社 電子素子実装用基板、電子装置および電子モジュール
KR102568896B1 (ko) * 2018-04-19 2023-08-21 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
CN114334854A (zh) * 2020-09-30 2022-04-12 华为技术有限公司 芯片及其制造方法、电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009228A (ja) * 2000-06-20 2002-01-11 Seiko Epson Corp 半導体装置
CN1490874A (zh) * 2002-09-30 2004-04-21 ��ʽ���綫֥ 叠层式半导体器件
JP2004158892A (ja) * 2004-02-27 2004-06-03 Hitachi Ltd メモリモジュール
JP2006295059A (ja) * 2005-04-14 2006-10-26 Denso Corp 半導体装置およびその製造方法
JP2006319243A (ja) * 2005-05-16 2006-11-24 Elpida Memory Inc メモリモジュールおよびその製造方法
US20060286822A1 (en) * 2005-06-17 2006-12-21 Jochen Thomas Multi-chip device and method for producing a multi-chip device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61112338A (ja) * 1984-11-07 1986-05-30 Hitachi Micro Comput Eng Ltd 半導体装置
JP2605968B2 (ja) * 1993-04-06 1997-04-30 日本電気株式会社 半導体集積回路およびその形成方法
US5502838A (en) * 1994-04-28 1996-03-26 Consilium Overseas Limited Temperature management for integrated circuits
US6255899B1 (en) * 1999-09-01 2001-07-03 International Business Machines Corporation Method and apparatus for increasing interchip communications rates
JP3725453B2 (ja) * 2001-07-27 2005-12-14 株式会社東芝 半導体装置
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US7085945B2 (en) * 2003-01-24 2006-08-01 Intel Corporation Using multiple thermal points to enable component level power and thermal management
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7051221B2 (en) * 2003-04-28 2006-05-23 International Business Machines Corporation Performance throttling for temperature reduction in a microprocessor
EP1475836B1 (en) * 2003-05-08 2006-05-03 Infineon Technologies AG Circuit module having interleaved groups of circuit chips
US7521785B2 (en) * 2003-12-23 2009-04-21 Tessera, Inc. Packaged systems with MRAM
JP4794218B2 (ja) * 2004-06-25 2011-10-19 パナソニック株式会社 スレーブ装置、マスタ装置及び積層装置
JP2006032379A (ja) 2004-07-12 2006-02-02 Akita Denshi Systems:Kk 積層半導体装置及びその製造方法
US7275164B2 (en) * 2005-01-31 2007-09-25 International Business Machines Corporation System and method for fencing any one of the plurality of voltage islands using a lookup table including AC and DC components for each functional block of the voltage islands
JP2007123454A (ja) * 2005-10-27 2007-05-17 Renesas Technology Corp 半導体装置及びその製造方法
US8051276B2 (en) * 2006-07-07 2011-11-01 International Business Machines Corporation Operating system thread scheduling for optimal heat dissipation
US7887235B2 (en) * 2006-08-30 2011-02-15 Freescale Semiconductor, Inc. Multiple sensor thermal management for electronic devices
JP5570689B2 (ja) * 2007-07-23 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 積層メモリ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009228A (ja) * 2000-06-20 2002-01-11 Seiko Epson Corp 半導体装置
CN1490874A (zh) * 2002-09-30 2004-04-21 ��ʽ���綫֥ 叠层式半导体器件
JP2004158892A (ja) * 2004-02-27 2004-06-03 Hitachi Ltd メモリモジュール
JP2006295059A (ja) * 2005-04-14 2006-10-26 Denso Corp 半導体装置およびその製造方法
JP2006319243A (ja) * 2005-05-16 2006-11-24 Elpida Memory Inc メモリモジュールおよびその製造方法
US20060286822A1 (en) * 2005-06-17 2006-12-21 Jochen Thomas Multi-chip device and method for producing a multi-chip device

Also Published As

Publication number Publication date
CN101836294A (zh) 2010-09-15
TW200913215A (en) 2009-03-16
US8436680B2 (en) 2013-05-07
WO2009017070A1 (ja) 2009-02-05
JP5600939B2 (ja) 2014-10-08
KR20100070321A (ko) 2010-06-25
CN101836294B (zh) 2013-04-24
CN103219326B (zh) 2016-12-28
US8299848B2 (en) 2012-10-30
CN102427074B (zh) 2016-08-31
CN102427074A (zh) 2012-04-25
US20130271211A1 (en) 2013-10-17
US20120256679A1 (en) 2012-10-11
JP2014239250A (ja) 2014-12-18
TWI470762B (zh) 2015-01-21
JP5928541B2 (ja) 2016-06-01
US20100201432A1 (en) 2010-08-12
KR101477323B1 (ko) 2014-12-29
JPWO2009017070A1 (ja) 2010-10-21

Similar Documents

Publication Publication Date Title
CN101836294B (zh) 层叠型半导体器件
US20210202446A1 (en) Interconnect structure with redundant electrical connectors and associated systems and methods
US8994169B2 (en) Semiconductor packages usable with a mobile device
US8049330B2 (en) Wafer-level chip scale packaging for LED comprising carrier substrate with thermally conductive through holes and fill channels
CN107534038A (zh) 包括双向热电冷却器的层叠封装(pop)器件
US20160181125A1 (en) Stacked semiconductor die assemblies with thermal spacers and associated systems and methods
KR101428754B1 (ko) 방열 특성이 개선된 반도체 장치
JP2006310631A (ja) 温度制御方法及び温度制御装置
TW200814255A (en) Semiconductor device having high cooling efficiency and method for manufacturing the same
CN105633035B (zh) 封装基板及其半导体封装
CN102057481B (zh) 具有电源和接地通孔的封装
US7759789B2 (en) Local area semiconductor cooling system
KR101082580B1 (ko) 플립칩이 실장된 인쇄회로기판의 열전 냉각 장치
US6710443B1 (en) Integrated circuit providing thermally conductive structures substantially horizontally coupled to one another within one or more heat dissipation layers to dissipate heat from a heat generating structure
US7643302B2 (en) Electronic device, package having the same, and electronic apparatus
CN105990304A (zh) 芯片封装结构及其制造方法
CN104576572B (zh) 包括电子装置和电子系统的集成电路芯片
CN101241905A (zh) 半导体器件
CN219892176U (zh) 一种热能回收结构、芯片及电子设备
CN108461454A (zh) 封装堆叠构造及其制造方法
CN116978874A (zh) 封装结构及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant