JP5928541B2 - 積層型半導体装置および積層型半導体装置の制御方法 - Google Patents

積層型半導体装置および積層型半導体装置の制御方法 Download PDF

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Description

本発明は、半導体素子を積層した積層型の半導体装置に関する。なお、本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００７−１９６７６７ 出願日 ２００７年０７月２７日
特願２００７−３２５６０４ 出願日 ２００７年１２月１８日
近年、携帯電話、パソコン等の電子機器は、小型化、薄型化及び軽量化が進められ、これに伴い電子部品の小型化、高性能化又は多機能化の要求が増している。このような流れの中で、半導体装置においても、半導体装置の小型化、小設置面積、高性能化又は多機能化が進められてきた。特にメモリＩＣでは、大記録容量化、小型軽量化及び低コスト化の要求が高く、様々なメモリＩＣのパッケージ構造、実装構造が考えられている。
例えば特許文献１に示すように、メモリＩＣを搭載したパッケージは、さらに大容量化を進めることを目的として、メモリ機能を有するチップを三次元的に積層する半導体パッケージの製品化が進められている。
また、特許文献２に示すように、現在、さらにメモリ機能とロジック機能とを１パッケージに持たせた半導体装置パッケージの要求が増してきている。メモリ機能とロジック機能を１パッケージに持たせることを目的として、メモリＩＣとロジックＩＣとをそれぞれ薄型の配線基板にフリップチップ実装したパッケージをベース基板に積層して多機能化を実現する方法がある。
メモリＩＣとロジックＩＣとが個別に実装されたパッケージを積層した構造をとることから、ユーザ間の要求機能の違いも積層するメモリＩＣ及びロジックＩＣの品種の変更により容易に対応することが可能であり、半導体パッケージの開発期間が短いというメリットを有している。このため、今後のメモリ機能とロジック機能を混載した半導体パッケージの開発はメモリ機能を有するＩＣとロジック機能を有するＩＣとを積層する構造で進められていくことが予想される。
米国特許第７１１５９６７号明細書 特開２００６−０３２３７９号公報
上述した積層型半導体装置であると次のような問題があった。すなわち、メモリＩＣを何層も積層して大記録容量化したパッケージはメモリ回路の発熱の逃げ場が少なくなっていき熱対策が問題となってくる。さらに、メモリ機能とロジック機能を混載した半導体パッケージを三次元積層構造で実現する場合、メモリＩＣより一桁以上の発熱を有するロジックＩＣの動作時に発生する熱により半導体素子が高温化することが予想される。
半導体パッケージの放熱が不十分であると、演算処理に時間差が生じてしまい半導体パッケージの誤動作を招くおそれがある。また、半導体パッケージを構成するシリコン（Ｓｉ）及び絶縁体などの材料の熱膨張の違いにより均等な温度上昇であっても半導体パッケージ内で熱応力が生じているが、発熱領域に温度ムラが生じているとさらに熱応力が大きくなり熱変形又はパッケージ内のＩＣ素子が熱応力で破壊するおそれもあるという問題がある。
さらに、半導体パッケージの温度状態監視の方法として、半導体パッケージ近傍に装着した温度センサーからの温度情報を元に放熱ファンの回転制御を行う方法が一般的に行われている。この方法では三次元積層構造内部での温度分布までを考慮したきめ細やかな熱的コントロールはできない。よって今後ますます熱的問題が重要視される三次元積層型の半導体パッケージは温度管理が非常に重要となってくる。
そこで本発明は、三次元的に半導体素子を積層した積層型半導体装置であっても、熱分散を向上させ、さらに放熱効率を向上させることができる積層型半導体装置を提供することを目的としている。
上記課題を解決し目的を達成するために、本発明の積層型半導体装置は次のように構成されている。
第１の観点の積層型半導体装置は、複数の半導体チップが積層され、該半導体チップの各々が少なくとも一つの回路領域を有する積層型半導体装置であって、前記回路領域の駆動に伴って前記回路領域から発せられた熱が分散するように、前記回路領域が配される。
この構成により、積層型半導体装置の発熱による内部の温度上昇を抑えると共に、熱分布の偏りを低く抑えることができるので、誤動作を防止し又は半導体装置自体の熱変形もしくは素子の破壊などを防ぐことができる。
第２の観点の積層型半導体装置は、複数の半導体チップが積層され、該半導体チップの各々が少なくとも一つの回路領域を有する積層型半導体装置であって、時間的に重複して駆動される複数の前記回路領域が、複数の前記半導体チップの少なくとも一に備えられており、当該複数の回路領域が、互いに離間して配される。
この構成においても、積層型半導体装置の発熱による内部の温度上昇を抑えると共に、熱分布の偏りを低く抑えることができるので、誤動作を防止し又は半導体装置自体の熱変形もしくは素子の破壊などを防ぐことができる。
第３の観点の積層型半導体装置は、複数の半導体チップが積層され、該半導体チップの各々が少なくとも一つの回路領域を有する積層型半導体装置であって、時間的に重複して駆動される複数の前記回路領域が、複数の前記半導体チップの少なくとも一に互いに接して配されており、当該複数の回路領域は、少なくとも一部が互いの界面に沿って互いにずれるように配される。
この構成においても、積層型半導体装置の発熱による内部の温度上昇を抑えると共に、熱分布の偏りを低く抑えることができるので、誤動作を防止し又は半導体装置自体の熱変形もしくは素子の破壊などを防ぐことができる。
第４の観点の積層型半導体装置は、複数の半導体チップが積層され、該半導体チップの各々が少なくとも一つの回路領域を有する積層型半導体装置であって、複数の前記半導体チップのうちの一である第１の半導体チップは、駆動される第１の回路領域を備え、複数の前記半導体チップのうちの一であり、前記第１の半導体チップに接して配された第２の半導体チップは、前記第１の回路領域と時間的に重複して駆動される第２の回路領域を備え、前記第１の回路領域と前記第２の回路領域とが、互いに離間して配される。
この構成においても、積層型半導体装置の発熱による内部の温度上昇を抑えると共に、熱分布の偏りを低く抑えることができるので、誤動作を防止し又は半導体装置自体の熱変形もしくは素子の破壊などを防ぐことができる。
第５の観点の積層型半導体装置は、複数の半導体チップが積層され、該半導体チップの各々が少なくとも一つの回路領域を有する積層型半導体装置であって、複数の前記半導体チップのうちの一である第１の半導体チップは、駆動される第１の回路領域を備え、複数の前記半導体チップのうちの一であり、前記第１の半導体チップに接して配された第２の半導体チップは、前記第１の回路領域と時間的に重複して駆動される第２の回路領域を備え、前記第１の回路領域及び前記第２の回路領域は、少なくとも一部が互いの界面に沿って互いにずれるように配される。
この構成においても、積層型半導体装置の発熱による内部の温度上昇を抑えると共に、熱分布の偏りを低く抑えることができるので、誤動作を防止し又は半導体装置自体の熱変形もしくは素子の破壊などを防ぐことができる。
第６の観点の積層型半導体装置は、複数の半導体チップが積層され、該半導体チップの各々が少なくとも一つの回路領域を有する積層型半導体装置であって、複数の前記半導体チップのうちの一である第１の半導体チップは、駆動される第１の回路領域を備え、複数の前記半導体チップのうちの一である第２の半導体チップは、前記第１の回路領域とチップ積層方向に重ねて配され前記第１の回路領域と時間的に重複して駆動される第２の回路領域を備え、前記第１の回路領域と前記第２の回路領域との間に配された非発熱領域を備える。
この構成においても、積層型半導体装置の発熱による内部の温度上昇を抑えると共に、熱分布の偏りを低く抑えることができるので、誤動作を防止し又は半導体装置自体の熱変形もしくは素子の破壊などを防ぐことができる。
第７の観点の積層型半導体装置は、複数の半導体チップが積層され、該半導体チップの各々が少なくとも一つの回路領域を有する積層型半導体装置であって、前記回路領域の駆動に伴って前記回路領域から発せられた熱が分散するように、前記回路領域の駆動を制御する制御回路を備える。
この構成により、制御回路が回路領域の駆動に伴って回路領域から発せられる熱が分散するように制御するため積層型半導体装置の発熱に積層構造の内部での熱分布を低く抑えることができる。このため、誤動作を防止し又は半導体装置自体の熱変形もしくは素子の破壊などを防ぐことができる。
第８の観点の積層型半導体装置の制御方法は、複数の半導体チップが積層され、該半導体チップの各々が少なくとも一つの回路領域を有する積層型半導体装置の制御方法であって、前記回路領域の駆動に伴って前記回路領域から発せられた熱が分散するように、前記回路領域の駆動を制御する。
第８の観点によれば、積層型半導体装置の制御方法は、積層型半導体装置の発熱により生じる内部の熱分布を低く抑えるので、誤動作を防止し又は半導体装置自体の熱変形もしくは素子の破壊などを防ぐことができる。
本発明の積層型半導体装置によれば、積層された複数の半導体チップの回路領域から発せられた熱が分散するので、誤動作を招くおそれが少なくなり、また熱応力が大きくなり積層型半導体装置の回路が破壊するおそれが少なくなる。
（ａ）は、本発明の第１の実施形態に係るチップ２０の多段積層構造体を有する半導体装置１００を示す縦断面図である。（ｂ）は１つのチップ２０を回路領域２２側から見た平面図である。 （ａ）は、図１（ａ）に示した半導体装置１００の一部拡大図であり、 （ｂ）はさらにその一部拡大図である。 （ａ）は、第１の実施形態の半導体装置１００の各層のチップ２０とアンダーフィル３０とを示した概念図である。 （ｂ）は、８つの回路領域２２の内、回路領域Ｂ１、Ｂ２が発熱している状態を示している。 チップ層ごとの熱解析結果を示す。 同一チップ層内の熱解析結果を示す。 （ａ）は、図１（ａ）に示す半導体装置１００とほぼ同等な構造であるが、第１層のチップ２０−１内に、熱制御の熱制御回路領域２１を有する。（ｂ）は、熱制御回路領域２１が行う制御についてのフローチャートである。 半導体装置１００の最高温度を低下させる具体例を示した図である。 半導体装置１００の最高温度を低下させる具体例を示した図である。 積層された半導体チップのうちの１個の平面図であり、同時に発熱する２箇所の回路領域の位置を示している。 積層された半導体チップのうちの１個の平面図であり、同時に発熱する２箇所の回路領域の位置を示している。 積層された５層の半導体チップの断面図であり、同時に発熱する２箇所の回路領域の位置を示している。 積層された半導体チップのうちの２個の平面図であり、同時に発熱する２箇所の回路領域の位置を示している。 積層された５層の半導体チップの断面図であり、同時に発熱する２箇所の回路領域の位置を示している。 発熱する回路領域を変えたケース１及びケース２に関する半導体装置１００の各層のチップ２０とアンダーフィル３０とを示した概念図である。 上段がケース１の熱解析結果であり下段がケース２の熱解析結果である。 ケース１及びケース２における半導体装置の熱解析結果を示したグラフである。 ＤＲＡＭ８個とコントローラＬＳＩを内蔵した半導体装置の構成図である。 半導体装置１００に放熱部材５０の配置を変えたり冷媒管５２を配置したりまた、マイクロドレイン５４を配置したりした図である。
１０ インターポーザ、１５ 貫通電極、１９ ハンダボール、２０ チップ、２１ 熱制御回路領域、２２ 回路領域、２５ 貫通電極、２７ バンプ、２９ ロジックＬＳＩ、３０ アンダーフィル、４０ 封止樹脂、５０ 放熱部材、５２ 冷媒管、５４ マイクロドレイン、１００ 半導体装置、１１０ 半導体装置、１２０ 半導体装置、１３０ 半導体装置、２００ 半導体装置、Ａ１〜Ａ４ 回路領域、Ｂ１〜Ｂ４ 回路領域、Ｃ１〜Ｃ２ 回路領域、Ｄ１〜Ｄ２ 回路領域、ＨＣ 発熱領域
＜半導体装置の概略構成＞
図１（ａ）は、本発明の第１の実施形態に係るチップ２０の多段積層構造体を有する半導体装置１００を示す縦断面図である。
図１（ａ）に示すように、半導体装置１００は複数の回路領域２２の二次元マトリックス配列を有するチップ２０を８層積層している。半導体装置１００は例えば一辺Ｌ１が１２ｍｍの正方形形状であり厚さＬ２が０．６６ｍｍ程度の大きさである。半導体装置１００の底面には接続配線を形成する中継用基板であるインターポーザ１０が配置されている。このインターポーザ１０上にチップ２０が８層積層されている。
インターポーザ１０は、複数の貫通電極１５を有する。インターポーザ１０の複数の第２貫通電極１５の配置のピッチは、積層構造体の貫通電極２５の配置のピッチより広い。インターポーザ１０の下面に、第２貫通電極１５に電気的に接続されるハンダボール１９が接続する。なお、インターポーザ１０が外部基板との間で配線寸法を変更する一例として、上記形態においては配線のピッチを変更したが、他の例として、配線長さ、配線の幅等が変更されてもよい。
インターポーザ１０上に積層された８層のチップ２０（２０−１〜２０−８）は絶縁材である封止樹脂４０で封止される。インターポーザ１０は、例えば、ガラスエポキシ樹脂、ポリイミド樹脂、シリコン樹脂で構成できる。封止樹脂４０は、高い信頼性を確保するためフィラーの含有量が多い熱硬化性樹脂が使用される。例えば封止樹脂４０としてフィラーの含有量が多い熱可塑性のエポキシ樹脂を用いることができる。また、封止樹脂４０の代わりに絶縁性セラミックで封止してもよい。ここで、インターポーザ１０は、封止樹脂４０よりも熱伝導率が高い材料で形成することが好ましい。それにより、外部へ効率よく放熱させることができる。
第１の実施形態の半導体装置１００は、封止樹脂４０の上面に熱を放熱する放熱部材５０を有している。放熱部材５０は例えばアルミニウム製で複数のフィンを有し、外気と接触する面積を増やしたものを用いることができる。
図１（ｂ）は１つのチップ２０を回路領域２２側から見た平面図である。図１（ｂ）に示すように、１つのチップ２０は例えば辺Ｌ３及び辺Ｌ４が１０ｍｍの正方形形状であり厚さが３０〜８０μｍの大きさである。本実施形態では１枚のチップ２０は８つの回路領域２２を有している。複数の回路領域２２の各々はほぼ矩形平面形状を有する三次元領域である。複数の回路領域２２の各々は、さらに複数の貫通電極２５と複数のバンプ２７（図２を参照）とを有する。複数のバンプ２７は、第１の面側の複数の貫通電極２５の表面上に設けられる。
図１（ｂ）において、８つの回路領域２２にそれぞれＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１及びＤ２が記載されている。この回路領域Ａ１と回路領域Ａ２とはほぼ同等の機能を有していることを示し、この回路領域Ａ１、Ａ２と回路領域Ｂ１、Ｂ２とは異なる機能を有していることを示している。例えば、回路領域Ａ１、Ａ２はメモリ回路領域であり、回路領域Ｂ１、Ｂ２はロジック回路領域である。もちろんこれは一例であって、１つのチップ２０の複数の回路領域２２がすべてメモリ回路領域であり、別の１つのチップ２０の複数の回路領域２２がすべてロジック回路領域であってもよい。各回路領域２２の周囲には貫通電極２５が形成されている。また、本実施形態では、１枚のチップ２０が８つの回路領域Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１及びＤ２を有しているが、１枚のチップ２０は、少なくとも１つの回路領域を有していればよい。
図２（ａ）は、図１（ａ）に示した半導体装置１００の一部拡大図であり、図２（ｂ）はさらにその一部拡大図である。図２（ａ）及び（ｂ）に示すように、二次元マトリックス配列された複数の回路領域２２を有する第１層目のチップ２０−１に、二次元マトリックス配列された複数の回路領域２２を有する第２層目のチップ２０−２を積層する。第２層目のチップ２０−２の複数の貫通電極２５と、第１層目のチップ２０−１の複数の貫通電極２５とは、水平方向において互いに対応する位置に設けられるので、チップ２０の複数の貫通電極２５と、チップ２０の複数の貫通電極２５とは、バンプ２７を介して互いに電気的に接続される。本実施形態では、第１層目のチップ２０−１の回路領域２２と第２層目のチップ２０−２の回路領域２２とは、水平方向の位置に関して完全にオーバーラップする。
第１層目のチップ２０−１と第２層目のチップ２０−２とはシリコン（Ｓｉ）材料に何層もの回路パターンが露光装置で形成されたものをさす。貫通電極２５は、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｗ、ＳｎＡｇ、Ｐｏｌｙ−Ｓｉ等の各種導電体で構成することができる。バンプ２７は、例えば、Ｓｎ／Ｐｎ、Ａｕ、Ｃｕ、Ｃｕ＋ＳｎＡｇ等の各種導電体で構成することができる。本実施形態では、貫通電極２５をＰｏｌｙ−Ｓｉにバンプ２７にＣｕを使用している。また、貫通電極２５とバンプ２７との断面は２０μｍ×２０μｍ程度にしている。
本実施形態において、第１層目のチップ２０−１と第２層目のチップ２０−２との間の導通、すなわち各層間の回路領域２２の相互の電気的接続は、様々な既知の方法を使用して実施できる。例えば、チップ間の接続を、加重加熱により行ってもよい。また、チップ間の接続を、常温で加重のみの印加により行ってもよい。チップ間の接続を、加熱のみにより行ってもよい。また超音波の印加によりチップ間の接続を行ってもよい。さらに、加重、加熱及び超音波の組合せによりチップ間の接続を行ってもよい。具体例としては本出願人が出願した特開２００５−２５１９７２などで開示されたウエハ重ね合わせ方法で接続してもよい。
図２（ａ）及び（ｂ）に示すように、第１層目のチップ２０−１と第２層目のチップ２０−２との間にはアンダーフィル３０が供給される。ここで、供給したアンダーフィル３０を、チップ２０の側面に接触させる。アンダーフィル３０は、粘性が低く液体としての性質を発揮する絶縁性樹脂で構成する。液体としての性質を有するアンダーフィル３０は、いわゆる毛細管現象により第１層目のチップ２０−１と第２層目のチップ２０−２との間隙を各チップ２０の中心まで侵入する。よって、第１層目のチップ２０−１と第２層目のチップ２０−２との間隙は、液体としての性質を有するアンダーフィル３０により完全に充填される。なお、アンダーフィル３０は、ニードルディスペンサを使用して供給することができる。
アンダーフィル３０を熱硬化性樹脂で構成した場合、熱硬化性のアンダーフィル３０に熱を加えることで熱硬化することが可能となる。熱硬化性樹脂の典型例として熱硬化性エポキシ樹脂を挙げることができる。第１層目のチップ２０−１と第２層目のチップ２０−２とのバンプＣｕを加重加熱により接続しただけでは衝撃荷重などが加わった場合にチップ２０に大きな力が加わるが、アンダーフィル３０が硬化すると第１層目のチップ２０−１と第２層目のチップ２０−２とが密接に接続され、強固になる。なお、第１層目のチップ２０−１と第２層目のチップ２０−２との間隙Ｌ５は、１０μｍ〜３０μｍにするのが好ましい。
なお、以上の説明では、主に第１層目のチップ２０−１と第２層目のチップ２０−２とについて説明してきたが、第１の実施形態の半導体装置１００は第１層目のチップ２０−１から第８層目のチップ２０−８が積層されている。説明していない第３層目のチップ２０−３から第８層目のチップ２０−８についても、第１層目のチップ２０−１と第２層目のチップ２０−２との接続と同様な構成である。
接続した回路領域２２に制御装置からアクセスされると、その回路領域２２は発熱する。回路領域２２が特にＭＰＵ、高速通信用デバイスなどであると、信号の切り替えを頻繁に行うため動作中に自己発熱しやすい。
図２（ｂ）に示すように回路領域２２の表面、すなわち回路パターンが形成された面に発熱領域ＨＣが生じることになる。
また、一層のチップ２０には８つの回路領域２２が形成されている。これら回路領域２２は、一層のチップ２０内でも互いに接続したり、また第１層目のチップ２０−１の回路領域２２と第８層目のチップ２０−８の回路領域２２とが接続したりすることもある。
＜半導体装置の発熱＞
図３（ａ）は、第１の実施形態の半導体装置１００の各層のチップ２０とアンダーフィル３０とを示した概念図である。そして、図３（ｂ）は、８つの回路領域２２の内、回路領域Ｂ１、Ｂ２が発熱している状態を示す。例えば、第１層目のチップ２０−１の回路領域Ｂ１、Ｂ２が発熱している状態を図３（ｂ）の下段図に示し、第４層目のチップ２０−４の回路領域Ｂ１、Ｂ２が発熱している状態を図３（ｂ）の中段図に示し、第８層目のチップ２０−８の回路領域Ｂ１、Ｂ２が発熱している状態を図３（ｂ）の上段図に示す。以下に、８つの回路領域２２を有する８層のチップ２０が発熱した場合の熱解析結果を示す。
＜＜チップ層ごとの最高温度及び最大温度差＞＞
図４はチップ層ごとの熱解析結果を示す。この熱解析では半導体装置１００の雰囲気温度を４５°Ｃとした。また、図４（ａ）に示すように回路領域Ｂ１、回路領域Ｃ１、回路領域Ｄ２及び回路領域Ａ２に各々０．０５Ｗの発熱量を生じさせ、合計０．２Ｗの発熱量を生じさせた。また、図１（ａ）及び図２（ａ）で示したように半導体装置１００の上部に放熱部材５０があり、この部分でのみ放熱が生じ、側面及び底面では放熱せず断熱状態とした。なお、シリコン（Ｓｉ）の熱伝導率を１４８（Ｗ／ｍ°Ｃ）、比熱を７５０（Ｊ／ｋｇ°Ｃ）及び密度を２３３０ｋｇ／ｍ３とした。
図４（ｂ）に示すグラフは縦軸に温度を示したチップ層の違いによる温度状態を示している。グラフの左側は第１層のチップ２０−１の回路領域Ｂ１、回路領域Ｃ１、回路領域Ｄ２及び回路領域Ａ２が発熱している場合を示している。半導体装置１００内では最大温度が９６．３９°Ｃになり最低温度が９３．４１°Ｃになる。このため、半導体装置１００内の最大温度差ΔＴは２．９８°Ｃになる。
グラフの中央は第４層のチップ２０−４の回路領域Ｂ１、回路領域Ｃ１、回路領域Ｄ２及び回路領域Ａ２が発熱している場合を示している。半導体装置１００内では最大温度が９６．２２°Ｃになり最低温度が９３．３９°Ｃになる。このため、半導体装置１００内の温度の最大温度差ΔＴは２．８３°Ｃになる。
グラフの右側は第８層のチップ２０−８の回路領域Ｂ１、回路領域Ｃ１、回路領域Ｄ２及び回路領域Ａ２が発熱している場合を示している。半導体装置１００内で最大温度が９６．１７°Ｃになり最低温度が９３．３１°Ｃになる。このため、半導体装置１００内の最大温度差ΔＴは２．８６°Ｃになる。
放熱部材５０から遠い１層目が集中的に発熱した場合には最高温度、最大温度差ΔＴは比較的大きい。また逆に、放熱部材５０に最も近い８層目が集中的に発熱した場合には１層目の場合よりも最高温度は抑えられている。なお本熱解析ではＤＲＡＭを想定して回路領域Ｂ１に０．０２２５Ｗの発熱エネルギーを与えたが、ロジックＬＳＩの場合はこれとは桁違いの発熱エネルギーが生じるので、発熱場所の違いによる最高温度、最大温度差ΔＴは、本結果よりもさらに拡大される。
以上より、ＤＲＡＭ及びロジックＬＳＩなどの積層構造の半導体装置１００においてアクセスが集中する回路領域は、放熱部材５０に近い８層目などに配置することが望ましい。別言すると、機能的に駆動時間が短い、すなわちアクセス頻度が低い回路領域２２は冷却放熱部材５０から遠い位置に配置し、駆動時間が長い、すなわちアクセス頻度が高い回路領域２２は冷却放熱部材５０に近い位置に配置することが推奨される。本手法により全体としての熱の最大温度差を抑え、熱歪が少ない均等熱分布状態へ近づけることができる。
なお、本実施形態では、複数のチップ２０を覆い、放熱部材５０に接する封止樹脂４０が単一材料で形成されるので、回路領域２２と放熱部材５０との間における熱伝導率が均一である。よって、複数の回路領域２２のうち単位面積当たりの発熱量が多いものほど放熱部材５０のより近くに配することにより、複数の回路領域２２のうち単位面積当たりの発熱量が多いものほど放熱部材５０との間における熱抵抗が小さくなる。これに代えて、例えば、単位面積当たりの発熱量がより多い回路領域２２と放熱部材５０との間に充填される材料を、単位面積当たりの発熱量がより少ない回路領域２２と放熱部材５０との間に充填される材料よりも熱伝導率が高い材料とすること等により、単位面積当たりの発熱量がより多い回路領域２２と放熱部材５０との間の熱抵抗を小さくしてもよい。
さらに、メモリ機能であるＤＲＡＭと演算機能であるロジックＬＳＩとは集積度、機能が全く異なる。通常、ロジックＬＳＩは、単位面積（体積）当たりの発熱量が小さいＤＲＡＭと比較して単位時間当たりの発熱量が桁違いに大きい。このためアクセス頻度が同程度であってもロジックＬＳＩを積層する場合には、ロジックＬＳＩを放熱部材５０に近い８層目などに配置することが望ましい。別言すると、単位時間当たりの発熱量が大きい回路領域２２又はチップ２０は、放熱部材５０に近い位置に配置することが推奨される。
＜＜同一層内の最高温度及び最大温度差＞＞
図５は同一チップ層内の熱解析結果を示す。この熱解析では半導体装置１００の雰囲気温度を４５°Ｃとした。また、図１（ａ）及び図２（ａ）で示したように半導体装置１００の上部に放熱部材５０があり、この部分でのみ放熱が生じ、側面及び底面では放熱せず断熱状態とした。
図５（ａ）に示すように第１層のチップ２０−１内の回路領域２２を、中央に回路領域Ｂ１ないし回路領域Ｂ４を配置し、一方の周辺に回路領域Ａ１及び回路領域Ａ３を、他方の周辺に回路領域Ａ２及び回路領域Ａ４を配置した。
図５（ａ−１）では、第１層のチップ２０−１内の回路領域Ａ１ないし回路領域Ａ４並び回路領域Ｂ１ないし回路領域Ｂ４に対して、均一に０．０２５Ｗの発熱量を生じさせた。第１層のチップ２０−１全体として０．２Ｗの発熱量を生じさせた。この場合の温度状況を図５（ｂ）のグラフの左側に示す。半導体装置１００では最大温度が９６．２１°Ｃになり最低温度が９３．５２°Ｃになる。このため、半導体装置１００内の最大温度差ΔＴは２．６９°Ｃになる。
図５（ａ−２）では、第１層のチップ２０−１内の回路領域Ａ１ないし回路領域Ａ４に対して、０．０５Ｗの発熱量を生じさせた。第１層のチップ２０−１全体として０．２Ｗの発熱量を生じさせ、第１層のチップ２０−１合計では（ａ−１）と同等の発熱量とした。この場合の温度状況を図５（ｂ）のグラフの中央に示す。半導体装置１００では最大温度が９６．３１°Ｃになり最低温度が９３．５４°Ｃになる。このため、半導体装置１００内の最大温度差ΔＴは２．７７°Ｃになる。
図５（ａ−３）では、第１層のチップ２０−１内の回路領域Ｂ１ないし回路領域Ｂ４に対して、０．０５Ｗの発熱量を生じさせた。第１層のチップ２０−１全体として０．５Ｗの発熱量を生じさせ、第１層のチップ２０−１合計では（ａ−１）と同等の発熱量とした。この場合の温度状況を図５（ｂ）のグラフの右側に示す。半導体装置１００では最大温度が９６．３９°Ｃになり最低温度が９３．４１°Ｃになる。このため、半導体装置１００内の最大温度差ΔＴは２．９８°Ｃになる。
以上より、一層のチップ２０に複数の回路領域２２が存在する場合には、図５（а−１）に示したように、均等に発熱する方が最大温度差ΔＴを小さくすることができることがわかる。また、複数の回路領域２２のうち一部の回路領域２２が発熱する場合には周辺に発熱する回路領域２２を中央に配置するよりも周辺に配置した方が最大温度差ΔＴを小さくすることができることがわかる。
すなわち、ＤＲＡＭ及びロジックＬＳＩなどの積層構造の半導体装置１００において一部の回路領域２２が発熱する場合には、アクセスが集中する回路領域を中央に配置するよりも周辺に配置することが望ましい。別言すると、駆動時間が長い、すなわちアクセス頻度が高い回路領域２２は１層のチップ２０内において周辺に配置することが推奨される。また、アクセス頻度が同程度であってもチップ２０内にロジックＬＳＩとＤＲＡＭとが混在する場合には、ロジックＬＳＩを周辺に配置することが望ましい。別言すると、単位時間当たりの発熱量が大きい回路領域２２は、チップ２０内で周辺に配置することが推奨される。
＜＜熱分布の監視＞＞
回路領域２２はその機能によってアクセス頻度、駆動サイクル時間、単位時間当たりの発熱量などが異なる。また回路領域２２は放熱部材５０との相対的な距離関係もそれぞれに異なる。これらを考慮して上記実施形態では、チップ２０又は回路領域２２の配置について、放熱に対する最適な配置について説明した。本実施形態ではこれをさらに進め、半導体装置１００全体としての熱分散を最適化することを目的として、これらの状態をすべて把握した上で熱制御を行う。
図６（ａ）は、図１（ａ）に示す半導体装置１００とほぼ同等な構造であるが、第１層のチップ２０−１内に、熱制御の熱制御回路領域２１を有する。熱制御回路領域２１は８層のチップ２０の回路領域２２すべてに対して制御を行うためアクセス頻度及び駆動サイクルタイムを監視しやすい第１層に配置することが好ましいからである。
図６（ｂ）は、熱制御回路領域２１が行う制御についてのフローチャートである。
ステップＳ１１において、熱制御回路領域２１は各回路領域２２のアクセス頻度及び駆動サイクルを監視する。
ステップＳ１３において、熱制御回路領域２１は監視情報に基づいて各回路領域２２の発熱量を推定する。すでに熱制御回路領域２１は各回路領域２２の１アクセス及び駆動サイクルごとの発熱量が記憶されているので、アクセス頻度及び駆動サイクルを監視することで発熱量又は温度を推定することができる。
ステップＳ１５において、熱制御回路領域２１は、推定した各回路領域２２の発熱量に基づいて半導体装置１００で発生する最高温度及び最大温度差ΔＴを推定する。本実施形態では８層のチップ２０で構成されている点、放熱部材５０の位置などを考慮して半導体装置１００の最高温度及び最大温度差ΔＴを推定する。
ステップＳ１７において、熱制御回路領域２１は、半導体装置１００の最大温度差ΔＴ及び最高温度が許容範囲内か否かを判断する。許容範囲内であればステップＳ１１に進みそのまま監視を続ける。許容範囲外であればステップＳ１９に進む。
ステップＳ１９では、熱制御回路領域２１は、半導体装置１００の発熱を分散化するように制御する。
なお、本実施形態では最高温度及び最大温度差ΔＴをパラメータとしたが、その他に単位距離当たりの熱勾配などをパラメータに加えてもよい。
ステップＳ１９における発熱を分散化するように制御方法は以下のような方法がある。つまり、同等の機能を有する回路領域２２を複数箇所にあらかじめ設計段階で半導体装置１００に分散配置しておく。そして熱制御回路領域２１が放熱部材５０から遠い位置の回路領域２２へはアクセス頻度、時間を少なくし、放熱部材５０に近い位置の回路領域２２へのアクセス頻度、時間を増やす制御を行う。このような制御を行うことで熱制御回路領域２１は半導体装置１００の最大温度差ΔＴ及び最高温度を許容範囲内に導く。
なお、チップ２０に同等の機能を有する回路領域２２を複数箇所に設ける一例として、製造時における欠陥等を救済すべく冗長性（リダンダンシ）を持たせることが挙げられる。すなわち、使用が予定されている回路領域２２に加えて、当該回路領域２２と同等の機能を有する冗長回路としての回路領域２２を設ける場合がある。この場合には、使用が予定されている回路領域２２とこれに対応する冗長回路の回路領域２２とに対して上記制御を行う。
図７及び図８は半導体装置１００の最高温度を低下させる具体例を示した図である。図７（a）に示すように第１層のチップ２０−１内の回路領域Ｂ１及び回路領域Ｂ２の２箇所が発熱し続けた場合、図７（ｂ）に示すような時間的な温度解析が得られる。
この場合、定常時に１層目の最高温度は回路領域Ｂ２において９６．８１°Ｃになり、最低温度が回路領域Ｃ２において９５．５°Ｃとなった。そして回路領域Ｂ１が９６．５３°Ｃになった。因みに回路領域Ｂ１の最高温度が回路領域Ｂ２の最高温度よりも低くなるのは、回路領域Ｂ１は三方向が熱伝導率の良いシリコン（Ｓｉ）の回路領域Ａ１、回路領域Ｃ１及び回路領域Ｄ２に囲まれているためである。
この結果から、１層目の最高温度を９６．８１°Ｃよりも低くするには、１層目の最高温度が９６．８１°Ｃに達する前に、同じ機能を有する極力隣り合わない遠方の回路領域２２にアクセスを切り替える。このように順次発熱箇所を、その回路領域２２が最高温度に到達する前に切り替えていくことで、最高温度自体を低く押さえ込むことが可能になる。具体的には次の通りである。
図８は、回路領域Ｂ２と回路領域Ｂ１とを切り換えた場合の温度上昇を示している。最初に回路領域Ｂ２のみに電気入力を与え活性化させていくと、温度が徐々に上昇する。このまま切り換えない場合には点線で示すように９６．８１°Ｃに達する。そこで、時刻Ｔ１において同様な機能を有する回路領域Ｂ１に切り換える。回路領域Ｂ１も周囲温度の上昇の影響を受けてすでに温度上昇しているが、回路領域Ｂ１に電気入力を与え活性化させていくと温度が上昇する。一方、回路領域Ｂ２の温度は下降していく。
回路領域Ｂ１の温度の上昇を制限するべく、時刻Ｔ２において回路領域Ｂ１への電気入力をやめて再び回路領域Ｂ２に切り換える。回路領域Ｂ２の温度はある程度下がっており、その温度から回路領域Ｂ２の温度は上昇していく。また、回路領域Ｂ２の温度の上昇を制限するため時刻Ｔ３において回路領域Ｂ２への電気入力をやめて再び回路領域Ｂ１に切り換える。これを順次繰り返していく。入力エネルギーは同じなので、発熱箇所の偏在化が緩和されて半導体装置１００全体が平均化する。そして、最高温度９６．８１°ＣよりもΔｔｔ低い所定温度で半導体装置１００全体を駆動することができる。
なお、一の回路領域から他の回路領域に切り換える場合において、切り換える候補の回路領域の温度も高い場合には、さらに別の回路領域を切り換えの候補とする。これを順次繰り返していく。また、候補となる回路領域が複数ある場合に、それまで駆動されていた回路領域から距離が遠いものから切り替えてもよい。
＜＜ダミー駆動により熱分散＞＞
本来、駆動しなくとも良い停止中の回路領域２２にも電気入力を与え活性化して意図的に発熱させるダミー駆動を行う。これにより、局所的に発熱している回路領域２２周辺にだけ熱歪が集中することを避けることができる。この手法は特に定常時よりも回路起動時など発熱領域と非発熱領域との温度差が大きくなりやすい過渡状態の時に効果的である。なお、ダミー駆動する回路領域２２を、例えば発熱する回路領域２２に対して上下・左右対称位置に近い領域から選べば、半導体装置１００全体としての熱変形を非対称から対称形に近づけることができ、半導体装置１００の熱変形を避けることも可能になる。
なお、ダミー駆動する回路領域２２は常にダミー駆動するのではなく、その回路領域２２が必要な動作をする必要があれば本来の駆動が行われる。
図９は、同一チップ層内での発熱される回路領域の配置に関する比較を示している。図９（ａ）では、回路領域Ｂ１及び回路領域Ｂ４が発熱している場合を示している。回路領域Ｂ１と回路領域Ｂ４とは、互いの界面に沿って互いにずれるように配されており、本実施例では夫々の角部で接触しているだけで、一辺全体が接触していることが無い。一方、図９（ｂ）においては、回路領域Ｂ１と回路領域Ｂ２が発熱しているが、回路領域Ｂ１と回路領域Ｂ２では一辺を接して（共有して）発熱している。熱は発熱領域から非発熱領域に流れるはずであるから、発熱している回路領域が発熱していない回路領域とどの程度の面積で接しているかによって、回路領域の温度がある程度決まる。従って、発熱している回路領域が発熱していない回路領域に接している面積を求めれば良いのであるが、これは、各回路領域の大きさを、短辺ａ、長辺ｂ、厚さｔとして、同一チップ層内での発熱している回路領域と発熱していない回路領域とが相互に共有する界面の面積を計算することにより簡単に計算することができる。因みに各回路領域の平面の面積Ｓは、Ｓ＝ａ×ｂと表せる。
図９（ａ）の場合には、回路領域Ｂ１及び回路領域Ｂ４は発熱していない回路領域に３辺が接しているが、図９（ｂ）の場合には、発熱している回路領域Ｂ１及び回路領域Ｂ２が夫々一辺を共有し、発熱していない回路領域に２辺で接している。このため、図９（ｂ）の方が図９（ａ）に比べて発熱していない回路領域に接している発熱している回路領域の面積が合計でＳ＝２×ｂ×ｔだけ小さくなっている。発熱している回路領域から見れば、発熱していない回路領域は低温の熱吸収体であるから、発熱している回路領域の周囲に発熱していない回路領域と多く接触している方が冷却経路を多く持つことになる。発熱している回路領域Ｂ１、回路領域Ｂ２及び回路領域Ｂ４の発熱量が同じであるとすると、発熱している回路領域の配置は図９（ａ）に示した場合の方が冷却経路を多く持つことになり、同一チップ層内での最高温度の低下及び温度差（最高温度と最低温度との差）の低減につながる。これは前述の熱解析方法によっても確認された。
図９には示さなかったが、発熱している回路領域と発熱していない回路領域とが互いに離間して全く接しない配置も考えられる。例えば、回路領域Ｂ１と回路領域Ａ４のみが発熱する場合が考えられるが、このような配置にしても、発熱していない回路領域と多く接触しているので、同一チップ層内での最高温度の低下及び温度差（最高温度と最低温度との差）の低減が期待できる。更に、図９では一つのチップ層内を８等分しているが、８等分に限定されるものではない。これより少ない分割数でも構わないし、これより多くの分割数でも構わない。また、分割は等分に分割する必要も無い。異なる大きさに分割する場合でも発熱している回路領域が相互に共有する界面の面積が実質上生ずることの無いように離散的に配置すれば全く同様の効果が期待できる。また、本実施例では長方形に分割したが、この形状に限定されるものでもない。更に、図９においては８つの回路領域の内、２つの回路領域が発熱した場合を扱ったが、２つの回路領域だけが発熱するとは限らない。３つ以上の回路領域が発熱する場合でも相互に共有する界面の面積が実質上生ずることの無いように離散的に配置すれば、同一チップ層内での最高温度の低下及び温度差（最高温度と最低温度との差）の低減を達成することができる。これは前述の熱解析方法によっても確認された。
図９（ａ）と図９（ｂ）との違いを一般的に言えば、図９（ｂ）の場合は、同一チップ層内で隣接する２つの発熱している回路領域Ｂ１及びＢ２が共有する界面の面積を持つ、つまり、この場合面積Ｓ＝ｂ×ｔが共有する界面の面積となり、この面積を持つ配置ということになる。一方、図９（ａ）の場合には、発熱している回路領域Ｂ１及びＢ４が離散的に配置されており、角部で夫々が接触するに過ぎない。この場合には共有する界面の面積は無い。発熱していない回路領域は、発熱している回路領域から見れば「低温の吸熱体（＝冷却源）」なので、図９（ａ）の構成の方が図９（ｂ）の構成に比較して２×ｂ×ｔの面積分だけ冷却経路を多く持つことになり、結果的に最高温度の低下、ΔＴの低減が図れる。このように、回路の駆動により同時に発熱する回路領域同士の界面が共有されていないことが必要である。即ち、複数の回路領域のうち、回路の駆動により同時に発熱する第１の回路領域と第２の回路領域とが、互いに共有する界面の面積が実質上生ずることのないように離散的に配置されていることが有効である。
図１０は、同一チップ内で重複する時間帯に駆動される回路領域Ｂ３と回路領域Ｂ４との配置例を示している。この図に示すように、回路領域Ｂ３と回路領域Ｂ４とは互いの界面に沿って互いにずれるように配される。ここで、回路領域Ｂ３と回路領域Ｂ４とは、一部分は界面に沿って互いにずれているが、残りの部分は界面と直交する方向から見て重なっている。本配置例を適用したチップでは、図９（ｂ）に示す場合と比較して、回路領域Ｂ３と回路領域Ｂ４とが共有する界面の面積（Ｓ=ｃ×ｔ）を小さくでき、冷却経路を拡大できる。
図１１は、図１（ｂ）の平面図に示した８つの回路領域Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ３を有する半導体チップ２０（２０−１〜２０−５）が５層に積層された半導体装置の断面図を示しており、異なるチップ層での二つの発熱している回路領域の配置に関する比較を示している。厳密には図２に示すようなアンダーフィル３０又は封止樹脂４０が配置されているが、図１１では割愛している。
図１１（ａ）では、２層目の回路領域Ａ２と４層目の回路領域Ｂ１、あるいは２層目の回路領域Ｃ１と４層目の回路領域Ｄ２が発熱している場合を示している。この場合には、発熱している回路領域は、互いに離間され、発熱していない回路領域で占められている層を隔てて配置されているので、発熱している回路領域はその接触する周囲の５面が発熱している回路領域となっている。
一方、図１１（ｂ）では、３層目の回路領域Ｂ１と４層目の回路領域Ｂ１とが発熱している場合を示している。２層目の回路領域Ｂ１と３層目の回路領域Ｂ１は隣接している。従って、２つの発熱している回路領域Ｂ１（３層目と４層目のＢ１）の発熱していない回路領域に対する面積を計算すると、図１１（ｂ）の方がＳ＝２×ａ×ｂだけ小さくなっている。発熱している回路領域から見れば、発熱していない回路領域は、低温の熱吸収体であるから、発熱していない回路領域Ｂ１の周囲に発熱していない回路領域と多く接触している方が冷却経路を多く持つことになる。もちろん図１１（ｂ）の配置は、３層目の回路領域Ｂ１と４層目の回路領域Ｂ１とが発熱している場合だけに限られない。隣接する任意の半導体チップ層間でも構わない。更に、図１１（ｂ）の場合では、２層目の回路領域Ｂ１と３層目の回路領域Ｂ１は図の上下方向（図１１は横断面方向）から見て完全に重なっている場合であるが、回路領域の大きさによっては完全に重ならない場合もある。その場合でも隣接するチップ間で発熱している回路領域が共有する界面の面積を持つことになる。
図１１（ａ）と図１１（ｂ）との違いを一般的に言えば、図１１（ｂ）の場合は、隣接するチップ間で発熱している回路領域が共有する界面の面積を持つ、つまり、この場合、面積Ｓ＝ａ×ｂが共有する界面の面積となり、この面積を持つ配置ということになる。一方、図１１（ａ）の場合には、この発熱していない回路領域が離散的に配置されており、この場合には共有する界面の面積は無い、共有する界面の面積はゼロである。換言すれば、図１１（ａ）の構成では２つの発熱している回路領域は高さ方向で隣接していないが、図１１（ｂ）の構成では隣接しており（隣層、同セクション）その結果、図１１（ａ）の構成に比較して発熱していない回路領域の冷却経路が面積２×Sだけ少なくなっており、このため積層型半導体装置としての最高温度の低下や熱分布の偏りによる最大温度差ΔTの低減が可能となっている。なお、厳密には積層される半導体チップの各層間にはアンダーフィル３０（図２参照）が介在しているが、そのアンダーフィル３０は薄く発熱している回路領域から見て吸熱による冷却効果は殆ど期待できない。
このように、複数の半導体チップ２０を積層させた積層型半導体装置であって、互いに隣接する第１半導体チップと第２半導体チップにおいて、回路の駆動により発熱する第１の回路領域を有する第１の半導体チップと、回路の駆動により第１の回路領域と同時に発熱する第２の回路領域を有する第２の半導体チップとの間で、第１の回路領域と前記第２の回路領域とで互いに共有する界面の面積が実質上生ずることの無いように離散的に第１及び第２の回路領域が配置されていることを要する。
即ち、第１の回路領域と第２の回路領域とが、互いの界面に沿って互いにずれるように配され、界面全体を接触させないことを要する。この場合、第１の回路領域と第２の回路領域との全体をずらして、辺と辺だけ、又は角部と角部だけを接することにより、放熱効果を効率よく高めることができる。しかし、図１２（ａ）、（ｂ）に示すように、第１の回路領域と第２の回路領域とを、チップ積層方向に見て一部分はずれ、残りの部分は重なるように配した場合でも、図１１（ｂ）に示す場合と比較して、第１の回路領域と第２の回路領域とが共有する界面の面積をより小さくでき、冷却経路を拡大できる。
また、図１３には、回路領域Ｂ１の配置例を示している。この図に示すように、本配置例では、重複する時間帯に駆動される複数の回路領域Ｂ１がチップ積層方向に接して配されている場合において、チップ積層方向に並んだ回路領域Ｂ１の列の中に、少なくとも一層の非駆動であり発熱しない非発熱領域を配する。これにより、チップ積層方向への放熱経路を確保できる。
なお、第１の回路領域及び前記第２の回路領域は他の回路領域に比較してアクセス時間の多い回路領域であることは明らかである。また、第１の回路領域及び第２の回路領域はロジック回路領域である場合には、他の回路領域に比較して発熱量が大きく、本実施形態の構成が有効である。また、図６に示したように、第１層のチップ２０−１内に、８層のチップ２０の回路領域２２すべてに対して制御を行うため熱制御の熱制御回路領域２１を有してもよい。
＜半導体装置の発熱＞
次に、図９から図１３で説明した発熱する回路領域をより具体的に熱分布を熱解析する。
図１４から図１７は、回路領域が相互に共有する界面の大きさにより、どのような熱分布になるか熱解析した結果である。
図１４の左図は、図３（ａ）で示した第１の実施形態の半導体装置１００の各層のチップ２０とアンダーフィル３０とを示した概念図である。そしてケース１では、８つの回路領域２２の内、第１層目のチップ２０−１の回路領域Ａ１が発熱し、第２層目のチップ２０−２の回路領域Ａ１が発熱し、第３層目のチップ２０−３の回路領域Ａ１が発熱している状態を示している。ケース２では、８つの回路領域２２の内、第１層目のチップ２０−１の回路領域Ａ１が発熱し、第２層目のチップ２０−２の回路領域Ｂ２が発熱し、第３層目のチップ２０−３の回路領域Ｄ１が発熱している状態を示している。つまり、ケース１の回路領域は相互に共有する界面が大きく、ケース２の回路領域は相互に共有する界面が小さい。なお、ケース１及びケース２とも、発熱する３つの回路領域の合計熱量は０．２Ｗとし外環境への放熱条件も等しくした。
図１５は半導体装置１００の熱解析結果を示したものであり、上段がケース１の熱解析結果であり下段がケース２の熱解析結果である。これら図面では、説明のためケース１及びケース２もともにアンダーフィル３０を取り除いて描いている。図１５の熱解析では、色の薄い（白い）方は高い温度を示し、色の濃い（黒い）方が低い温度を示している。
上段に示すケース１の左図は、図１４の上面から見た熱解析分布であり第８層目のチップ２０−８の熱分布である。第８層目のチップ２０−８の回路領域Ａ１から回路領域Ｂ２にかけて温度が徐々に低くなっている。またケース１の右図は、図１４の下から見た熱解析分布であり第１層目のチップ２０−１の熱分布である。第１層目のチップ２０−１の回路領域Ａ１で非常に温度が高くなっており回路領域Ａ１から回路領域Ｂ２にかけて温度が徐々に低くなっていることがわかる。第１層目のチップ２０−１だけでも温度差が約２．４°Ｃ以上生じていることがわかる。
下段に示すケース２の左図は、図１４の上面から見た熱解析分布であり第８層目のチップ２０−８の熱分布である。第８層目のチップ２０−８の回路領域Ｄ１から回路領域Ｃ２にかけて温度が徐々に低くなっている。第８層目のチップ２０−８の各回路領域の温度差は約０．６°Ｃ以下であり温度差が非常に小さい。またケース１の右図は、図１４の下から見た熱解析分布であり第１層目のチップ２０−１の熱分布である。第１層目のチップ２０−１の回路領域Ａ１、回路領域Ｂ２及び回路領域Ｄ１で温度が高くなっており回路領域Ｂ１、Ｃ１、Ｃ２の温度が低い。１層目のチップ２０−１の回路領域Ａ１は発熱しているが他の回路領域に熱が拡散していることが理解できるとともに、第２層目のチップ２０−２の回路領域Ｂ２及び第３層目のチップ２０−３の回路領域Ｄ１の発熱により、１層目のチップ２０−１の回路領域Ｂ２及び回路領域Ｄ１も熱を吸収していることが理解できる。
＜＜半導体装置の最高温度、最低温度及び最大温度差＞＞
図１５はケース１及びケース２における半導体装置の熱解析結果を示したグラフである。図１６（ａ）に示すグラフは縦軸に温度を示した発熱する回路領域の分散効果の比較１を示している。グラフの左側はケース１及びケース２における半導体装置１００の回路領域の最高温度を示し、グラフの右側はケース１及びケース２における半導体装置１００の回路領域の最低温度を示している。
ケース１では、図１６（ａ）に示すように半導体装置１００内で最大温度が９７．７６°Ｃになり最低温度が９５．２５°Ｃになる。このため、図１６（ｂ）に示すように、半導体装置１００内の最大温度差ΔＴは２．５１°Ｃになる。
ケース２では、図１６（ａ）に示す半導体装置１００内では最大温度が９６．４４°Ｃになり最低温度が９５．４７°Ｃになる。このため、図１６（ｂ）に示すように、半導体装置１００内の最大温度差ΔＴは０．９７°Ｃになる。発熱する回路領域が相互に共有する界面を小さくすれば２倍以上温度差を小さくすることができる。
＜＜ＤＲＡＭ８個とコントローラＬＳＩを内蔵した半導体装置＞＞
図１７は、８層の半導体チップ２０（２０−１〜２０−８）、具体的には８個の５１２ＭビットＤＲＡＭと、１個のロジックＬＳＩ（コントローラＬＳＩ）２９を単一のパッケージ内で積層させた半導体装置２００を示す。なお、図１と同じ部材には同じ番号を付している。
図１４では１層目のチップ２０−１と２層目のチップ２０−２との間にアンダーフィル３０が形成されている例を示したが、図１７に示すように、半導体装置２００の底面には接続配線を形成する中継用基板であるインターポーザ１０が配置され、その下にロジックＬＳＩ２９が配置されている。アンダーフィル３０ではなくインターポーザ１０が配置されている場合でも回路領域が相互に共有する界面を小さくすることが好ましい。ロジックＬＳＩ２９はその全体が発熱するので、８層の半導体チップ２０の回路領域が相互に共有する界面を小さくするには、できるだけ１層目の回路領域を使用しない方が好ましい。
＜放熱部材の配置＞
上述した複数の実施形態において、図１に示したように、半導体装置１００は封止樹脂４０の上面に熱を放熱する放熱部材５０を有していても良いが、図１８に示すように種々の冷却方法がある。
図１８は、半導体装置に放熱部材５０の配置を変えたり冷媒管５２を配置したりした図である。図１８（ａ）に示した第２の半導体装置１１０は、図１（ａ）の第１の半導体装置１００とは異なり、封止樹脂４０の上面に放熱部材５０を備える構成でなく、封止樹脂４０側面に備えている。第２の半導体装置１１０では第８層のチップ２０−８から熱が逃げやすいのではなく、すべてのチップ２０の周辺側から熱が逃げやすくなる。
図１８（ｂ）に示した第３の半導体装置１２０は、図１８（ａ）の第２の半導体装置１１０とは異なり、放熱部材５０を備える構成でなく冷媒管５２を備える構成である。放熱部材５０を使った空冷ではなく、冷媒管５２に冷媒例えば水が流れることにより、より強力に強制的に冷却を図るためである。この場合もすべてのチップ２０の周辺側から熱が逃げやすくなる。
図１８（ｃ）に示した第４の半導体装置１３０は、図１（ａ）の第１の半導体装置１１０の構成に加えて冷媒管５２を備える構成である。放熱部材５０を使った空冷で上面から熱を逃がすとともに側面からも強力に熱を逃がす構成である。
図１８（ｄ）は第５の半導体装置の部分拡大図である。この第５の半導体装置は、チップ２０とチップ２０との間のアンダーフィル３０にマイクロドレイン５４を配置した例である。の第１の半導体装置１１０の構成に加えて冷媒管５２を備える構成である。マイクロドレイン５４に冷媒例えば水が流れることでより直接的にチップを冷却することができる。マイクロドレイン５４単独の冷却でもよいし、マイクロドレイン５４と放熱部材５０とを使った冷却もよい。
これら第２の半導体装置１１０、第３の半導体装置１２０第４の半導体装置１３０及び第５の半導体装置に対しても、上述してきた実施形態を適用できる。
以上の説明において、放熱部材５０から遠い又は近いという用語を使って本実施形態を説明してきたが、これは絶縁材である封止樹脂４０が均一な熱伝導率を前提としているためである。放熱部材５０と発熱源との間が同じ熱伝導率であれば放熱部材５０から遠ければ熱が逃げにくく放熱部材５０から近ければ熱が逃げやすい。一方、放熱部材５０と発熱源との間に熱伝導率が高い部材があるときなど距離が遠くても熱が逃げやすい。そこで、一般化して考える場合には、熱が逃げにくい状態とは熱抵抗が大きい状態（又は熱コンダクタンスの小さい状態）であり、熱が逃げやすい状態は熱抵抗が小さい状態（又は熱コンダクタンスの大きい状態）という概念で表せる。
上記実施形態において、第１層のチップ２０−１内に熱制御の熱制御回路領域２１を配置したが、第２層のチップ２０−２に配置してもよい。また、半導体装置１００内に熱制御回路領域２１を設けることなく、他の半導体装置からの制御によって半導体装置１００の熱分布を制御するようにしてもよい。さらに、チップ２０を８つに分割した回路領域２２で説明したが、回路領域２２内にさらに複数に分割される特殊用途向け回路領域が設けられている場合も同様である。
また、上記実施形態では、放熱部材５０又は冷媒管５２を半導体装置１００に設けたが、積極的に放熱部材５０又は冷媒管５２を設けることなく封止樹脂４０を熱伝導率のよい材料にすることで全体から放熱するようにしてもよい。

Claims (24)

  1. 複数の半導体チップが積層され、前記複数の半導体チップの各々が少なくとも一つの回路領域を有する積層型半導体装置であって、
    駆動された前記回路領域の発熱量又は温度を推定し、前記複数の半導体チップの回路領域間での温度差を小さくするように前記回路領域の駆動を制御する制御回路を備えることを特徴とする積層型半導体装置。
  2. 複数の半導体チップが積層され、前記複数の半導体チップの各々が少なくとも一つの回路領域を有し、前記回路領域から発せられた熱を放熱する放熱部を備える積層型半導体装置であって、
    前記複数の半導体チップのそれぞれの前記回路領域の駆動を制御する制御回路を備え、
    前記制御回路は、複数の前記回路領域のうちで前記放熱部との間における熱抵抗が小さいものほど駆動時間を長くし、これにより、前記複数の半導体チップの回路領域間での温度差を小さくすることを特徴とする積層型半導体装置。
  3. 前記制御回路は、前記回路領域の駆動に伴って前記回路領域から発せられた熱が分散するように、前記回路領域の駆動を制御することを特徴とする請求項１または２に記載の積層型半導体装置。
  4. 前記制御回路は、前記回路領域の駆動時間又は駆動サイクルを監視し、当該駆動時間又は当該駆動サイクルから前記回路領域の発熱量又は温度を推定することを特徴とする請求項１に記載の積層型半導体装置。
  5. 同機能を有する複数の前記回路領域を備えており、
    前記制御回路は、同機能を有する複数の前記回路領域のうちの駆動された前記回路領域の発熱量又は温度が閾値を超えた場合に、当該回路領域と同機能を有する他の前記回路領域に駆動を切り替えることを特徴とする請求項１または４に記載の積層型半導体装置。
  6. 前記回路領域から発せられた熱を放熱する放熱部を備え、
    前記制御回路は、複数の前記回路領域のうちで前記放熱部との間における熱抵抗が小さいものほど駆動時間を多くすることを特徴とする請求項１に記載の積層型半導体装置。
  7. 複数の前記回路領域のうちの少なくとも一つは、熱発生用のダミー回路領域としても使用されることを特徴とする請求項１から６のいずれか一項に記載の積層型半導体装置。
  8. 前記半導体チップの間には、前記複数の半導体チップ同士の結合を補強する補強材、又は、前記複数の半導体チップ同士を電気的に接続する中継基板が配されることを特徴とする請求項１から７のいずれか一項に記載の積層型半導体装置。
  9. 複数の前記回路領域のうち単位面積当たりの発熱量が最も多いものがロジック回路領域であることを特徴とする請求項１から８のいずれか一項に記載の積層型半導体装置。
  10. 複数の前記回路領域のうち駆動時間がより長いものほど、単位面積当たりの発熱量がより多いことを特徴とする請求項１から９のいずれか一項に記載の積層型半導体装置。
  11. 複数の前記回路領域のうちアクセス頻度がより高いものほど、単位面積当たりの発熱量がより多いことを特徴とする請求項１から１０のいずれか一項に記載の積層型半導体装置。
  12. 複数の前記回路領域のうち、少なくとも一つはメモリ機能を有し、他の少なくとも一つは演算機能を有することを特徴とする請求項１から１１のいずれか一項に記載の積層型半導体装置。
  13. 複数の半導体チップが積層され、前記複数の半導体チップの各々が少なくとも一つの回路領域を有する積層型半導体装置の制御方法であって、
    駆動された前記回路領域の発熱量又は温度を推定し、前記複数の半導体チップの回路領域間での温度差を小さくするように前記回路領域の駆動を制御することを特徴とする積層型半導体装置の制御方法。
  14. 複数の半導体チップが積層され、前記複数の半導体チップの各々が少なくとも一つの回路領域を有し、複数の前記回路領域から発せられた熱を放熱する放熱部が備える積層型半導体装置の制御方法であって、
    複数の前記回路領域のうちで前記放熱部との間における熱抵抗が小さいものほど駆動時間を長くなるように前記回路領域の駆動を制御し、これにより、前記複数の半導体チップの回路領域間での温度差を小さくすることを特徴とする積層型半導体装置の制御方法。
  15. 前記回路領域の駆動に伴って前記回路領域から発せられた熱が分散するように、前記回路領域の駆動を制御することを特徴とする請求項１３または１４に記載の積層型半導体装置の制御方法。
  16. 前記回路領域の駆動時間又は駆動サイクルを監視し、当該駆動時間又は当該駆動サイクルから前記回路領域の発熱量又は温度を推定することを特徴とする請求項１３に記載の積層型半導体装置の制御方法。
  17. 同機能を有する複数の前記回路領域が備えられている場合に、同機能を有する複数の前記回路領域のうちの駆動された前記回路領域の発熱量又は温度が閾値を超えると、当該回路領域と同機能を有する他の回路領域に駆動を切り替えることを特徴とする請求項１３または１６に記載の積層型半導体装置の制御方法。
  18. 前記回路領域から発せられた熱を放熱する放熱部が備えられていると共に、同機能を有する複数の前記回路領域が備えられている場合に、同機能を有する複数の前記回路領域のうち前記放熱部との間における熱抵抗が小さいものほど駆動時間を多くすることを特徴とする請求項１３に記載の積層型半導体装置の制御方法。
  19. 複数の前記回路領域のうちの少なくとも一つを、熱発生用のダミー回路領域としても使用することを特徴とする請求項１３から１８のいずれか一項に記載の積層型半導体装置の制御方法。
  20. 前記複数の半導体チップの間には、前記複数の半導体チップ同士の結合を補強する補強材、又は、前記複数の半導体チップ同士を電気的に接続する中継基板が配されることを特徴とする請求項１３から１９のいずれか一項に記載の積層型半導体装置の制御方法。
  21. 複数の前記回路領域のうち単位面積当たりの発熱量が最も多いものがロジック回路領域であることを特徴とする請求項１３から２０のいずれか一項に記載の積層型半導体装置の制御方法。
  22. 複数の前記回路領域のうち駆動時間がより長いものほど、単位面積当たりの発熱量がより多いことを特徴とする請求項１３から２１のいずれか一項に記載の積層型半導体装置の制御方法。
  23. 複数の前記回路領域のうちアクセス頻度がより高いものほど、単位面積当たりの発熱量がより多いことを特徴とする請求項１３から２２のいずれか一項に記載の積層型半導体装置の制御方法。
  24. 複数の前記回路領域のうち、少なくとも一つはメモリ機能を有し、他の少なくとも一つは演算機能を有することを特徴とする請求項１３から２３のいずれか一項に記載の積層型半導体装置の制御方法。
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