JP2012243973A - 半導体装置 - Google Patents

Abstract

【課題】積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止する。
【解決手段】半導体チップ１２の回路領域１７における動作時の電流量若しくは発熱量又は動作温度範囲は、半導体チップ１１の回路領域よりも小さい。少なくとも半導体チップ１１の回路領域と半導体チップ１２の回路領域１７とが平面視においてオーバーラップしないように、半導体チップ１１と半導体チップ１２とが積層されている。
【選択図】図１

Description

本発明は、半導体装置、特に、複数のチップが積層されてなる３次元積層チップ構造を持つ半導体装置に関する。

複数の半導体チップの積層体である３次元積層チップを有するデバイスにおいては、各半導体チップの動作時に生じた熱が他の半導体チップに伝導する。その結果、１つでも半導体チップの温度が規格温度を超えてしまうと、デバイスが正常に動作しなくなる。また、デバイスを高温で動作させ続けると、エレクトロマイグレーションに起因して信頼性が低下する。従って、従来、半導体チップで発生した熱が他の半導体チップへ伝導することをいかに防ぐかが大きな課題となっている。

この課題に対して、特許文献１には、半導体チップで発生した熱を積層チップ構造の外部へ効率良く放熱させる手法が提案されている。以下、図８を参照しながら、従来の３次元積層チップ構造を有する半導体装置について説明する。

図８に示す半導体装置においては、支持基板１００上における領域Ｒ１及びＲ２のそれぞれに半導体チップ（第１層チップ）２００Ａ及び半導体チップ（第２層チップ）２００Ｂが積層されている。支持基板１００中には貫通配線１１０が形成されていると共に、支持基板１００における積層チップ構造側の表面上には、貫通配線１１０と接続する電極１１１が形成されている。半導体チップ２００Ａ及び２００Ｂはそれぞれ、半導体基板２０１と、半導体基板２０１の回路形成面上に設けられた回路領域２０２と、半導体基板２０１の回路形成面の反対面上に設けられた絶縁膜２０３とを有している。また、半導体チップ２００Ａ及び２００Ｂにはそれぞれ貫通プラグ２１０が形成されていると共に、半導体チップ２００Ａ及び２００Ｂにおける回路領域２０２及び絶縁膜２０３のそれぞれの上には、貫通プラグ２１０と接続する電極パッド２１１が形成されている。支持基板１００の電極１１１と半導体チップ２００Ａの回路領域２０２上の電極パッド２１１、及び、半導体チップ２００Ａの絶縁膜２０３上の電極パッド２１１と半導体チップ２００Ｂの回路領域２０２上の電極パッド２１１はそれぞれ金属バンプ２１２を介して接続されている。さらに、支持基板１００と半導体チップ２００Ａとの間、及び、半導体チップ２００Ａと半導体チップ２００Ｂとの間には、カーボン・ナノチューブを含む導電性樹脂膜２２０が設けられている。尚、半導体チップ２００Ａ及び２００Ｂの積層体同士の間には絶縁性樹脂膜２３０が設けられている。

図８に示す３次元積層チップ構造によれば、半導体チップ（第１層チップ）２００Ａ及び半導体チップ（第２層チップ）２００Ｂに形成された貫通プラグ２１０を通じて、各半導体チップ２００Ａ及び２００Ｂの内部で発生した熱を積層チップ構造の外部へ効率的に放熱することが可能となる。

特開２０１０−０５０２５９号公報

しかしながら、図８に示す従来の半導体装置においては、３次元積層チップ構造中に放熱性を考慮して貫通プラグを設ける必要があるため、積層チップ構造が複雑になって製造コストが増大してしまう。

また、図８に示す従来の半導体装置においては、半導体チップ（第１層チップ）２００Ａで発生した熱が、貫通プラグ２１０、及びカーボン・ナノチューブを含む導電性樹脂膜２２０を通じて、半導体チップ（第２層チップ）２００Ｂの回路領域２０２に伝わる結果、回路領域２０２の温度が高くなってしまう。このため、半導体チップ（第２層チップ）２００Ｂの設計時に、半導体チップ（第１層チップ）２００Ａの発熱に起因する回路領域２０２の温度上昇を考慮して、エレクトロマイグレーションを抑制するために配線幅を大きくしたり、又は、トランジスタの信頼性劣化を抑制するためにゲート長やゲート幅を大きくしたりする等の対策が必要となる。すなわち、半導体チップ（第２層チップ）２００Ｂのチップサイズが大きくなってしまうという問題が生じる。

前記に鑑み、本発明は、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止できるようにすることを目的とする。

前記の目的を達成するために、本発明に係る半導体装置は、第１回路領域を含む第１半導体チップと、第２回路領域を含む第２半導体チップとが積層された構造を有する半導体装置であって、前記第２回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第１回路領域よりも小さく、少なくとも前記第１回路領域と前記第２回路領域とが平面視においてオーバーラップしないように、前記第１半導体チップと前記第２半導体チップとが積層されている。

尚、本願において、「動作時の電流量」とは、「動作時の回路領域の単位面積当たりに流れている電流の量」を意味し、「動作時の発熱量」とは、「動作時の回路領域の単位面積当たりに発生する熱の量」を意味する。また、「動作温度範囲」とは、「正常動作が可能な温度範囲」を意味する。従って、基本的には、「動作時の電流量」、「動作時の発熱量」及び「動作温度範囲」の大小関係は一致する。すなわち、「動作時の電流量」が大きければ、「動作時の発熱量」も大きく、「動作温度範囲」も大きいし、「動作時の電流量」が小さければ、「動作時の発熱量」も小さく、「動作温度範囲」も小さい。

本発明に係る半導体装置によると、動作時の電流量又は発熱量が相対的に大きい（言い換えると、動作温度範囲が相対的に大きい）第１回路領域を含む第１半導体チップと、動作時の電流量又は発熱量が相対的に小さい（言い換えると、動作温度範囲が相対的に小さい）第２回路領域を含む第２半導体チップとを、第１回路領域と第２回路領域とがオーバーラップしないように積層する。すなわち、積層チップ構造において、上下のチップが重なり合わない部分を設け、当該部分に、動作時の電流量が多く高温になりやすい回路領域、又は動作温度範囲が狭く高温状態で異常が発生しやすい回路領域の少なくとも一方を配置する。このため、積層チップ構造において、高温になりやすい回路領域から、異常が発生しやすい回路領域へ熱が伝導しにくくなるので、動作不良や信頼性劣化を防止することができる。また、放熱性を考慮して貫通プラグを設けなくてもよいので、製造コストの増大を抑制できると共に、半導体チップの発熱に起因する他の半導体チップの温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。

尚、本発明に係る半導体装置において、積層チップ構造は樹脂封止されていてもよいし、プリント基板等の基材上に搭載されていてもよい。また、積層チップ構造中のチップ同士は、貫通電極や電極パッド等を通じて電気的に接続されていてもよい。

また、本発明に係る半導体装置において、前記第１半導体チップの少なくとも一部分と前記第２半導体チップの少なくとも一部分とが平面視においてオーバーラップしていると、積層チップ構造全体つまり半導体装置全体のサイズを小さくすることができる。

また、本発明に係る半導体装置において、前記第２半導体チップは、平面視において前記第１半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第２回路領域が配置されていると、前述の効果を確実に得ることができる。この場合、前記第１半導体チップは平面視において前記第２半導体チップよりも小さいと共に、前記第１半導体チップの全体が平面視において前記第２半導体チップとオーバーラップしていてもよい。或いは、前記第１半導体チップと前記第２半導体チップとは平面視において実質的に同じ形状を有し、前記第１半導体チップの一部分と前記第２半導体チップの一部分とが平面視においてオーバーラップするように、前記第１半導体チップと前記第２半導体チップとは互いにずらして積層されていてもよい。また、前記第１半導体チップを挟んで、その上下の一方に前記第２半導体チップが積層されていると共に他方に第３回路領域を含む第３半導体チップが積層されており、前記第３回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第１回路領域よりも小さく、少なくとも前記第１回路領域と前記第３回路領域とが平面視においてオーバーラップしないように、前記第１半導体チップと前記第３半導体チップとが積層されていてもよい。ここで、前記第３回路領域はメモリブロック又はイメージセンサーブロックであってもよいし、前記第３半導体チップは、平面視において前記第１半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第３回路領域が配置されていてもよい。

また、本発明に係る半導体装置において、前記第１半導体チップは、平面視において前記第２半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第１回路領域が配置されていると、前述の効果を確実に得ることができる。この場合、前記第２半導体チップは平面視において前記第１半導体チップよりも小さいと共に、前記第２半導体チップの全体が平面視において前記第１半導体チップとオーバーラップしていてもよい。或いは、前記第１半導体チップと前記第２半導体チップとは平面視において実質的に同じ形状を有し、前記第１半導体チップの一部分と前記第２半導体チップの一部分とが平面視においてオーバーラップするように、前記第１半導体チップと前記第２半導体チップとは互いにずらして積層されていてもよい。また、前記第２半導体チップを挟んで、その上下の一方に前記第１半導体チップが積層されていると共に他方に第３回路領域を含む第３半導体チップが積層されており、前記第３回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第２回路領域よりも大きく、少なくとも前記第２回路領域と前記第３回路領域とが平面視においてオーバーラップしないように、前記第２半導体チップと前記第３半導体チップとが積層されていてもよい。ここで、前記第３回路領域はＣＰＵブロックであってもよいし、前記第３半導体チップは、平面視において前記第２半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第３回路領域が配置されていてもよい。

また、本発明に係る半導体装置において、前記第１半導体チップは、平面視において前記第２半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第１回路領域が配置されており、前記第２半導体チップを挟んで、その上下の一方に前記第１半導体チップが積層されていると共に他方に第３回路領域を含む第３半導体チップが積層されており、前記第３回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第１回路領域よりも小さくてもよい。この場合、前記第３回路領域はメモリブロック又はイメージセンサーブロックであってもよいし、前記第１回路領域の少なくとも一部分と前記第３回路領域の少なくとも一部分とが平面視においてオーバーラップするように、前記第１半導体チップと前記第３半導体チップとが前記第２半導体チップを挟んで積層されていてもよい。

また、本発明に係る半導体装置において、前記第１回路領域はＣＰＵブロックであってもよいし、前記第２回路領域はメモリブロック又はイメージセンサーブロックであってもよい。

本発明によれば、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。

図１（ａ）及び（ｂ）はそれぞれ、第１の実施形態に係る半導体装置の平面図及び断面図である。 図２（ａ）及び（ｂ）はそれぞれ、第１の実施形態の第１変形例に係る半導体装置の平面図及び断面図である。 図３（ａ）及び（ｂ）はそれぞれ、第１の実施形態の第２変形例に係る半導体装置の平面図及び断面図である。 図４（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置の平面図及び断面図である。 図５（ａ）及び（ｂ）はそれぞれ、第２の実施形態の第１変形例に係る半導体装置の平面図及び断面図である。 図６（ａ）及び（ｂ）はそれぞれ、第２の実施形態の第２変形例に係る半導体装置の平面図及び断面図である。 図７（ａ）及び（ｂ）はそれぞれ、第３の実施形態に係る半導体装置の平面図及び断面図である。 図８は、従来例に係る半導体装置の断面図である。

（本発明の基本構成）
一般に、半導体チップ内には複数の回路領域（回路ブロック）が形成されているが、それらの回路ブロックでは動作時に発生する熱量が異なることが多い。すなわち、半導体チップ内には、発熱量が大きい領域と発熱量が小さい領域とが存在する。また、各回路ブロックに配置されている回路の種類によって、熱に対する動作温度範囲が広い回路ブロックと狭い回路ブロックとが存在する。

以上に述べた点に着目して、後述する各実施形態では、半導体チップ中の「発熱量が大きい回路ブロック」又は「熱に対する動作温度範囲が狭い回路ブロック」を可能な限り他の半導体チップとオーバーラップさせないようにし、或いは、少なくとも「発熱量が大きい回路ブロック」と「熱に対する動作温度範囲が狭い回路ブロック」とが上下チップ間でオーバーラップしないようにする。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置、具体的には、チップサイズの異なる２種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。

図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図１（ａ）では、簡単のために、主要な構成要素のみを図示している。

図１（ａ）及び（ｂ）に示すように、例えばＣＰＵ（Central Processing Unit）ブロックが搭載された大きさ５ｍｍ角の半導体チップ１１が、例えばメモリブロック１７が搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ１２上に積層されている。すなわち、半導体チップ１１は平面視において半導体チップ１２よりも小さいと共に、半導体チップ１１の全体が平面視において半導体チップ１２とオーバーラップしている。言い換えると、半導体チップ１２は、平面視において半導体チップ１１とオーバーラップしていない部分を有している。ここで、半導体チップ１１は、基板１１ｓと、基板１１ｓの回路形成面に形成された配線層（配線に加えて素子構成要素や層間膜等を含む：以下同じ）１１ｄとからなり、半導体チップ１２は、基板１２ｓと、基板１２ｓの回路形成面に形成された配線層１２ｄとからなる。

また、半導体チップ１２中には複数の貫通電極１３が形成されていると共に、半導体チップ１２における半導体チップ１１の反対側の面上には、各貫通電極１３と接続する複数のはんだバンプ１４が形成されている。半導体チップ１１及び１２の積層体は樹脂基板１５上に搭載されていると共に、当該積層体は貫通電極１３及びはんだバンプ１４を通じて樹脂基板１５（正確には樹脂基板１５上に形成された電極バッド等）と電気的に接続されている。樹脂基板１５における半導体チップ１２の反対側の面上には複数のはんだバンプ１６が形成されており、図示は省略しているが、各はんだバンプ１６はプリント基板に接続されている。尚、半導体チップ１１及び１２の積層体は樹脂基板１５上において樹脂１８によってモールドされている。

また、半導体チップ１２は回路形成面を上向き（Face up ）にしており、半導体チップ１１は回路形成面を下向き（Face down ）にしている。これにより、半導体チップ１２及び１１の回路形成面同士が複数のバンプ電極１９を介して電気的に接合（Face to face接合）されている。尚、バンプ電極１９のピッチが大きい（例えば１００μｍ程度以上）場合には、例えばはんだバンプ接合を用い、バンプ電極１９のピッチが小さい（例えば５０μｍ程度以下）場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極１９のピッチが５０μｍ程度から１００μｍ程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばＣｕＳｎ合金化反応等を用いて、例えばＣｕ／ＣｕＳｎ／Ｃｕ積層構造のマイクロバンプを形成してもよい。

ここで、半導体チップ１１のＣＰＵブロックは、動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）回路ブロックであり、当該ＣＰＵブロックで発生した熱は、図１（ｂ）に示すように、樹脂１８や樹脂基板１５を経由して放熱される。一方、半導体チップ１２のメモリブロック１７は、半導体チップ１１のＣＰＵブロックと比較して、動作時に流れる電流量（つまり動作時に生じる発熱量）が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。

そこで、本実施形態では、半導体チップ１２における動作温度範囲が相対的に狭いメモリブロック１７と、発熱量が多いＣＰＵブロックが搭載された半導体チップ１１とが平面視においてオーバーラップしないように、半導体チップ１１と半導体チップ１２とを積層させている。すなわち、半導体チップ１２における半導体チップ１１とオーバーラップしていない部分にメモリブロック１７を配置している。これにより、メモリブロック１７が高温となって動作異常や信頼性不良を起こすことを回避することができる。

また、第１の実施形態によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ１１の発熱に起因する半導体チップ１２の温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。

従って、第１の実施形態によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。

（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置、具体的には、チップサイズが実質的に等しい２種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。

図２（ａ）及び（ｂ）は、第１の実施形態の第１変形例に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図２（ａ）では、簡単のために、主要な構成要素のみを図示している。また、図２（ａ）及び（ｂ）において、図１（ａ）及び（ｂ）に示す第１の実施形態と同じ構成要素には同じ符号を付している。

本変形例においては、図２（ａ）及び（ｂ）に示すように、例えばＣＰＵブロックが搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ１１Ａの一部分と、例えばメモリブロック１７が搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ１２の一部分とが平面視においてオーバーラップするように、半導体チップ１１Ａ及び１２の配置向きを互いにずらして、半導体チップ１２上に半導体チップ１１Ａを積層している。言い換えると、半導体チップ１２は、平面視において半導体チップ１１Ａとオーバーラップしていない部分を有している。ここで、半導体チップ１１Ａは、基板１１ｓと、基板１１ｓの回路形成面に形成された配線層（配線に加えて素子構成要素や層間膜等を含む：以下同じ）１１ｄとからなり、半導体チップ１２は、基板１２ｓと、基板１２ｓの回路形成面に形成された配線層１２ｄとからなる。

また、半導体チップ１２中には複数の貫通電極１３が形成されていると共に、半導体チップ１２における半導体チップ１１Ａの反対側の面上には、各貫通電極１３と接続する複数のはんだバンプ１４が形成されている。半導体チップ１１Ａ及び１２の積層体は樹脂基板１５上に搭載されていると共に、当該積層体は貫通電極１３及びはんだバンプ１４を通じて樹脂基板１５（正確には樹脂基板１５上に形成された電極バッド等）と電気的に接続されている。樹脂基板１５における半導体チップ１２の反対側の面上には複数のはんだバンプ１６が形成されており、図示は省略しているが、各はんだバンプ１６はプリント基板に接続されている。尚、半導体チップ１１Ａ及び１２の積層体は樹脂基板１５上において樹脂１８によってモールドされている。

また、半導体チップ１２は回路形成面を上向き（Face up ）にしており、半導体チップ１１Ａは回路形成面を下向き（Face down ）にしている。これにより、半導体チップ１２及び１１Ａの回路形成面同士が複数のバンプ電極１９を介して電気的に接合（Face to face接合）されている。尚、バンプ電極１９のピッチが大きい（例えば１００μｍ程度以上）場合には、例えばはんだバンプ接合を用い、バンプ電極１９のピッチが小さい（例えば５０μｍ程度以下）場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極１９のピッチが５０μｍ程度から１００μｍ程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばＣｕＳｎ合金化反応等を用いて、例えばＣｕ／ＣｕＳｎ／Ｃｕ積層構造のマイクロバンプを形成してもよい。

ここで、半導体チップ１１ＡのＣＰＵブロックは、動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）回路ブロックであり、当該ＣＰＵブロックで発生した熱は、図２（ｂ）に示すように、樹脂１８や樹脂基板１５を経由して放熱される。一方、半導体チップ１２のメモリブロック１７は、半導体チップ１１ＡのＣＰＵブロックと比較して、動作時に流れる電流量（つまり動作時に生じる発熱量）が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。

そこで、本変形例では、半導体チップ１２における動作温度範囲が相対的に狭いメモリブロック１７と、発熱量が多いＣＰＵブロックが搭載された半導体チップ１１Ａとが平面視においてオーバーラップしないように、半導体チップ１１Ａと半導体チップ１２とを積層させている。すなわち、半導体チップ１２における半導体チップ１１Ａとオーバーラップしていない部分にメモリブロック１７を配置している。これにより、メモリブロック１７が高温となって動作異常や信頼性不良を起こすことを回避することができる。

また、本変形例によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ１１Ａの発熱に起因する半導体チップ１２の温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。

従って、本変形例によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。

尚、本変形例において、半導体チップ１１Ａにおける半導体チップ１２とオーバーラップしていない部分にＣＰＵブロックを配置してもよい。このようにすると、ＣＰＵブロックで生じた熱が半導体チップ１２を経由することなく、樹脂１８や樹脂基板１５を経由して放熱されるので、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化をより一層確実に防止することができる。

（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置、具体的には、チップサイズが実質的に等しい３種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。

図３（ａ）及び（ｂ）は、第１の実施形態の第２変形例に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図３（ａ）では、簡単のために、主要な構成要素のみを図示している。また、図３（ａ）及び（ｂ）において、図２（ａ）及び（ｂ）に示す第１の実施形態の第１変形例と同じ構成要素には同じ符号を付している。

本変形例においては、図３（ａ）及び（ｂ）に示すように、例えばＣＰＵブロックが搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ１１Ｂの一部分と、例えばメモリブロック１７が搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ１２の一部分とが平面視においてオーバーラップするように、半導体チップ１１Ｂ及び１２の配置向きを互いにずらして、半導体チップ１２上に半導体チップ１１Ｂを積層している。言い換えると、半導体チップ１２は、平面視において半導体チップ１１Ｂとオーバーラップしていない部分を有している。ここで、半導体チップ１１Ｂは、基板１１ｓと、基板１１ｓの回路形成面に形成された配線層（配線に加えて素子構成要素や層間膜等を含む：以下同じ）１１ｄとからなり、半導体チップ１２は、基板１２ｓと、基板１２ｓの回路形成面に形成された配線層１２ｄとからなる。

また、例えばメモリブロック３２が搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ３１の一部分と、前述の半導体チップ１１Ｂの一部分とが平面視においてオーバーラップするように、半導体チップ３１及び１１Ｂの配置向きを互いにずらして、半導体チップ１１Ｂ上に半導体チップ３１を積層している。言い換えると、半導体チップ３１は、平面視において半導体チップ１１Ｂとオーバーラップしていない部分を有している。ここで、半導体チップ３１は、基板３１ｓと、基板３１ｓの回路形成面に形成された配線層３１ｄとからなる。

また、半導体チップ１２中には複数の貫通電極１３が形成されていると共に、半導体チップ１２における半導体チップ１１Ｂの反対側の面上には、各貫通電極１３と接続する複数のはんだバンプ１４が形成されている。半導体チップ１１Ｂ、１２及び３１の積層体は樹脂基板１５上に搭載されていると共に、当該積層体は貫通電極１３及びはんだバンプ１４を通じて樹脂基板１５（正確には樹脂基板１５上に形成された電極バッド等）と電気的に接続されている。樹脂基板１５における半導体チップ１２の反対側の面上には複数のはんだバンプ１６が形成されており、図示は省略しているが、各はんだバンプ１６はプリント基板に接続されている。尚、半導体チップ１１Ｂ、１２及び３１の積層体は樹脂基板１５上において樹脂１８によってモールドされている。

また、半導体チップ１２は回路形成面を上向き（Face up ）にしており、半導体チップ１１Ｂは回路形成面を下向き（Face down ）にしている。これにより、半導体チップ１２及び１１Ｂの回路形成面同士が複数のバンプ電極１９を介して電気的に接合（Face to face接合）されている。尚、バンプ電極１９のピッチが大きい（例えば１００μｍ程度以上）場合には、例えばはんだバンプ接合を用い、バンプ電極１９のピッチが小さい（例えば５０μｍ程度以下）場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極１９のピッチが５０μｍ程度から１００μｍ程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばＣｕＳｎ合金化反応等を用いて、例えばＣｕ／ＣｕＳｎ／Ｃｕ積層構造のマイクロバンプを形成してもよい。

また、半導体チップ３１は半導体チップ１１Ｂと同様に回路形成面を下向き（Face down ）にしており、半導体チップ１１Ｂの回路形成面の反対面と半導体チップ３１の回路形成面とが複数のバンプ電極４２を介して電気的に接合（Face to back接合）されている。ここで、半導体チップ１１Ｂ中には複数の貫通電極４１が形成されていると共に、各貫通電極４１と接続するように各バンプ電極４２が形成されている。尚、バンプ電極４２のピッチが大きい（例えば１００μｍ程度以上）場合には、例えばはんだバンプ接合を用い、バンプ電極４２のピッチが小さい（例えば５０μｍ程度以下）場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極４２のピッチが５０μｍ程度から１００μｍ程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばＣｕＳｎ合金化反応等を用いて、例えばＣｕ／ＣｕＳｎ／Ｃｕ積層構造のマイクロバンプを形成してもよい。

ここで、半導体チップ１１ＢのＣＰＵブロックは、動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）回路ブロックであり、当該ＣＰＵブロックで発生した熱は、樹脂１８や樹脂基板１５を経由して放熱される。一方、半導体チップ１２のメモリブロック１７及び半導体チップ３１のメモリブロック３２は、半導体チップ１１ＢのＣＰＵブロックと比較して、動作時に流れる電流量（つまり動作時に生じる発熱量）が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。

そこで、本変形例では、半導体チップ１２における動作温度範囲が相対的に狭いメモリブロック１７と、発熱量が多いＣＰＵブロックが搭載された半導体チップ１１Ｂとが平面視においてオーバーラップしないように、半導体チップ１１Ｂと半導体チップ１２とを積層させている。すなわち、半導体チップ１２における半導体チップ１１Ｂとオーバーラップしていない部分にメモリブロック１７を配置している。また、半導体チップ３１における動作温度範囲が相対的に狭いメモリブロック３２と、発熱量が多いＣＰＵブロックが搭載された半導体チップ１１Ｂとが平面視においてオーバーラップしないように、半導体チップ１１Ｂと半導体チップ３１とを積層させている。すなわち、半導体チップ３１における半導体チップ１１Ｂとオーバーラップしていない部分にメモリブロック３２を配置している。これにより、メモリブロック１７及び３２が高温となって動作異常や信頼性不良を起こすことを回避することができる。

また、本変形例によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ１１Ｂの発熱に起因する半導体チップ１２及び３１の温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。

従って、本変形例によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。

尚、本変形例において、半導体チップ１１Ｂにおける半導体チップ１２及び３１とオーバーラップしていない部分にＣＰＵブロックを配置してもよい。このようにすると、ＣＰＵブロックで生じた熱が半導体チップ１２及び３１を経由することなく、樹脂１８や樹脂基板１５を経由して放熱されるので、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化をより一層確実に防止することができる。

また、本変形例において、チップサイズが実質的に等しい３種類の半導体チップを積層させたが、各半導体チップのサイズが互いに異なっていてもよい。例えば、大きさ８ｍｍ×１２ｍｍの半導体チップ１１Ｂに代えて、第１の実施形態の半導体チップ１１（大きさ５ｍｍ角）を用いてもよい。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置、具体的には、チップサイズの異なる２種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。

図４（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図４（ａ）では、簡単のために、主要な構成要素のみを図示している。

図４（ａ）及び（ｂ）に示すように、例えばメモリブロックが搭載された大きさ５ｍｍ角の半導体チップ２１が、例えばＣＰＵブロック２７が搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ２２上に積層されている。すなわち、半導体チップ２１は平面視において半導体チップ２２よりも小さいと共に、半導体チップ２１の全体が平面視において半導体チップ２２とオーバーラップしている。言い換えると、半導体チップ２２は、平面視において半導体チップ２１とオーバーラップしていない部分を有している。ここで、半導体チップ２１は、基板２１ｓと、基板２１ｓの回路形成面に形成された配線層（配線に加えて素子構成要素や層間膜等を含む：以下同じ）２１ｄとからなり、半導体チップ２２は、基板２２ｓと、基板２２ｓの回路形成面に形成された配線層２２ｄとからなる。

また、半導体チップ２２中には複数の貫通電極２３が形成されていると共に、半導体チップ２２における半導体チップ２１の反対側の面上には、各貫通電極２３と接続する複数のはんだバンプ２４が形成されている。半導体チップ２１及び２２の積層体は樹脂基板２５上に搭載されていると共に、当該積層体は貫通電極２３及びはんだバンプ２４を通じて樹脂基板２５（正確には樹脂基板２５上に形成された電極バッド等）と電気的に接続されている。樹脂基板２５における半導体チップ２２の反対側の面上には複数のはんだバンプ２６が形成されており、図示は省略しているが、各はんだバンプ２６はプリント基板に接続されている。尚、半導体チップ２１及び２２の積層体は樹脂基板２５上において樹脂２８によってモールドされている。

また、半導体チップ２２は回路形成面を上向き（Face up ）にしており、半導体チップ２１は回路形成面を下向き（Face down ）にしている。これにより、半導体チップ２２及び２１の回路形成面同士が複数のバンプ電極２９を介して電気的に接合（Face to face接合）されている。尚、バンプ電極２９のピッチが大きい（例えば１００μｍ程度以上）場合には、例えばはんだバンプ接合を用い、バンプ電極２９のピッチが小さい（例えば５０μｍ程度以下）場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極２９のピッチが５０μｍ程度から１００μｍ程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばＣｕＳｎ合金化反応等を用いて、例えばＣｕ／ＣｕＳｎ／Ｃｕ積層構造のマイクロバンプを形成してもよい。

ここで、半導体チップ２２のＣＰＵブロック２７は、動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）回路領域であり、ＣＰＵブロック２７で発生した熱は、図４（ｂ）に示すように、樹脂２８や樹脂基板２５を経由して放熱される。一方、半導体チップ２１のメモリブロックは、半導体チップ２２のＣＰＵブロックと比較して、動作時に流れる電流量（つまり動作時に生じる発熱量）が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。

そこで、本実施形態では、半導体チップ２２における発熱量が多いＣＰＵブロック２７と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ２１とが平面視においてオーバーラップしないように、半導体チップ２１と半導体チップ２２とを積層させている。すなわち、半導体チップ２２における半導体チップ２１とオーバーラップしていない部分にＣＰＵブロック２７を配置している。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ２１を、半導体チップ２２における発熱量が多いＣＰＵブロック２７の搭載領域上を避け、ＣＰＵブロック２７から離して配置している。これにより、メモリブロックを搭載した半導体チップ２１が高温となって動作異常や信頼性不良を起こすことを回避することができる。

また、第２の実施形態によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ２２の発熱に起因する半導体チップ２１の温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。

従って、第２の実施形態によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。

尚、第２の実施形態において、半導体チップ２２における発熱量が多いＣＰＵブロック２７と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ２１とが平面視においてオーバーラップしないように、半導体チップ２１と半導体チップ２２とを積層させた。しかし、これに代えて、半導体チップ２２におけるＣＰＵブロック２７の中でも特に動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）演算部と、半導体チップ２１とが平面視においてオーバーラップしないように、半導体チップ２１と半導体チップ２２とを積層させてもよい。言い換えると、半導体チップ２２におけるＣＰＵブロック２７のうち演算部以外の他の部分については、半導体チップ２１と平面視においてオーバーラップしてもよい。

（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例に係る半導体装置、具体的には、チップサイズが実質的に等しい２種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。

図５（ａ）及び（ｂ）は、第２の実施形態の第１変形例に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図５（ａ）では、簡単のために、主要な構成要素のみを図示している。また、図５（ａ）及び（ｂ）において、図４（ａ）及び（ｂ）に示す第２の実施形態と同じ構成要素には同じ符号を付している。

本変形例においては、図５（ａ）及び（ｂ）に示すように、例えばメモリブロックが搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ２１Ａの一部分と、例えばＣＰＵブロック２７が搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ２２の一部分とが平面視においてオーバーラップするように、半導体チップ２１Ａ及び２２の配置向きを互いにずらして、半導体チップ２２上に半導体チップ２１Ａを積層している。言い換えると、半導体チップ２２は、平面視において半導体チップ２１Ａとオーバーラップしていない部分を有している。ここで、半導体チップ２１Ａは、基板２１ｓと、基板２１ｓの回路形成面に形成された配線層（配線に加えて素子構成要素や層間膜等を含む：以下同じ）２１ｄとからなり、半導体チップ２２は、基板２２ｓと、基板２２ｓの回路形成面に形成された配線層２２ｄとからなる。

また、半導体チップ２２中には複数の貫通電極２３が形成されていると共に、半導体チップ２２における半導体チップ２１Ａの反対側の面上には、各貫通電極２３と接続する複数のはんだバンプ２４が形成されている。半導体チップ２１Ａ及び２２の積層体は樹脂基板２５上に搭載されていると共に、当該積層体は貫通電極２３及びはんだバンプ２４を通じて樹脂基板２５（正確には樹脂基板２５上に形成された電極バッド等）と電気的に接続されている。樹脂基板２５における半導体チップ２２の反対側の面上には複数のはんだバンプ２６が形成されており、図示は省略しているが、各はんだバンプ２６はプリント基板に接続されている。尚、半導体チップ２１Ａ及び２２の積層体は樹脂基板２５上において樹脂２８によってモールドされている。

また、半導体チップ２２は回路形成面を上向き（Face up ）にしており、半導体チップ２１Ａは回路形成面を下向き（Face down ）にしている。これにより、半導体チップ２２及び２１Ａの回路形成面同士が複数のバンプ電極２９を介して電気的に接合（Face to face接合）されている。尚、バンプ電極２９のピッチが大きい（例えば１００μｍ程度以上）場合には、例えばはんだバンプ接合を用い、バンプ電極２９のピッチが小さい（例えば５０μｍ程度以下）場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極２９のピッチが５０μｍ程度から１００μｍ程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばＣｕＳｎ合金化反応等を用いて、例えばＣｕ／ＣｕＳｎ／Ｃｕ積層構造のマイクロバンプを形成してもよい。

ここで、半導体チップ２２のＣＰＵブロック２７は、動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）回路領域であり、ＣＰＵブロック２７で発生した熱は、図５（ｂ）に示すように、樹脂２８や樹脂基板２５を経由して放熱される。一方、半導体チップ２１Ａのメモリブロックは、半導体チップ２２のＣＰＵブロックと比較して、動作時に流れる電流量（つまり動作時に生じる発熱量）が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。

そこで、本変形例では、半導体チップ２２における発熱量が多いＣＰＵブロック２７と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ２１Ａとが平面視においてオーバーラップしないように、半導体チップ２１Ａと半導体チップ２２とを積層させている。すなわち、半導体チップ２２における半導体チップ２１Ａとオーバーラップしていない部分にＣＰＵブロック２７を配置している。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ２１Ａを、半導体チップ２２における発熱量が多いＣＰＵブロック２７の搭載領域上を避け、ＣＰＵブロック２７から離して配置している。これにより、メモリブロックを搭載した半導体チップ２１Ａが高温となって動作異常や信頼性不良を起こすことを回避することができる。

また、本変形例によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ２２の発熱に起因する半導体チップ２１Ａの温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。

従って、本変形例によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。

尚、本変形例において、半導体チップ２１Ａにおける半導体チップ２２とオーバーラップしていない部分にメモリブロックを配置してもよい。このようにすると、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化をより一層確実に防止することができる。

また、本変形例において、半導体チップ２２における発熱量が多いＣＰＵブロック２７と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ２１Ａとが平面視においてオーバーラップしないように、半導体チップ２１Ａと半導体チップ２２とを積層させた。しかし、これに代えて、半導体チップ２２におけるＣＰＵブロック２７の中でも特に動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）演算部と、半導体チップ２１Ａとが平面視においてオーバーラップしないように、半導体チップ２１Ａと半導体チップ２２とを積層させてもよい。言い換えると、半導体チップ２２におけるＣＰＵブロック２７のうち演算部以外の他の部分については、半導体チップ２１Ａと平面視においてオーバーラップしてもよい。

（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例に係る半導体装置、具体的には、チップサイズが実質的に等しい３種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。

図６（ａ）及び（ｂ）は、第２の実施形態の第２変形例に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図６（ａ）では、簡単のために、主要な構成要素のみを図示している。また、図６（ａ）及び（ｂ）において、図５（ａ）及び（ｂ）に示す第２の実施形態の第１変形例と同じ構成要素には同じ符号を付している。

本変形例においては、図６（ａ）及び（ｂ）に示すように、例えばメモリブロックが搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ２１Ｂの一部分と、例えばＣＰＵブロック２７が搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ２２の一部分とが平面視においてオーバーラップするように、半導体チップ２１Ｂ及び２２の配置向きを互いにずらして、半導体チップ２２上に半導体チップ２１Ｂを積層している。言い換えると、半導体チップ２２は、平面視において半導体チップ２１Ｂとオーバーラップしていない部分を有している。ここで、半導体チップ２１Ｂは、基板２１ｓと、基板２１ｓの回路形成面に形成された配線層（配線に加えて素子構成要素や層間膜等を含む：以下同じ）２１ｄとからなり、半導体チップ２２は、基板２２ｓと、基板２２ｓの回路形成面に形成された配線層２２ｄとからなる。

また、例えばＣＰＵブロック５２が搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ５１の一部分と、前述の半導体チップ２１Ｂの一部分とが平面視においてオーバーラップするように、半導体チップ５１及び２１Ｂの配置向きを互いにずらして、半導体チップ２１Ｂ上に半導体チップ５１を積層している。言い換えると、半導体チップ５１は、平面視において半導体チップ２１Ｂとオーバーラップしていない部分を有している。ここで、半導体チップ５１は、基板５１ｓと、基板５１ｓの回路形成面に形成された配線層５１ｄとからなる。

また、半導体チップ２２中には複数の貫通電極２３が形成されていると共に、半導体チップ２２における半導体チップ２１Ｂの反対側の面上には、各貫通電極２３と接続する複数のはんだバンプ２４が形成されている。半導体チップ２１Ｂ、２２及び５１の積層体は樹脂基板２５上に搭載されていると共に、当該積層体は貫通電極２３及びはんだバンプ２４を通じて樹脂基板２５（正確には樹脂基板２５上に形成された電極バッド等）と電気的に接続されている。樹脂基板２５における半導体チップ２２の反対側の面上には複数のはんだバンプ２６が形成されており、図示は省略しているが、各はんだバンプ２６はプリント基板に接続されている。尚、半導体チップ２１Ｂ、２２及び５１の積層体は樹脂基板２５上において樹脂２８によってモールドされている。

また、半導体チップ２２は回路形成面を上向き（Face up ）にしており、半導体チップ２１Ｂは回路形成面を下向き（Face down ）にしている。これにより、半導体チップ２２及び２１Ｂの回路形成面同士が複数のバンプ電極２９を介して電気的に接合（Face to face接合）されている。尚、バンプ電極２９のピッチが大きい（例えば１００μｍ程度以上）場合には、例えばはんだバンプ接合を用い、バンプ電極２９のピッチが小さい（例えば５０μｍ程度以下）場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極２９のピッチが５０μｍ程度から１００μｍ程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばＣｕＳｎ合金化反応等を用いて、例えばＣｕ／ＣｕＳｎ／Ｃｕ積層構造のマイクロバンプを形成してもよい。

また、半導体チップ５１は半導体チップ２１Ｂと同様に回路形成面を下向き（Face down ）にしており、半導体チップ２１Ｂの回路形成面の反対面と半導体チップ５１の回路形成面とが複数のバンプ電極６２を介して電気的に接合（Face to back接合）されている。ここで、半導体チップ２１Ｂ中には複数の貫通電極６１が形成されていると共に、各貫通電極６１と接続するように各バンプ電極６２が形成されている。尚、バンプ電極６２のピッチが大きい（例えば１００μｍ程度以上）場合には、例えばはんだバンプ接合を用い、バンプ電極６２のピッチが小さい（例えば５０μｍ程度以下）場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極６２のピッチが５０μｍ程度から１００μｍ程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばＣｕＳｎ合金化反応等を用いて、例えばＣｕ／ＣｕＳｎ／Ｃｕ積層構造のマイクロバンプを形成してもよい。

ここで、半導体チップ２２のＣＰＵブロック２７及び半導体チップ５１のＣＰＵブロック５２は、動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）回路領域であり、ＣＰＵブロック２７及び５２で発生した熱は、樹脂２８や樹脂基板２５を経由して放熱される。一方、半導体チップ２１Ｂのメモリブロックは、半導体チップ２２及び５１のＣＰＵブロックと比較して、動作時に流れる電流量（つまり動作時に生じる発熱量）が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。

そこで、本変形例では、半導体チップ２２における発熱量が多いＣＰＵブロック２７と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ２１Ｂとが平面視においてオーバーラップしないように、半導体チップ２１Ｂと半導体チップ２２とを積層させている。すなわち、半導体チップ２２における半導体チップ２１Ｂとオーバーラップしていない部分にＣＰＵブロック２７を配置している。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ２１Ｂを、半導体チップ２２における発熱量が多いＣＰＵブロック２７の搭載領域上を避け、ＣＰＵブロック２７から離して配置している。また、半導体チップ５１における発熱量が多いＣＰＵブロック５２と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ２１Ｂとが平面視においてオーバーラップしないように、半導体チップ２１Ｂと半導体チップ５１とを積層させている。すなわち、半導体チップ５１における半導体チップ２１Ｂとオーバーラップしていない部分にＣＰＵブロック５２を配置している。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ２１Ｂを、半導体チップ５１における発熱量が多いＣＰＵブロック５２の搭載領域下を避け、ＣＰＵブロック５２から離して配置している。これにより、メモリブロックを搭載した半導体チップ２１Ｂが高温となって動作異常や信頼性不良を起こすことを回避することができる。

また、本変形例によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ２２及び５１の発熱に起因する半導体チップ２１Ｂの温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。

従って、本変形例によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。

尚、本変形例において、半導体チップ２１Ｂにおける半導体チップ２２及び５１とオーバーラップしていない部分にメモリブロックを配置してもよい。このようにすると、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化をより一層確実に防止することができる。

また、本変形例において、チップサイズが実質的に等しい３種類の半導体チップを積層させたが、各半導体チップのサイズが互いに異なっていてもよい。例えば、大きさ８ｍｍ×１２ｍｍの半導体チップ２１Ｂに代えて、第２の実施形態の半導体チップ２１（大きさ５ｍｍ角）を用いてもよい。

また、本変形例において、半導体チップ２２における発熱量が多いＣＰＵブロック２７と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ２１Ｂとが平面視においてオーバーラップしないように、半導体チップ２１Ｂと半導体チップ２２とを積層させた。しかし、これに代えて、半導体チップ２２におけるＣＰＵブロック２７の中でも特に動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）演算部と、半導体チップ２１Ｂとが平面視においてオーバーラップしないように、半導体チップ２１Ｂと半導体チップ２２とを積層させてもよい。言い換えると、半導体チップ２２におけるＣＰＵブロック２７のうち演算部以外の他の部分については、半導体チップ２１Ｂと平面視においてオーバーラップしてもよい。

また、本変形例において、半導体チップ５１における発熱量が多いＣＰＵブロック５２と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ２１Ｂとが平面視においてオーバーラップしないように、半導体チップ２１Ｂと半導体チップ５１とを積層させた。しかし、これに代えて、半導体チップ５１におけるＣＰＵブロック５２の中でも特に動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）演算部と、半導体チップ２１Ｂとが平面視においてオーバーラップしないように、半導体チップ２１Ｂと半導体チップ５１とを積層させてもよい。言い換えると、半導体チップ５１におけるＣＰＵブロック５２のうち演算部以外の他の部分については、半導体チップ２１Ｂと平面視においてオーバーラップしてもよい。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置、具体的には、チップサイズが実質的に等しい３種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。

図７（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図７（ａ）では、簡単のために、主要な構成要素のみを図示している。

図７（ａ）及び（ｂ）に示すように、例えばメモリブロックが搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ７１の一部分と、例えばＣＰＵブロック７９が搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ７２の一部分とが平面視においてオーバーラップするように、半導体チップ７１及び７２の配置向きを互いにずらして、半導体チップ７２上に半導体チップ７１を積層している。言い換えると、半導体チップ７２は、平面視において半導体チップ７１とオーバーラップしていない部分を有している。ここで、半導体チップ７１は、基板７１ｓと、基板７１ｓの回路形成面に形成された配線層（配線に加えて素子構成要素や層間膜等を含む：以下同じ）７１ｄとからなり、半導体チップ７２は、基板７２ｓと、基板７２ｓの回路形成面に形成された配線層７２ｄとからなる。

また、例えばメモリブロックが搭載された大きさ８ｍｍ×１２ｍｍの半導体チップ７３の一部分と、前述の半導体チップ７２の一部分とが平面視においてオーバーラップするように、半導体チップ７２及び７３の配置向きを互いにずらして、半導体チップ７２上に半導体チップ７３を積層している。ここで、半導体チップ７３は、基板７３ｓと、基板７３ｓの回路形成面に形成された配線層７３ｄとからなる。

また、半導体チップ７２は回路形成面を上向き（Face up ）にしており、半導体チップ７１は回路形成面を下向き（Face down ）にしている。これにより、半導体チップ７２及び７１の回路形成面同士が複数のバンプ電極８２を介して電気的に接合（Face to face接合）されている。尚、バンプ電極８２のピッチが大きい（例えば１００μｍ程度以上）場合には、例えばはんだバンプ接合を用い、バンプ電極８２のピッチが小さい（例えば５０μｍ程度以下）場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極８２のピッチが５０μｍ程度から１００μｍ程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばＣｕＳｎ合金化反応等を用いて、例えばＣｕ／ＣｕＳｎ／Ｃｕ積層構造のマイクロバンプを形成してもよい。

また、半導体チップ７２中には複数の貫通電極８３が形成されていると共に、半導体チップ７２における半導体チップ７１の反対側の面上には、各貫通電極８３と接続する複数のはんだバンプ８４が形成されている。半導体チップ７１、７２及び７３の積層体は樹脂基板７５上に搭載されていると共に、当該積層体は貫通電極８３及びはんだバンプ８４を通じて樹脂基板７５（正確には樹脂基板７５上に形成された電極バッド等）と電気的に接続されている。樹脂基板７５における半導体チップ７２の反対側の面上には複数のはんだバンプ７６が形成されており、図示は省略しているが、各はんだバンプ７６はプリント基板に接続されている。尚、半導体チップ７１、７２及び７３の積層体は樹脂基板７５上において樹脂７８によってモールドされている。

また、半導体チップ７３は半導体チップ７１と同様に回路形成面を下向き（Face down ）にしており、半導体チップ７１の回路形成面の反対面と半導体チップ７３の回路形成面とが複数のバンプ電極８５を介して電気的に接合（Face to back接合）されている。ここで、半導体チップ７１中には複数の貫通電極８１が形成されていると共に、各貫通電極８１と接続するように各バンプ電極８５が形成されている。尚、バンプ電極８５のピッチが大きい（例えば１００μｍ程度以上）場合には、例えばはんだバンプ接合を用い、バンプ電極８５のピッチが小さい（例えば５０μｍ程度以下）場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極８５のピッチが５０μｍ程度から１００μｍ程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばＣｕＳｎ合金化反応等を用いて、例えばＣｕ／ＣｕＳｎ／Ｃｕ積層構造のマイクロバンプを形成してもよい。

ここで、半導体チップ７２のＣＰＵブロック７９は、動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）回路ブロックであり、当該ＣＰＵブロックで発生した熱は、樹脂７８や樹脂基板７５を経由して放熱される。一方、半導体チップ７１のメモリブロックは、半導体チップ７２のＣＰＵブロックと比較して、動作時に流れる電流量（つまり動作時に生じる発熱量）が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。

そこで、本実施形態では、半導体チップ７２における発熱量が多いＣＰＵブロック７９と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ７１とが平面視においてオーバーラップしないように、半導体チップ７１と半導体チップ７２とを積層させている。すなわち、半導体チップ７２における半導体チップ７１とオーバーラップしていない部分にＣＰＵブロック７９を配置している。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ７１を、半導体チップ７２における発熱量が多いＣＰＵブロック７９の搭載領域上を避け、ＣＰＵブロック７９から離して配置している。これにより、メモリブロックを搭載した半導体チップ７１が高温となって動作異常や信頼性不良を起こすことを回避することができる。

また、第３の実施形態によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ７２の発熱に起因する半導体チップ７１の温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。

従って、第３の実施形態によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。

尚、本実施形態において、半導体チップ７２における発熱量が多いＣＰＵブロック７９と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ７３とが平面視においてオーバーラップしないように、半導体チップ７２と半導体チップ７３とを半導体チップ７１を挟んで積層させてもよい。すなわち、半導体チップ７２における半導体チップ７３とオーバーラップしていない部分にＣＰＵブロック７９を配置してもよい。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ７３を、半導体チップ７２における発熱量が多いＣＰＵブロック７９の搭載領域上を避け、ＣＰＵブロック７９から離して配置してもよい。これにより、メモリブロックを搭載した半導体チップ７３が高温となって動作異常や信頼性不良を起こすことを回避することができる。

しかしながら、図７（ａ）及び（ｂ）に示すように、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ７３については、半導体チップ７１を間に挟んで半導体チップ７２と積層されているため、半導体チップ７３又はそのメモリブロックを、半導体チップ７２におけるＣＰＵブロック７９の搭載領域上を避けて配置しなくてもよい。言い換えると、半導体チップ７３のメモリブロックの少なくとも一部分と、半導体チップ７２のＣＰＵブロック７９の少なくとも一部分とが平面視においてオーバーラップするように、半導体チップ７３と半導体チップ７２とが半導体チップ７１を挟んで積層されていてもよい。なぜなら、図７（ｂ）に示すように、半導体チップ７２における発熱量が多いＣＰＵブロック７９の直上に位置する部分は全て樹脂７８であるため、ＣＰＵブロック７９で生じた熱の多くは樹脂７８を経由して積層チップ構造の側方に放熱されるので、半導体チップ７３のメモリブロックはＣＰＵブロック７９で生じた熱の影響を受けにくいからである。

また、本実施形態において、半導体チップ７２における発熱量が多いＣＰＵブロック７９と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ７１とが平面視においてオーバーラップしないように、半導体チップ７１と半導体チップ７２とを積層させた。しかし、これに代えて、半導体チップ７２におけるＣＰＵブロック７９の中でも特に動作時に流れる電流量が多く高温となる（つまり発熱量が多く動作温度範囲が広い）演算部と、半導体チップ７１とが平面視においてオーバーラップしないように、半導体チップ７１と半導体チップ７２とを積層させてもよい。言い換えると、半導体チップ７２におけるＣＰＵブロック７９のうち演算部以外の他の部分については、半導体チップ７１と平面視においてオーバーラップしてもよい。

以上に説明したように、第１〜第３の実施形態（変形例を含む）においては、動作時の発熱量が小さい回路領域が、動作時の発熱量が大きい回路領域上に配置されない構成、又は、動作温度範囲が相対的に狭い回路領域が、動作温度範囲が相対的に広い回路領域上に配置されない構成を用いることによって、本発明の効果が得られている。

また、第１〜第３の実施形態（変形例を含む）において、動作時の発熱量の大小は、動作時の電流量の大小と言い換えることができる。さらに、動作時の発熱量が小さい回路領域又は動作温度範囲が相対的に狭い回路領域として、メモリブロックを例示して説明したが、これに限るものではなく、同様の回路領域として、例えばイメージセンサーブロック又はアナログ回路ブロックを配置する場合にも、本発明の効果を享受できる。また、動作時の発熱量が大きい回路領域又は動作温度範囲が相対的に広い回路領域として、ＣＰＵブロックを例示して説明したが、これに限るものではなく、同様の回路領域として、例えば電源回路ブロック又はモーター若しくはディスプレイ等の駆動回路ブロックを配置する場合にも、本発明の効果を享受できる。

また、第１〜第３の実施形態（変形例を含む）においては、２種類又は３種類の半導体チップを積層する場合を例示して説明したが、これに限るものではなく、４種類以上の半導体チップを積層する場合にも、第１〜第３の実施形態（変形例を含む）と同様の構成を適用することにより、本発明の効果を享受できる。

以上に説明したように、本発明に係る半導体装置は、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止できるものであり、特に、複数のチップが積層されてなる３次元積層チップ構造を持つ半導体装置に好適である。

１１、１１Ａ、１１Ｂ、１２、２１、２１Ａ、２１Ｂ、２２、３１、５１、７１、７２、７３ 半導体チップ
１１ｓ、１２ｓ、２１ｓ、２２ｓ、３１ｓ、５１ｓ、７１ｓ、７２ｓ、７３ｓ 基板
１１ｄ、１２ｄ、２１ｄ、２２ｄ、３１ｄ、５１ｄ、７１ｄ、７２ｄ、７３ｄ 配線層
１３、２３、４１、６１、８１、８３ 貫通電極
１４、１６、２４、２６、７６、８４ はんだバンプ
１５、２５、７５ 樹脂基板
１７、３２ メモリブロック
１８、２８、７８ 樹脂
１９、２９、４２、６２、８２、８５ バンプ電極
２７、５２、７９ ＣＰＵブロック

Claims (19)

1. 第１回路領域を含む第１半導体チップと、第２回路領域を含む第２半導体チップとが積層された構造を有する半導体装置であって、
   前記第２回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第１回路領域よりも小さく、
   少なくとも前記第１回路領域と前記第２回路領域とが平面視においてオーバーラップしないように、前記第１半導体チップと前記第２半導体チップとが積層されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１半導体チップの少なくとも一部分と前記第２半導体チップの少なくとも一部分とは平面視においてオーバーラップしていることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第２半導体チップは、平面視において前記第１半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第２回路領域が配置されていることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１半導体チップは平面視において前記第２半導体チップよりも小さいと共に、前記第１半導体チップの全体が平面視において前記第２半導体チップとオーバーラップしていることを特徴とする半導体装置。
5. 請求項３に記載の半導体装置において、
   前記第１半導体チップと前記第２半導体チップとは平面視において実質的に同じ形状を有し、
   前記第１半導体チップの一部分と前記第２半導体チップの一部分とが平面視においてオーバーラップするように、前記第１半導体チップと前記第２半導体チップとは互いにずらして積層されていることを特徴とする半導体装置。
6. 請求項３〜５のいずれか１項に記載の半導体装置において、
   前記第１半導体チップを挟んで、その上下の一方に前記第２半導体チップが積層されていると共に他方に第３回路領域を含む第３半導体チップが積層されており、
   前記第３回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第１回路領域よりも小さく、
   少なくとも前記第１回路領域と前記第３回路領域とが平面視においてオーバーラップしないように、前記第１半導体チップと前記第３半導体チップとが積層されていることを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第３回路領域はメモリブロック又はイメージセンサーブロックであることを特徴とする半導体装置。
8. 請求項６又は７に記載の半導体装置において、
   前記第３半導体チップは、平面視において前記第１半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第３回路領域が配置されていることを特徴とする半導体装置。
9. 請求項２に記載の半導体装置において、
   前記第１半導体チップは、平面視において前記第２半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第１回路領域が配置されていることを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第２半導体チップは平面視において前記第１半導体チップよりも小さいと共に、前記第２半導体チップの全体が平面視において前記第１半導体チップとオーバーラップしていることを特徴とする半導体装置。
11. 請求項９に記載の半導体装置において、
    前記第１半導体チップと前記第２半導体チップとは平面視において実質的に同じ形状を有し、
    前記第１半導体チップの一部分と前記第２半導体チップの一部分とが平面視においてオーバーラップするように、前記第１半導体チップと前記第２半導体チップとは互いにずらして積層されていることを特徴とする半導体装置。
12. 請求項９〜１１のいずれか１項に記載の半導体装置において、
    前記第２半導体チップを挟んで、その上下の一方に前記第１半導体チップが積層されていると共に他方に第３回路領域を含む第３半導体チップが積層されており、
    前記第３回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第２回路領域よりも大きく、
    少なくとも前記第２回路領域と前記第３回路領域とが平面視においてオーバーラップしないように、前記第２半導体チップと前記第３半導体チップとが積層されていることを特徴とする半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記第３回路領域はＣＰＵブロックであることを特徴とする半導体装置。
14. 請求項１２又は１３に記載の半導体装置において、
    前記第３半導体チップは、平面視において前記第２半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第３回路領域が配置されていることを特徴とする半導体装置。
15. 請求項２に記載の半導体装置において、
    前記第１半導体チップは、平面視において前記第２半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第１回路領域が配置されており、
    前記第２半導体チップを挟んで、その上下の一方に前記第１半導体チップが積層されていると共に他方に第３回路領域を含む第３半導体チップが積層されており、
    前記第３回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第１回路領域よりも小さいことを特徴とする半導体装置。
16. 請求項１５に記載の半導体装置において、
    前記第３回路領域はメモリブロック又はイメージセンサーブロックであることを特徴とする半導体装置。
17. 請求項１５又は１６に記載の半導体装置において、
    前記第１回路領域の少なくとも一部分と前記第３回路領域の少なくとも一部分とが平面視においてオーバーラップするように、前記第１半導体チップと前記第３半導体チップとが前記第２半導体チップを挟んで積層されていることを特徴とする半導体装置。
18. 請求項１〜１７のいずれか１項に記載の半導体装置において、
    前記第１回路領域はＣＰＵブロックであることを特徴とする半導体装置。
19. 請求項１〜１８のいずれか１項に記載の半導体装置において、
    前記第２回路領域はメモリブロック又はイメージセンサーブロックであることを特徴とする半導体装置。

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