KR20100070321A - 적층형 반도체 장치 - Google Patents

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가부시키가이샤 니콘
가즈야 오카모토
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Abstract

열 분산을 향상시키고, 또한 방열 효율을 향상시킬 수 있는 적층형 반도체 장치를 제공한다. 복수의 반도체 칩(2O-1, 2O-2)이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치(100)로서, 회로 영역의 구동에 수반하여 회로 영역으로부터 발해진 열이 분산되도록 회로 영역이 배치된다. 상기 적층형 반도체 장치(100)에 있어서, 회로 영역으로부터 발해진 열을 방열하는 방열부(5O)를 추가로 구비하고, 복수의 회로 영역 중 단위 면적당의 발열량이 많은 것일수록 방열부와의 사이에 있어서의 열 저항이 보다 작아지도록 회로 영역이 배치되어도 된다.

Description

적층형 반도체 장치{MULTILAYER SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자를 적층한 적층형의 반도체 장치에 관한 것이다. 또한, 본 출원은 하기의 일본 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 하기의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고, 본 출원의 일부로 한다.
특원2007-196767 출원일 2007년 07월 27일
특원2007-325604 출원일 2007년 12월 18일
최근 휴대전화, PC 등의 전자 기기는 소형화, 박형화 및 경량화가 진행되고, 이에 수반하여 전자 부품의 소형화, 고성능화 또는 다기능화의 요구가 증가하고 있다. 이와 같은 흐름 속에서, 반도체 장치에 있어서도 반도체 장치의 소형화, 작은 설치면적, 고성능화 또는 다기능화가 진행되어 왔다. 특히 메모리 IC에서는, 대기록 용량화, 소형 경량화 및 저비용화의 요구가 높아, 다양한 메모리 IC의 패키지 구조, 실장(實裝) 구조가 고려되고 있다.
예를 들어 특허문헌 1에 나타낸 바와 같이, 메모리 IC를 탑재한 패키지는, 더욱 대용량화를 추진하는 것을 목적으로 하여, 메모리 기능을 가지는 칩을 3차원적으로 적층하는 반도체 패키지의 제품화가 진행되고 있다.
또, 특허문헌 2에 나타낸 바와 같이, 현재 메모리 기능과 논리 기능을 1 패키지에 갖게 한 반도체 장치 패키지의 요구가 더욱 증가해오고 있다. 메모리 기능과 논리 기능을 1 패키지에 갖게 하는 것을 목적으로 하여, 메모리 IC와 논리 IC를 각각 박형(薄型)의 배선 기판에 플립 칩 실장한 패키지를 베이스 기판에 적층하여 다기능화를 실현하는 방법이 있다.
메모리 IC와 논리 IC가 개별적으로 실장된 패키지를 적층한 구조를 취하는 것이므로, 유저 사이의 요구 기능의 차이도 적층하는 메모리 IC 및 논리 IC의 품종의 변경에 의해 용이하게 대응하는 것이 가능하며, 반도체 패키지의 개발 기간이 짧다고 하는 메리트를 가지고 있다. 이 때문에, 향후의 메모리 기능과 논리 기능을 혼재한 반도체 패키지의 개발은 메모리 기능을 가지는 IC와 논리 기능을 가지는 IC를 적층하는 구조로 진행되어 갈 것이 예상된다.
특허문헌1:미국특허제7115967호명세서 특허문헌2:일본국특개2006-032379호공보
상술한 적층형 반도체 장치이면 다음과 같은 문제가 있었다. 즉, 메모리 IC를 몇 층이라도 적층하여 대기록 용량화한 패키지는 메모리 회로의 발열의 도피 장소가 적어져서 열 대책이 문제로 되어 왔다. 또한, 메모리 기능과 논리 기능을 혼재한 반도체 패키지를 3차원 적층 구조로 실현하는 경우, 메모리 IC보다 한자리수 이상의 발열을 가지는 논리 IC의 동작시에 발생하는 열에 의해 반도체 소자가 고온화하는 것이 예상된다.
반도체 패키지의 방열이 불충분하면, 연산 처리에 시간차가 생기고 말아 반도체 패키지의 오동작을 초래할 우려가 있다. 또, 반도체 패키지를 구성하는 실리콘(Si) 및 절연체 등의 재료의 열팽창의 차이에 의해 균등한 온도 상승이라 하더라도 반도체 패키지 내에서 열응력(熱應力)이 발생하고 있으나, 발열 영역에 온도 편차가 생기고 있으면 더욱 열응력이 커지게 되어 열 변형 또는 패키지 내의 IC 소자가 열응력으로 파괴할 우려도 있다고 하는 문제가 있다.
또한, 반도체 패키지의 온도 상태 감시의 방법으로서, 반도체 패키지 근방에 장착한 온도 센서로부터의 온도 정보를 바탕으로 방열 팬의 회전 제어를 행하는 방법이 일반적으로 행해지고 있다. 이 방법에서는 3차원 적층 구조 내부에서의 온도 분포까지를 고려한 섬세한 열적(熱的) 컨트롤은 할 수 없다. 때문에 향후 점점 더 열적 문제가 중요시될 3차원 적층형의 반도체 패키지는 온도 관리가 매우 중요해진다.
따라서 본 발명은 3차원적으로 반도체 소자를 적층한 적층형 반도체 장치라도, 열 분산을 향상시키고, 또한 방열 효율을 향상시킬 수 있는 적층형 반도체 장치를 제공하는 것을 목적으로 하고 있다.
상기 과제를 해결하여 목적을 달성하기 위해서, 본 발명의 적층형 반도체 장치는 다음과 같이 구성되어 있다.
제1의 관점의 적층형 반도체 장치는, 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서, 상기 회로 영역의 구동에 수반하여 상기 회로 영역으로부터 발해진 열이 분산되도록, 상기 회로 영역이 배치된다.
이 구성에 의해, 적층형 반도체 장치의 발열에 의한 내부의 온도 상승을 억제하는 동시에, 열 분포의 편향을 낮게 억제할 수 있으므로, 오동작을 방지하고 또는 반도체 장치 자체의 열 변형 혹은 소자의 파괴 등을 방지할 수 있다.
제2의 관점의 적층형 반도체 장치는, 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서, 시간적으로 중복하여 구동되는 복수의 상기 회로 영역이, 복수의 상기 반도체 칩의 적어도 하나에 구비되어 있으며, 해당 복수의 회로 영역이 서로 이간(離間)하여 배치된다.
이 구성에 있어서도, 적층형 반도체 장치의 발열에 의한 내부의 온도 상승을 억제하는 동시에, 열 분포의 편향을 낮게 억제할 수 있으므로, 오동작을 방지하고 또는 반도체 장치 자체의 열 변형 혹은 소자의 파괴 등을 방지할 수 있다.
제3의 관점의 적층형 반도체 장치는, 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서, 시간적으로 중복하여 구동되는 복수의 상기 회로 영역이, 복수의 상기 반도체 칩의 적어도 하나에 서로 접하여 배치되어 있으며, 해당 복수의 회로 영역은 적어도 일부가 서로의 계면(界面)을 따라서 서로 어긋나도록 배치된다.
이 구성에 있어서도, 적층형 반도체 장치의 발열에 의한 내부의 온도 상승을 억제하는 동시에 열 분포의 편향을 낮게 억제할 수 있으므로, 오동작을 방지하고 또는 반도체 장치 자체의 열 변형 혹은 소자의 파괴 등을 방지할 수 있다.
제4의 관점의 적층형 반도체 장치는, 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서, 복수의 상기 반도체 칩 중의 하나인 제1 반도체 칩은, 구동되는 제1 회로 영역을 구비하고, 복수의 상기 반도체 칩 중의 하나이며, 상기 제1 반도체 칩에 접하여 배치된 제2 반도체 칩은, 상기 제1 회로 영역과 시간적으로 중복하여 구동되는 제2 회로 영역을 구비하며, 상기 제1 회로 영역과 상기 제2 회로 영역이 서로 이간하여 배치된다.
이 구성에 있어서도, 적층형 반도체 장치의 발열에 의한 내부의 온도 상승을 억제하는 동시에, 열 분포의 편향을 낮게 억제할 수 있으므로, 오동작을 방지하고 또는 반도체 장치 자체의 열 변형 혹은 소자의 파괴 등을 방지할 수 있다.
제5의 관점의 적층형 반도체 장치는, 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서, 복수의 상기 반도체 칩 중의 하나인 제1 반도체 칩은, 구동되는 제1 회로 영역을 구비하고, 복수의 상기 반도체 칩 중 하나이며, 상기 제1 반도체 칩에 접하여 배치된 제2 반도체 칩은, 상기 제1 회로 영역과 시간적으로 중복하여 구동되는 제2 회로 영역을 구비하며, 상기 제1 회로 영역 및 상기 제2 회로 영역은, 적어도 일부가 서로의 계면을 따라서 서로 어긋나도록 배치된다.
이 구성에 있어서도, 적층형 반도체 장치의 발열에 의한 내부의 온도 상승을 억제하는 동시에, 열 분포의 편향을 낮게 억제할 수 있으므로, 오동작을 방지하고 또는 반도체 장치 자체의 열 변형 혹은 소자의 파괴 등을 방지할 수 있다.
제6의 관점의 적층형 반도체 장치는, 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서, 복수의 상기 반도체 칩 중의 하나인 제1 반도체 칩은, 구동되는 제1 회로 영역을 구비하고, 복수의 상기 반도체 칩 중의 하나인 제2 반도체 칩은, 상기 제1 회로 영역과 칩 적층 방향으로 겹쳐 배치되어 상기 제1 회로 영역과 시간적으로 중복하여 구동되는 제2 회로 영역을 구비하고, 상기 제1 회로 영역과 상기 제2 회로 영역과의 사이에 배치된 비(非)발열 영역을 구비한다.
이 구성에 있어서도, 적층형 반도체 장치의 발열에 의한 내부의 온도 상승을 억제하는 동시에, 열 분포의 편향을 낮게 억제할 수 있으므로, 오동작을 방지하거나 또는 반도체 장치 자체의 열 변형 혹은 소자의 파괴 등을 방지할 수 있다.
제7의 관점의 적층형 반도체 장치는, 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서, 상기 회로 영역의 구동에 수반하여 상기 회로 영역으로부터 발해진 열이 분산되도록, 상기 회로 영역의 구동을 제어하는 제어 회로를 구비한다.
이 구성에 의해, 제어 회로가 회로 영역의 구동에 수반하여 회로 영역으로부터 발해지는 열이 분산되도록 제어하기 때문에 적층형 반도체 장치의 발열에 적층 구조의 내부에서의 열 분포를 낮게 억제할 수 있다. 이 때문에, 오동작을 방지하고 또는 반도체 장치 자체의 열 변형 혹은 소자의 파괴 등을 방지할 수 있다.
제8의 관점의 적층형 반도체 장치의 제어 방법은, 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치의 제어 방법으로서, 상기 회로 영역의 구동에 수반하여 상기 회로 영역으로부터 발해진 열이 분산하도록, 상기 회로 영역의 구동을 제어한다.
제8의 관점에 의하면, 적층형 반도체 장치의 제어 방법은, 적층형 반도체 장치의 발열에 의해 생기는 내부의 열 분포를 낮게 억제하므로, 오동작을 방지하고 또는 반도체 장치 자체의 열 변형 혹은 소자의 파괴 등을 방지할 수 있다.
본 발명의 적층형 반도체 장치에 의하면, 적층된 복수의 반도체 칩의 회로 영역으로부터 발해진 열이 분산되므로, 오동작을 초래할 우려가 적어지고, 또 열응력이 커져서 적층형 반도체 장치의 회로가 파괴될 우려가 적어진다.
도 1의 (a)는, 본 발명의 제1 실시형태에 관한 칩(20)의 다단 적층 구조체를 가지는 반도체 장치(100)를 나타내는 종단면도이다. 도 1의 (b)는 하나의 칩(20)을 회로 영역(22)측으로부터 본 평면도이다.
도 2의 (a)는, 도 1의 (a)에 나타낸 반도체 장치(100)의 일부 확대도이며, 도 2의 (b)는 그 일부를 더 확대한 확대도이다.
도 3의 (a)는, 제1 실시형태의 반도체 장치(100)의 각 층의 칩(20)과 언더필(30)을 나타낸 개념도이다. 도 3의 (b)는, 8개의 회로 영역(22) 내, 회로 영역(B1, B2)이 발열하고 있는 상태를 나타내고 있다.
도 4는 칩층마다의 열 해석 결과를 나타낸다.
도 5는 동일 칩층 내의 열 해석 결과를 나타낸다.
도 6의 (a)는, 도 1의 (a)에 나타낸 반도체 장치(100)와 거의 동등한 구조이지만, 제1층의 칩(20-1) 내에, 열 제어의 열 제어 회로 영역(21)을 가진다. 도 6의 (b)는, 열 제어 회로 영역(21)이 행하는 제어에 대한 플로차트이다.
도 7은 반도체 장치(100)의 최고 온도를 저하시키는 구체적인 예를 나타낸 도면이다.
도 8은 반도체 장치(100)의 최고 온도를 저하시키는 구체적인 예를 나타낸 도면이다.
도 9는 적층된 반도체 칩 중의 1개의 평면도이며, 동시에 발열하는 2개소의 회로 영역의 위치를 나타내고 있다.
도 10은 적층된 반도체 칩 중의 1개의 평면도이며, 동시에 발열하는 2개소의 회로 영역의 위치를 나타내고 있다.
도 11은 적층된 5층의 반도체 칩의 단면도이며, 동시에 발열하는 2개소의 회로 영역의 위치를 나타내고 있다.
도 12는 적층된 반도체 칩 중의 2개의 평면도이며, 동시에 발열하는 2개소의 회로 영역의 위치를 나타내고 있다.
도 13은 적층된 5층의 반도체 칩의 단면도이며, 동시에 발열하는 2개소의 회로 영역의 위치를 나타내고 있다.
도 14는 발열하는 회로 영역을 변경한 케이스 1 및 케이스 2에 관한 반도체 장치(100)의 각 층의 칩(20)과 언더필(30)을 나타낸 개념도이다.
도 15는 상단(上段)이 케이스 1의 열 해석 결과이며 하단이 케이스 2의 열 해석 결과이다.
도 16은 케이스 1 및 케이스 2에 있어서의 반도체 장치의 열 해석 결과를 나타낸 그래프이다.
도 17은 DRAM 8개와 컨트롤러 LSI를 내장한 반도체 장치의 구성도이다.
도 18은 반도체 장치(100)에 방열 부재(50)의 배치를 변경하거나 냉매관(52)을 배치하거나 또, 마이크로 드레인(54)을 배치하거나 한 도면이다.
<반도체 장치의 개략 구성>
도 1의 (a)는, 본 발명의 제1 실시형태에 관한 칩(20)의 다단 적층 구조체를 가지는 반도체 장치(100)를 나타내는 종단면도이다.
도 1의 (a)에 나타낸 바와 같이, 반도체 장치(100)는 복수의 회로 영역(22)의 2차원 매트릭스 배열을 가지는 칩(20)을 8층 적층하고 있다. 반도체 장치(100)는 예를 들어 한 변 L1이 12㎜인 정방형 형상이며 두께 L2가 0.66㎜ 정도의 크기이다. 반도체 장치(100)의 바닥면에는 접속 배선을 형성하는 중계용 기판인 인터포저(interposer)(10)가 배치되어 있다. 이 인터포저(10) 상에 칩(20)이 8층 적층되어 있다.
인터포저(10)는 복수의 관통전극(15)을 갖는다. 인터포저(10)의 복수의 제2 관통전극(15)의 배치 피치는, 적층 구조체의 관통전극(25)의 배치 피치보다 넓다. 인터포저(10)의 하면에, 제2 관통전극(15)에 전기적으로 접속되는 땜납 볼(19)이 접속한다. 또한, 인터포저(10)가 외부 기판과의 사이에서 배선 치수를 변경하는 일례로서, 상기 형태에 있어서는 배선 피치를 변경하였으나, 다른 예로서 배선 길이, 배선의 폭 등이 변경되어도 된다.
인터포저(10)상에 적층된 8층의 칩(20)(20-1~20-8)은 절연재인 봉지(封止) 수지(40)로 봉지된다. 인터포저(10)는, 예를 들어, 유리 에폭시 수지, 폴리이미드 수지, 실리콘 수지로 구성할 수 있다. 봉지 수지(40)는, 높은 신뢰성을 확보하기 위해 필러의 함유량이 많은 열경화성 수지가 사용된다. 예를 들어 봉지 수지(40)로서 필러의 함유량이 많은 열가소성의 에폭시 수지를 이용할 수 있다. 또, 봉지 수지(40) 대신에 절연성 세라믹으로 봉지해도 된다. 여기서, 인터포저(10)는 봉지 수지(40)보다도 열전도율이 높은 재료로 형성하는 것이 바람직하다. 그에 의해, 외부로 효율적으로 방열시킬 수 있다.
제1 실시형태의 반도체 장치(100)는, 봉지 수지(40)의 상면에 열을 방열하는 방열 부재(50)를 가지고 있다. 방열 부재(50)는 예를 들어 알루미늄제로 복수의 핀을 가지며, 외기(外氣)와 접촉하는 면적을 늘린 것을 이용할 수 있다.
도 1의 (b)은 1개의 칩(20)을 회로 영역(22)측으로부터 본 평면도이다. 도 1의 (b)에 나타낸 바와 같이, 1개의 칩(20)은 예를 들어 변 L3 및 변 L4가 10㎜의 정사각형 형상이며 두께가 30~80㎛인 크기이다. 본 실시형태에서는 1매의 칩(20)은 8개의 회로 영역(22)을 가지고 있다. 복수의 회로 영역(22)의 각각은 대략 직사각형 평면 형상을 가지는 3차원 영역이다. 복수의 회로 영역(22)의 각각은, 추가로 복수의 관통전극(25)과 복수의 범프(bump)(27)(도 2를 참조)를 갖는다. 복수의 범프(27)는 제1 면측의 복수의 관통전극(25)의 표면상에 마련된다.
도 1의 (b)에 있어서, 8개의 회로 영역(22)에 각각 A1, A2, B1, B2, C1, C2, D1 및 D2가 기재되어 있다. 이 회로 영역(A1)과 회로 영역(A2)은 대략 동등한 기능을 가지고 있는 것을 나타내며, 이 회로 영역(A1, A2)과 회로 영역(B1, B2)은 다른 기능을 가지고 있는 것을 나타내고 있다. 예를 들어, 회로 영역(A1, A2)은 메모리 회로 영역이며, 회로 영역(B1, B2)은 논리 회로 영역이다. 물론, 이것은 일례이며, 1개의 칩(20)의 복수의 회로 영역(22)이 모두 메모리 회로 영역이며, 별도 1개의 칩(20)의 복수의 회로 영역(22)이 모두 논리 회로 영역이라도 된다. 각 회로 영역(22)의 주위에는 관통전극(25)이 형성되어 있다. 또, 본 실시형태에서는, 1매의 칩(20)이 8개의 회로 영역(A1, A2, B1, B2, C1, C2, D1 및 D2)를 가지고 있으나, 1매의 칩(20)은 적어도 1개의 회로 영역을 가지고 있으면 된다.
도 2의 (a)는, 도 1의 (a)에 나타낸 반도체 장치(100)의 일부 확대도이며, 도 2의 (b)는 그 일부 더 확대한 확대도이다. 도 2의 (a) 및 (b)에 나타낸 바와 같이, 2차원 매트릭스 배열된 복수의 회로 영역(22)을 가지는 제1층째의 칩(20-1)에, 2차원 매트릭스 배열된 복수의 회로 영역(22)을 가지는 제2층째의 칩(20-2)을 적층한다. 제2층째의 칩(20-2)의 복수의 관통전극(25)과 제1층째의 칩(20-1)의 복수의 관통전극(25)은, 수평 방향에 있어서 서로 대응하는 위치에 마련되어 있기 때문에, 칩(20)의 복수의 관통전극(25)과 칩(20)의 복수의 관통전극(25)은 범프(27)를 통하여 서로 전기적으로 접속된다. 본 실시형태에서는, 제1층째의 칩(20-1)의 회로 영역(22)과 제2층째의 칩(20-2)의 회로 영역(22)은, 수평 방향의 위치에 대하여 완전히 오버랩한다.
제1층째의 칩(20-1)과 제2층째의 칩(20-2)은 실리콘(Si) 재료에 여러 층의 회로 패턴이 노광 장치로 형성된 것을 가리킨다. 관통전극(25)은, 예를 들어, Au, Ag, Cu, Ni, W, SnAg, Poly-Si 등의 각종 도전체로 구성할 수 있다. 범프(27)는, 예를 들어 Sn/Pn, Au, Cu, Cu+SnAg 등의 각종 도전체로 구성할 수 있다. 본 실시 형태에서는, 관통전극(25)을 Poly-Si에 범프(27)로 Cu를 사용하고 있다. 또, 관통전극(25)과 범프(27)와의 단면은 20㎛× 20㎛정도로 하고 있다.
본 실시형태에 있어서, 제1층째의 칩(20-1)과 제2층째의 칩(20-2)과의 사이의 도통, 즉 각 층간의 회로 영역(22)의 상호의 전기적 접속은 다양한 이미 알려진 방법을 사용하여 실시할 수 있다. 예를 들어, 칩 간의 접속을 가중가열에 의해 행하여도 된다. 또, 칩 간의 접속을 상온에서 가중만의 인가에 의해 행해도 된다. 칩 간의 접속을 가열 만에 의해 행해도 된다. 또 초음파의 인가에 의해 칩 간의 접속을 행해도 된다. 또한, 가중, 가열 및 초음파의 조합에 의해 칩 간의 접속을 행해도 된다. 구체적인 예로는 본 출원인이 출원한 특개 2005-251972 등에서 개시된 웨이퍼 중합 방법으로 접속해도 된다.
도 2의 (a) 및 (b)에 나타낸 바와 같이, 제1층째의 칩(20-1)과 제2층째의 칩(20-2) 사이에는 언더필(underfill)(30)이 공급된다. 여기서, 공급한 언더필(30)을 칩(20)의 측면에 접촉시킨다. 언더필(30)은, 점성이 낮고 액체로서의 성질을 발휘하는 절연성 수지로 구성한다. 액체로서의 성질을 가지는 언더필(30)은, 이른바 모세관 현상에 의해 제1층째의 칩(20-1)과 제2층째의 칩(20-2)과의 간격을 각 칩(20)의 중심까지 침입한다. 때문에, 제1층째의 칩(20-1)과 제2층째의 칩(20-2)과의 간격은, 액체로서의 성질을 가지는 언더필(30)에 의해 완전히 충전된다. 또한, 언더필(30)은 니들 디스팬서를 사용하여 공급할 수 있다.
언더필(30)을 열경화성 수지로 구성했을 경우, 열경화성의 언더필(30)에 열을 가하는 것으로 열경화(熱硬化)하는 것이 가능해진다. 열경화성 수지의 전형예로서 열경화성 에폭시 수지를 들 수 있다. 제1층째의 칩(20-1)과 제2층째의 칩(20-2)과의 범프 Cu를 가중 가열에 의해 접속한 것만으로는 충격하중 등이 가해진 경우에 칩(20)에 큰 힘이 가해지지만, 언더필(30)이 경화하면 제1층째의 칩(20-1)과 제2층째의 칩(20-2)이 밀접하게 접속되어 견고해진다. 또한, 제1층째의 칩(20-1)과 제2층째의 칩(20-2)과의 간격 L5는, 10㎛~30㎛로 하는 것이 바람직하다.
또한, 이상의 설명에서는, 주로 제1층째의 칩(20-1)과 제2층째의 칩(20-2)에 대하여 설명해왔으나, 제1 실시형태의 반도체 장치(100)는 제1층째의 칩(20-1)으로부터 제8층째의 칩(20-8)이 적층되어 있다. 설명하고 있지 않은 제3층째의 칩(20-3)으로부터 제8층째의 칩(20-8)에 대해서도, 제1층째의 칩(20-1)과 제2층째의 칩(20-2)과의 접속과 동일한 구성이다.
접속된 회로 영역(22)에 제어 장치로부터 액세스되면, 그 회로 영역(22)은 발열한다. 회로 영역(22)이 특히 MPU, 고속 통신용 디바이스 등이면, 신호의 전환을 빈번하게 행하기 때문에 동작중에 자기 발열하기 쉽다.
도 2의 (b)에 나타낸 바와 같이 회로 영역(22)의 표면, 즉 회로 패턴이 형성된 면에 발열 영역(HC)이 생기게 된다.
또, 한 층의 칩(20)에는 8개의 회로 영역(22)이 형성되어 있다. 이들 회로 영역(22)은, 한 층의 칩(20) 내에서도 서로 접속하거나, 또 제1층째의 칩(20-1)의 회로 영역(22)과 제8층째의 칩(20-8)의 회로 영역(22)이 접속하거나 하는 경우도 있다.
<반도체 장치의 발열>
도 3의 (a)는, 제1 실시형태의 반도체 장치(100)의 각 층의 칩(20)과 언더필(30)을 나타낸 개념도이다. 그리고, 도 3의 (b)는, 8개의 회로 영역(22) 내, 회로 영역(B1, B2)이 발열해 있는 상태를 나타낸다. 예를 들어, 제1층째의 칩(20-1)의 회로 영역(B1, B2)이 발열해 있는 상태를 도 3의 (b)의 하단 도면에 나타내고, 제4층째의 칩(20-4)의 회로 영역(B1, B2)이 발열해 있는 상태를 도 3의 (b)의 중단 도면에 나타내고, 제8층째의 칩(20-8)의 회로 영역(B1, B2)이 발열해 있는 상태를 도 3의 (b)의 상단 도면에 나타낸다. 이하에, 8개의 회로 영역(22)을 가지는 8층의 칩(20)이 발열한 경우의 열 해석 결과를 나타낸다.
<<칩 층마다의 최고 온도 및 최대 온도차>>
도 4는 칩층마다의 열 해석 결과를 나타낸다. 이 열 해석에서는 반도체 장치(100)의 분위기 온도를 45℃로 하였다. 또, 도 4의 (a)에 나타낸 바와 같이 회로 영역(B1), 회로 영역(C1), 회로 영역(D2) 및 회로 영역(A2)에 각각 0.05W의 발열량을 발생시켜, 합계 0.2W의 발열량을 발생시켰다. 또, 도 1의 (a) 및 도 2의 (a)에 나타낸 바와 같이 반도체 장치(100)의 상부에 방열 부재(50)가 있으며, 이 부분에서만 방열이 생겨, 측면 및 바닥면에서는 방열하지 않고 단열 상태로 하였다. 또한, 실리콘(Si)의 열전도율을 148(W/m℃), 비열을 750(J/kg℃) 및 밀도를 2330kg/㎥로 하였다.
도 4의 (b)에 나타낸 그래프는 세로축에 온도를 나타낸 칩층의 차이에 의한 온도 상태를 나타내고 있다. 그래프의 좌측은 제1층의 칩(20-1)의 회로 영역(B1), 회로 영역(C1), 회로 영역(D2) 및 회로 영역(A2)이 발열하고 있는 경우를 나타내고 있다. 반도체 장치(100) 내에서는 최대 온도가 96.39℃가 되며 최저 온도가 93.41℃가 된다. 이 때문에, 반도체 장치(100) 내의 최대 온도차 △T는 2.98℃가 된다.
그래프의 중앙은 제4층의 칩(20-4)의 회로 영역(B1), 회로 영역(C1), 회로 영역(D2) 및 회로 영역(A2)이 발열하고 있는 경우를 나타내고 있다. 반도체 장치(100) 내에서는 최대 온도가 96.22℃가 되고 최저 온도가 93.39℃가 된다. 이 때문에, 반도체 장치(100) 내의 온도의 최대 온도차 △T는 2.83℃가 된다.
그래프의 우측은 제8층의 칩(20-8)의 회로 영역(B1), 회로 영역(C1), 회로 영역(D2) 및 회로 영역(A2)이 발열하고 있는 경우를 나타내고 있다. 반도체 장치(100) 내에서 최대 온도가 96.17℃가 되고 최저 온도가 93.31℃가 된다. 이 때문에, 반도체 장치(100) 내의 최대 온도차 △T는 2.86℃가 된다.
방열 부재(50)로부터 먼 1층째가 집중적으로 발열한 경우에는 최고 온도, 최대 온도차 △T는 비교적 크다. 또 반대로, 방열 부재(50)에 가장 가까운 8층째가 집중적으로 발열한 경우에는 1층째의 경우보다 최고 온도는 억제되고 있다. 또한 본 열 해석에서는 DRAM을 상정하여 회로 영역(B1)에 0.0225W의 발열 에너지를 부여하였으나, 논리 LSI의 경우는 이것과는 차이가 매우 큰 발열 에너지가 생기므로, 발열 장소의 차이에 의한 최고 온도, 최대 온도차 △T는, 본 결과보다도 더욱 확대된다.
이상으로부터, DRAM 및 논리 LSI 등의 적층 구조의 반도체 장치(100)에 있어서 액세스가 집중하는 회로 영역은, 방열 부재(50)에 가까운 8층째 등에 배치하는 것이 바람직하다. 달리 말하면, 기능적으로 구동 시간이 짧은, 즉 액세스 빈도가 낮은 회로 영역(22)은 냉각 방열 부재(50)로부터 먼 위치에 배치하고, 구동 시간이 긴, 즉 액세스 빈도가 높은 회로 영역(22)은 냉각 방열 부재(50)에 가까운 위치에 배치하는 것이 추천 장려(抽奬)된다. 본 수법에 의해 전체적인 열의 최대 온도차를 억제하고, 열 변형이 적은 균등 열 분포 상태에 접근할 수 있다.
또한, 본 실시형태에서는, 복수의 칩(20)을 덮고 방열 부재(50)에 접하는 봉지 수지(40)가 단일 재료로 형성되므로, 회로 영역(22)과 방열 부재(50)와의 사이에 있어서의 열전도율이 균일하다. 따라서, 복수의 회로 영역(22) 중 단위 면적당의 발열량이 많은 것일수록 방열 부재(50)의 보다 근처에 배치하는 것에 의해, 복수의 회로 영역(22) 중 단위 면적당의 발열량이 많은 것일수록 방열 부재(50)와의 사이에 있어서의 열 저항이 작아진다. 이를 대신하여, 예를 들어, 단위 면적당의 발열량이 보다 많은 회로 영역(22)과 방열 부재(50)와의 사이에 충전되는 재료를, 단위 면적당의 발열량이 보다 적은 회로 영역(22)과 방열 부재(50)와의 사이에 충전되는 재료보다도 열전도율이 높은 재료로 하는 것 등에 의해, 단위 면적당의 발열량이 보다 많은 회로 영역(22)과 방열 부재(50)와의 사이의 열 저항을 작게 해도 된다.
또한, 메모리 기능인 DRAM과 연산 기능인 논리 LSI와는 집적도, 기능이 전혀 다르다. 통상, 논리 LSI는, 단위 면적(체적)당의 발열량이 작은 DRAM과 비교해서 단위 시간당의 발열량이 매우 크다. 이 때문에 액세스 빈도가 동일한 정도라도 논리 LSI를 적층하는 경우에는, 논리 LSI를 방열 부재(50)에 가까운 8층째 등에 배치하는 것이 바람직하다. 달리 말하면, 단위 시간당의 발열량이 큰 회로 영역(22) 또는 칩(20)은, 방열 부재(50)에 가까운 위치에 배치하는 것이 추천 장려된다.
<<동일 층 내의 최고 온도 및 최대 온도차>>
도 5는 동일 칩층 내의 열 해석 결과를 나타낸다. 이 열 해석에서는 반도체 장치(100)의 분위기 온도를 45℃로 하였다. 또, 도 1의 (a) 및 도 2의 (a)에서 나타낸 바와 같이 반도체 장치(100)의 상부에 방열 부재(50)가 있고, 이 부분에서만 방열이 발생하고, 측면 및 바닥면에서는 방열하지 않고 단열 상태로 하였다.
도 5의 (a-1) 내지 (a-3)에 나타낸 바와 같이 제1층의 칩(20-1) 내의 회로 영역(22)을, 중앙에 회로 영역(B1) 내지 회로 영역(B4)을 배치하고, 한쪽의 주변에 회로 영역(A1) 및 회로 영역(A3)을, 다른 쪽의 주변에 회로 영역(A2) 및 회로 영역(A4)을 배치하였다.
도 5의 (a-1)에서는, 제1층의 칩(20-1) 내의 회로 영역(A1) 내지 회로 영역(A4) 및 회로 영역(B1) 내지 회로 영역(B4)에 대하여 균일하게 0.025W의 발열량을 발생시켰다. 제1층의 칩(20-1) 전체로서 0.2W의 발열량을 발생시켰다. 이 경우의 온도 상황을 도 5의 (b)의 그래프의 좌측에 나타낸다. 반도체 장치(100)에서는 최대 온도가 96.21℃가 되고 최저 온도가 93.52℃가 된다. 이 때문에, 반도체 장치(100) 내의 최대 온도차 △T는 2.69℃가 된다.
도 5의 (a-2)에서는, 제1층의 칩(20-1) 내의 회로 영역(A1) 내지 회로 영역(A4)에 대하여 0.05W의 발열량을 발생시켰다. 제1층의 칩(20-1) 전체로서 0.2W의 발열량을 발생시키고, 제1층의 칩(20-1) 합계로는 (a-1)과 동등한 발열량으로 하였다. 이 경우의 온도 상황을 도 5의 (b)의 그래프의 중앙에 나타낸다. 반도체 장치(100)에서는 최대 온도가 96.31℃가 되고 최저 온도가 93.54℃가 된다. 이 때문에, 반도체 장치(100) 내의 최대 온도차 △T는 2.77℃가 된다.
도 5의 (a-3)에서는, 제1층의 칩(20-1) 내의 회로 영역(B1) 내지 회로 영역(B4)에 대하여 0.05W의 발열량을 발생시켰다. 제1층의 칩(20-1) 전체로서 0.5W의 발열량을 발생시키고, 제1층의 칩(20-1) 합계로는 (a-1)과 동등한 발열량으로 하였다. 이 경우의 온도 상황을 도 5의 (b)의 그래프의 우측에 나타낸다. 반도체 장치(100)에서는 최대 온도가 96.39℃가 되고 최저 온도가 93.41℃가 된다. 이 때문에, 반도체 장치(100) 내의 최대 온도차 △T는 2.98℃가 된다.
이상으로부터, 한 층의 칩(20)에 복수의 회로 영역(22)이 존재하는 경우에는, 도 5의 (a-1)에 나타낸 바와 같이, 균등하게 발열하는 쪽이 최대 온도차 △T를 작게 할 수 있는 것을 알 수 있다. 또, 복수의 회로 영역(22) 중 일부의 회로 영역(22)이 발열하는 경우에는 주변에 발열하는 회로 영역(22)을 중앙에 배치하는 것보다도 주변에 배치하는 쪽이 최대 온도차 △T를 작게 할 수 있는 것을 알 수 있다.
즉, DRAM 및 논리 LSI 등의 적층 구조의 반도체 장치(100)에 있어서 일부의 회로 영역(22)이 발열하는 경우에는, 액세스가 집중하는 회로 영역을 중앙에 배치하는 것보다도 주변에 배치하는 것이 바람직하다. 달리 말하면, 구동 시간이 긴, 즉 액세스 빈도가 높은 회로 영역(22)은 1층의 칩(20) 내에 있어서 주변에 배치하는 것이 추천 장려된다. 또, 액세스 빈도가 동일한 정도라도 칩(20) 내에 논리 LSI와 DRAM이 혼재하는 경우에는, 논리 LSI를 주변에 배치하는 것이 바람직하다. 달리 말하면, 단위 시간당의 발열량이 큰 회로 영역(22)은 칩(20) 내에서 주변에 배치하는 것이 추천 장려된다.
<<열 분포의 감시>>
회로 영역(22)은 그 기능에 따라서 액세스 빈도, 구동 사이클 시간, 단위 시간당의 발열량 등이 다르다. 또 회로 영역(22)은 방열 부재(50)와의 상대적인 거리 관계도 각각에 다르다. 이것들을 고려하여 상기 실시형태에서는, 칩(20) 또는 회로 영역(22)의 배치에 대해서, 방열에 대한 최적의 배치에 대하여 설명하였다. 본 실시형태에서는 이것을 더욱 진척시켜, 반도체 장치(100) 전체적인 열 분산을 최적화하는 것을 목적으로 하며, 이들 상태를 모두 파악한 다음 열 제어를 행한다.
도 6의 (a)는, 도 1의 (a)에 나타낸 반도체 장치(100)와 대략 동등한 구조이지만, 제1층의 칩(20-1) 내에 열 제어의 열 제어 회로 영역(21)을 갖는다. 열 제어 회로 영역(21)은 8층의 칩(20)의 회로 영역(22) 모두에 대하여 제어를 행하기 때문에 액세스 빈도 및 구동 사이클 타임을 감시하기 쉬운 제1층에 배치하는 것이 바람직하기 때문이다.
도 6의 (b)는, 열 제어 회로 영역(21)이 행하는 제어에 대한 플로차트이다. 스텝 S11에 있어서, 열 제어 회로 영역(21)은 각 회로 영역(22)의 액세스 빈도 및 구동 사이클을 감시한다.
스텝 S13에 있어서, 열 제어 회로 영역(21)은 감시 정보에 기초하여 각 회로 영역(22)의 발열량을 추정한다. 이미 열 제어 회로 영역(21)은 각 회로 영역(22)의 1 액세스 및 구동 사이클마다의 발열량이 기억되어 있기 때문에, 액세스 빈도 및 구동 사이클을 감시함으로써 발열량 또는 온도를 추정할 수 있다.
스텝 S15에 있어서, 열 제어 회로 영역(21)은 추정한 각 회로 영역(22)의 발열량에 기초하여 반도체 장치(100)에서 발생하는 최고 온도 및 최대 온도차 △T를 추정한다. 본 실시형태에서는 8층의 칩(20)으로 구성되어 있는 점, 방열 부재(50)의 위치 등을 고려하여 반도체 장치(100)의 최고 온도 및 최대 온도차 △T를 추정한다.
스텝 S17에 있어서, 열 제어 회로 영역(21)은 반도체 장치(100)의 최대 온도차 △T 및 최고 온도가 허용 범위 내인지의 여부를 판단한다. 허용 범위 내이면 스텝 S11에 진행하고 그대로 감시를 계속한다. 허용 범위 외이면 스텝 S19에 진행한다.
스텝 S19에서는, 열 제어 회로 영역(21)은 반도체 장치(100)의 발열을 분산화하도록 제어한다.
또한, 본 실시형태에서는 최고 온도 및 최대 온도차 △T를 파라미터로 하였으나, 그 외에 단위 거리당의 열 기울기 등을 파라미터에 덧붙여도 된다.
스텝 S19에 있어서의 발열을 분산화하도록 제어 방법은 이하와 같은 방법이 있다. 즉, 동등한 기능을 가지는 회로 영역(22)을 복수 개소에 미리 설계 단계에서 반도체 장치(100)에 분산 배치해 둔다. 그리고 열 제어 회로 영역(21)이 방열 부재(50)로부터 먼 위치의 회로 영역(22)으로는 액세스 빈도, 시간을 적게 하고, 방열 부재(50)에 가까운 위치의 회로 영역(22)으로의 액세스 빈도, 시간을 늘리는 제어를 행한다. 이와 같은 제어를 행하는 것으로 열 제어 회로 영역(21)은 반도체 장치(100)의 최대 온도차 △T 및 최고 온도를 허용 범위 내에 유도한다.
또한, 칩(20)에 동등한 기능을 가지는 회로 영역(22)을 복수 개소에 설치하는 일례로서, 제조시에 있어서의 결함 등을 구제하기 위하여 용장성(冗長性)(리던던시(redundancy))을 갖게 하는 것을 들 수 있다. 즉, 사용이 예정되어 있는 회로 영역(22)에 더하여, 해당 회로 영역(22)과 동등한 기능을 가지는 용장 회로로서의 회로 영역(22)을 마련하는 경우가 있다. 이 경우에는, 사용이 예정되어 있는 회로 영역(22)과 이에 대응하는 용장 회로의 회로 영역(22)에 대하여 상기 제어를 행한다.
도 7 및 도 8은 반도체 장치(100)의 최고 온도를 저하시키는 구체적인 예를 나타낸 도면이다. 도 7의 (a)에 나타내는 바와 같이, 제1층의 칩(20-1) 내의 회로 영역(B1) 및 회로 영역(B2)의 2개소가 계속 발열했을 경우, 도 7의 (b)에 나타내는 시간적인 온도 해석을 얻을 수 있다.
이 경우, 정상시에 1층째의 최고 온도는 회로 영역(B2)에 있어서 96.81℃가 되고, 최저 온도가 회로 영역(C2)에 있어서 95.5℃가 되었다. 그리고 회로 영역(B1)이 96.53℃가 되었다. 덧붙여 말하면, 회로 영역(B1)의 최고 온도가 회로 영역(B2)의 최고 온도보다도 낮아지는 것은, 회로 영역(B1)은 3방향이 열전도율이 양호한 실리콘(Si)의 회로 영역(A1), 회로 영역(C1) 및 회로 영역(D2)으로 둘러싸여 있고 있기 때문이다.
이 결과로부터, 1층째의 최고 온도를 96.81℃보다 낮게 하기 위해서는, 1층째의 최고 온도가 96.81℃에 도달하기 전에, 같은 기능을 가지는 인접하지 않는 먼 곳의 회로 영역(22)으로 액세스를 전환한다. 이와 같이 순차 발열 개소를, 그 회로 영역(22)이 최고 온도에 도달하기 전에 전환해 가는 것으로, 최고 온도 자체를 낮게 억누르는 것이 가능해진다. 구체적으로는 다음과 같다.
도 8은, 회로 영역(B2)과 회로 영역(B1)을 전환했을 경우의 온도 상승을 나타내고 있다. 맨 먼저 회로 영역(B2)에만 전기 입력을 부여하여 활성화시켜 가면, 온도가 서서히 상승한다. 이대로 전환하지 않는 경우에는 점선으로 나타내는 바와 같이 96.81℃에 달한다. 따라서, 시각 T1에 있어서 동일한 기능을 가지는 회로 영역(B1)으로 전환한다. 회로 영역(B1)도 주위 온도의 상승의 영향을 받아 이미 온도 상승하고 있으나, 회로 영역(B1)에 전기 입력을 부여하여 활성화시켜 가면 온도가 상승한다. 한편, 회로 영역(B2)의 온도는 하강해간다.
회로 영역(B1)의 온도의 상승을 제한하기 위해, 시각 T2에 있어서 회로 영역(B1)으로의 전기 입력을 멈추고 다시 회로 영역(B2)으로 전환한다. 회로 영역(B2)의 온도는 어느 정도 내려가 있고, 그 온도로부터 회로 영역(B2)의 온도는 상승해간다. 또, 회로 영역(B2)의 온도의 상승을 제한하기 위해 시각 T3에 있어서 회로 영역(B2)으로의 전기 입력을 멈추고 다시 회로 영역(B1)으로 전환한다. 이것을 순차적으로 반복해 간다. 입력 에너지는 동일하므로, 발열 개소의 편재화(偏在化)가 완화되어 반도체 장치(100) 전체가 평균화한다. 그리고, 최고 온도 96.81℃보다도 △tt 낮은 소정 온도로 반도체 장치(100) 전체를 구동할 수 있다.
또한, 하나의 회로 영역으로부터 다른 회로 영역으로 전환하는 경우에 있어서, 전환하는 후보의 회로 영역의 온도도 높은 경우에는, 추가로 별도의 회로 영역을 전환의 후보로 한다. 이것을 순차 반복해 간다. 또, 후보가 되는 회로 영역이 다수 있는 경우에, 그때까지 구동되고 있던 회로 영역으로부터 거리가 먼 것으로부터 전환해도 된다.
<<더미 구동에 의한 열 분산>>
본래, 구동하지 않아도 되는 정지중의 회로 영역(22)에도 전기 입력을 부여하고 활성화하여 의도적으로 발열시키는 더미(dummy) 구동을 행한다. 이에 의해, 국소적으로 발열하고 있는 회로 영역(22) 주변에만 열 변형이 집중하는 것을 피할 수 있다. 이 수법은 특히 정상시 보다도 회로 기동시 등 발열 영역과 비(非)발열 영역과의 온도차가 커지기 쉬운 과도 상태시에 효과적이다. 또한, 더미 구동하는 회로 영역(22)을, 예를 들어 발열하는 회로 영역(22)에 대하여 상하ㆍ좌우 대칭 위치에 가까운 영역으로부터 선택하면, 반도체 장치(100) 전체적인 열 변형을 비대칭으로부터 대칭형으로 접근시킬 수 있어, 반도체 장치(100)의 열 변형을 피하는 것도 가능해진다.
또한, 더미 구동하는 회로 영역(22)은 항상 더미 구동하는 것은 아니고, 그 회로 영역(22)이 필요한 동작을 할 필요가 있으면 본래의 구동이 행해진다.
도 9는, 동일 칩층 내에서의 발열되는 회로 영역의 배치에 관한 비교를 나타내고 있다. 도 9의 (a)에서는, 회로 영역(B1) 및 회로 영역(B4)이 발열하고 있는 경우를 나타내고 있다. 회로 영역(B1)과 회로 영역(B4)은 서로의 계면을 따라서 서로 어긋나도록 배치되어 있고, 본 실시예에서는 각각의 각부(角部)에서 접촉하고 있을 뿐이며, 한 변 전체가 접촉하고 있는 것이 아니다. 한편, 도 9의 (b)에 있어서는, 회로 영역(B1)과 회로 영역(B2)이 발열하고 있으나, 회로 영역(B1)과 회로 영역(B2)에서는 한 변을 접하여(공유하여) 발열하고 있다. 열은 발열 영역으로부터 비발열 영역으로 흐를 것이기 때문에, 발열하고 있는 회로 영역이 발열하고 있지 않는 회로 영역과 어느 정도의 면적으로 접하고 있는가에 의해서, 회로 영역의 온도가 어느 정도 정해진다. 따라서, 발열하고 있는 회로 영역이 발열하고 있지 않는 회로 영역에 접하고 있는 면적을 구하면 되는 되지만, 이는, 각 회로 영역의 크기를, 단변 a, 장변 b, 두께 t로 하여, 동일 칩층 내에서의 발열하고 있는 회로 영역과 발열하고 있지 않는 회로 영역이 서로 공유하는 계면의 면적을 계산함으로써 간단하게 계산할 수 있다. 덧붙여서 말하면 각 회로 영역의 평면의 면적 S는, S=a× b로 표시할 수 있다.
도 9의 (a)의 경우에는, 회로 영역(B1) 및 회로 영역(B4)은 발열하고 있지 않는 회로 영역에 3변이 접하고 있으나, 도 9의 (b)의 경우에는, 발열하고 있는 회로 영역(B1) 및 회로 영역(B2)이 각각 한 변을 공유하고, 발열하고 있지 않는 회로 영역에 2변으로 접하고 있다. 이 때문에, 도 9의 (b)의 쪽이 도 9의 (a)에 비하여 발열하고 있지 않는 회로 영역에 접하고 있는 발열하고 있는 회로 영역의 면적이 합계로 S=2× b× t만큼 작아져 있다. 발열하고 있는 회로 영역으로부터 보면, 발열하고 있지 않는 회로 영역은 저온의 열 흡수체이기 때문에, 발열하고 있는 회로 영역의 주위에 발열하고 있지 않는 회로 영역과 많이 접촉하고 있는 쪽이 냉각 경로를 많이 갖게 된다. 발열하고 있는 회로 영역(B1), 회로 영역(B2) 및 회로 영역(B4)의 발열량이 동일하다고 하면, 발열하고 있는 회로 영역의 배치는 도 9의 (a)에 나타낸 경우 쪽이 냉각 경로를 많이 갖게 되어, 동일 칩층 내에서의 최고 온도의 저하 및 온도차(최고 온도와 최저 온도와의 차)의 저감으로 이어진다. 이는 상술한 열 해석 방법에 의해서도 확인되었다.
도 9에는 나타내지 않았으나, 발열하고 있는 회로 영역과 발열하고 있지 않는 회로 영역이 서로 이간(離間)하여 전혀 접하지 않는 배치도 고려될 수 있다. 예를 들어, 회로 영역(B1)과 회로 영역(A4)만이 발열하는 경우를 생각할 수 있으나, 이와 같은 배치로 하더라도 발열하고 있지 않는 회로 영역과 많이 접촉하고 있으므로, 동일 칩층 내에서의 최고 온도의 저하 및 온도차(최고 온도와 최저 온도와의 차)의 저감을 기대할 수 있다. 또한, 도 9에서는 하나의 칩층 내를 8등분하고 있으나, 8등분으로 한정되는 것은 아니다. 이것보다 적은 분할수라도 상관없으며, 이보다 많은 분할수라도 상관없다. 또, 분할은 비슷하게 분할할 필요도 없다. 다른 크기로 분할하는 경우라도 발열하고 있는 회로 영역이 서로 공유하는 계면의 면적이 실질상 발생하는 일이 없도록 이산적(離散的)으로 배치하면 완전히 동일한 효과를 기대할 수 있다. 또, 본 실시예에서는 직사각형으로 분할하였으나, 이 형상으로 한정되는 것도 아니다. 또한, 도 9에 있어서는 8개의 회로 영역 내, 2개의 회로 영역이 발열한 경우를 취급하였으나, 2개의 회로 영역만이 발열한다고는 할 수 없다. 3개 이상의 회로 영역이 발열하는 경우라도 서로 공유하는 계면의 면적이 실질상 발생하는 일이 없도록 이산적으로 배치하면, 동일 칩층 내에서의 최고 온도의 저하 및 온도차(최고 온도와 최저 온도와의 차)의 저감을 달성할 수 있다. 이는 상술한 열 해석 방법에 의해서도 확인되었다.
도 9의 (a)와 도 9의 (b)와의 차를 일반적으로 말하면, 도 9의 (b)의 경우는, 동일 칩층 내에서 인접하는 2개의 발열하고 있는 회로 영역(B1 및 B2)이 공유하는 계면의 면적을 갖는, 즉, 이 경우 면적 S=b× t가 공유하는 계면의 면적이 되고, 이 면적을 갖는 배치라는 것이 된다. 한편, 도 9의 (a)의 경우에는, 발열하고 있는 회로 영역(B1 및 B4)이 이산적으로 배치되어 있고, 각부에서 각각이 접촉하는 것에 지나지 않는다. 이 경우에는 공유하는 계면의 면적은 없다. 발열하고 있지 않는 회로 영역은, 발열하고 있는 회로 영역으로부터 보면 「저온의 흡열체(=냉각원)」이므로, 도 9의 (a)의 구성 쪽이 도 9의 (b)의 구성과 비교하여 2× b× t의 면적분만큼 냉각 경로를 많이 갖게 되며, 결과적으로 최고 온도의 저하, △T의 저감이 도모된다. 이와 같이, 회로의 구동에 의해 동시에 발열하는 회로 영역끼리의 계면이 공유되어 있지 않은 것이 필요하다. 즉, 복수의 회로 영역 중, 회로의 구동에 의해 동시에 발열하는 제1 회로 영역과 제2 회로 영역이, 서로 공유하는 계면의 면적이 실질상 발생하는 일이 없도록 이산적으로 배치되어 있는 것이 유효하다.
도 10은, 동일 칩 내에서, 중복하는 시간대에 구동되는 회로 영역(B3)과 회로 영역(B4)과의 배치예를 나타내고 있다. 이 도면에 나타내는 바와 같이, 회로 영역(B3)과 회로 영역(B4)과는 서로의 계면에 따라서 서로 어긋나도록 배치된다. 여기서, 회로 영역(B3)과 회로 영역(B4)은, 일부분은 계면을 따라서 서로 어긋나 있지만, 나머지의 부분은 계면과 직교하는 방향에서 보아 겹쳐 있다. 본 배치예를 적용한 칩으로는, 도 9의 (b)에 나타내는 경우와 비교하여, 회로 영역(B3)과 회로 영역(B4)이 공유하는 계면의 면적(S2 C× t)을 작게 할 수 있고, 냉각 경로를 확대할 수 있다.
도 11은, 도 1의 (b)의 평면도에 나타낸 8개의 회로 영역(A1, A2, B1, B2, C1, C2, D1, D3)을 가지는 반도체 칩(20)(20-1~20-5)이 5층으로 적층된 반도체 장치의 단면도를 나타내고 있고, 다른 칩층에서의 두 개의 발열하고 있는 회로 영역의 배치에 관한 비교를 나타내고 있다. 엄밀하게는 도 2에 나타내는 바와 같은 언더필(30) 또는 봉지 수지(40)가 배치되어 있으나, 도 11에서는 할애(割愛)하고 있다.
도 11의 (a)에서는, 2층째의 회로 영역(A2)과 4층째의 회로 영역(B1), 혹은 2층째의 회로 영역(C1)과 4층째의 회로 영역(D2)이 발열하고 있는 경우를 나타내고 있다. 이 경우에는, 발열하고 있는 회로 영역은 서로 이간되고, 발열하고 있지 않는 회로 영역에서 점유되어 있는 층을 이격하여 배치되어 있으므로, 발열하고 있는 회로 영역은 그 접촉하는 주위의 5면이 발열하고 있는 회로 영역으로 되어 있다.
한편, 도 11의 (b)에서는, 3층째의 회로 영역(B1)과 4층째의 회로 영역(B1)이 발열하고 있는 경우를 나타내고 있다. 2층째의 회로 영역(B1)과 3층째의 회로 영역(B1)은 인접해 있다. 따라서, 2개의 발열하고 있는 회로 영역(B1)(3층째와 4층째의 B1)이 발열하고 있지 않는 회로 영역에 대한 면적을 계산하면, 도 11의 (b)의 쪽이 S=2× a× b만큼 작아져 있다. 발열하고 있는 회로 영역으로부터 보면, 발열하고 있지 않는 회로 영역은 저온의 열 흡수체이기 때문에, 발열하고 있지 않는 회로 영역(B1)의 주위에 발열하고 있지 않는 회로 영역과 많이 접촉하고 있는 쪽이 냉각 경로를 많이 갖는 것이 된다. 물론 도 11의 (b)의 배치는, 3층째의 회로 영역(B1)과 4층째의 회로 영역(B1)이 발열하고 있는 경우만으로 한정되지 않는다. 인접하는 임의의 반도체 칩 층간이라도 상관없다. 또한, 도 11의 (b)의 경우에서는, 2층째의 회로 영역(B1)과 3층째의 회로 영역(B1)은 도면의 상하 방향(도 11은 횡단면 방향)에서 보아 완전히 겹치고 있는 경우이지만, 회로 영역의 크기에 따라서는 완전히 겹치지 않는 경우도 있다. 그런 경우라도 인접하는 칩 간에서 발열하고 있는 회로 영역이 공유하는 계면의 면적을 갖게 된다.
도 11의 (a)와 도 11의 (b)와의 차를 일반적으로 말하면, 도 11의 (b)의 경우는, 인접하는 칩 사이에서 발열하고 있는 회로 영역이 공유하는 계면의 면적을 갖는, 즉, 이 경우, 면적 S=a× b가 공유하는 계면의 면적이 되며, 이 면적을 갖는 배치라고 하는 것이 된다. 한편, 도 11의 (a)의 경우에는, 이 발열하고 있지 않는 회로 영역이 이산적으로 배치되어 있고, 이 경우에는 공유하는 계면의 면적은 없는, 공유하는 계면의 면적은 제로이다. 환언하면, 도 11의 (a)의 구성에서는 2개의 발열하고 있는 회로 영역은 높이 방향으로 인접하고 있지 않으나, 도 11의 (b)의 구성에서는 인접하고 있고(인접층, 동 섹션), 그 결과, 도 11의 (a)의 구성에 비교하여 발열하고 있지 않는 회로 영역의 냉각 경로가 면적 2× S만큼 적어져 있고, 이 때문에 적층형 반도체 장치로서의 최고 온도의 저하나 열 분포의 편향에 의한 최대 온도차 △T의 저감이 가능하게 되어 있다. 또한, 엄밀하게는 적층되는 반도체 칩의 각층 사이에는 언더필(30)(도 2 참조)이 개재하고 있으나, 그 언더필(30)은 약하게 발열하고 있는 회로 영역으로부터 보아 흡열에 의한 냉각 효과는 거의 기대할 수 없다.
이와 같이, 복수의 반도체 칩(20)을 적층시킨 적층형 반도체 장치로서, 서로 인접하는 제1 반도체 칩과 제2 반도체 칩에 있어서, 회로의 구동에 의해 발열하는 제1 회로 영역을 가지는 제1 반도체 칩과, 회로의 구동에 의해 제1 회로 영역과 동시에 발열하는 제2 회로 영역을 가지는 제2 반도체 칩과의 사이에서, 제1 회로 영역과 상기 제2 회로 영역에서 서로 공유하는 계면의 면적이 실질상 발생하는 일이 없도록 이산적으로 제1 및 제2 회로 영역이 배치되어 있는 것을 필요로 한다.
즉, 제1 회로 영역과 제2 회로 영역이, 서로의 계면을 따라서 서로 어긋나도록 배치되고 계면 전체를 접촉시키지 않는 것을 필요로 한다. 이 경우, 제1 회로 영역과 제2 회로 영역과의 전체를 어긋나게 하여, 변과 변만, 또는 각부와 각부만을 접하게 하는 것에 의해 방열 효과를 효율적으로 높일 수 있다. 그러나, 도 12의 (a), (b)에 나타내는 바와 같이, 제1 회로 영역과 제2 회로 영역을, 칩 적층 방향으로 보아 일부분은 어긋나며, 나머지의 부분은 겹치도록 배치한 경우라도, 도 11(b)에 나타내는 경우와 비교하여, 제1 회로 영역과 제2 회로 영역이 공유하는 계면의 면적을 보다 작게 할 수 있고, 냉각 경로를 확대할 수 있다.
또, 도 13에는, 회로 영역(B1)의 배치예를 나타내고 있다. 이 도면에 나타내는 바와 같이, 본 배치예에서는 중복하는 시간대에 구동되는 복수의 회로 영역(B1)이 칩 적층 방향으로 접하여 배치되어 있는 경우에 있어서, 칩 적층 방향에 나란한 회로 영역(B1)의 열 중에, 적어도 한 층이 비구동이며 발열하지 않는 비발열 영역을 배치한다. 이에 의해, 칩 적층 방향에 대한 방열 경로를 확보할 수 있다.
또한, 제1 회로 영역 및 상기 제2 회로 영역은 다른 회로 영역과 비교하여 액세스 시간이 많은 회로 영역인 것은 명백하다. 또, 제1 회로 영역 및 제2 회로 영역은 논리 회로 영역인 경우에는, 다른 회로 영역에 비교하여 발열량이 크고, 본 실시 형태의 구성이 유효하다. 또, 도 6에 나타내는 바와 같이, 제1층의 칩(20-1) 내에, 8층의 칩(20)의 회로 영역(22) 모두에 대하여 제어를 행하기 때문에 열 제어의 열 제어 회로 영역(21)을 가져도 된다.
<반도체 장치의 발열>
다음으로, 도 9로부터 도 13에서 설명한 발열하는 회로 영역을 보다 구체적으로 열 분포를 열 해석한다.
도 14로부터 도 17은, 회로 영역이 서로 공유하는 계면의 크기에 의해, 어떠한 열 분포로 되는지 열 해석한 결과이다.
도 14의 좌측 도면은, 도 3의 (a)에서 나타낸 제1 실시형태의 반도체 장치(100)의 각층의 칩(20)과 언더필(30)을 나타낸 개념도이다. 그리고 케이스 1에서는, 8개의 회로 영역(22) 중, 제1층째의 칩(20-1)의 회로 영역(A1)이 발열하고, 제2층째의 칩(20-2)의 회로 영역(A1)이 발열하고, 제3층째의 칩(20-3)의 회로 영역(A1)이 발열하고 있는 상태를 나타내고 있다. 케이스 2에서는, 8개의 회로 영역(22) 중, 제1층째의 칩(20-1)의 회로 영역(A1)이 발열하고, 제2층째의 칩(20-2)의 회로 영역(B2)이 발열하고, 제3층째의 칩(20-3)의 회로 영역(D1)이 발열하고 있는 상태를 나타내고 있다. 즉, 케이스 1의 회로 영역은 서로 공유하는 계면이 크고, 케이스 2의 회로 영역은 서로 공유하는 계면이 작다. 또한, 케이스 1 및 케이스 2 모두, 발열하는 3개의 회로 영역의 합계 열량은 0.2W로 하여 외부 환경에 대한 방열 조건도 동등하게 하였다.
도 15는 반도체 장치(100)의 열 해석 결과를 나타낸 것이며, 상단이 케이스 1의 열 해석 결과이며 하단이 케이스 2의 열 해석 결과이다. 이들 도면에서는, 설명을 위해 케이스 1 및 케이스 2도 모두 언더필(30)을 제거하여 그리고 있다. 도 15의 열 해석에서는, 색이 옅은(백색) 쪽은 높은 온도를 나타내며, 색이 진한(흑색) 쪽이 낮은 온도를 나타내고 있다.
상단에 나타내는 케이스 1의 좌측 도면은, 도 14의 상면으로부터 본 열 해석 분포이며 제8층째의 칩(20-8)의 열 분포이다. 제8층째의 칩(20-8)의 회로 영역(A1)으로부터 회로 영역(B2)에 걸쳐서 온도가 서서히 낮아지고 있다. 또 케이스 1의 우측 도면은, 도 14의 아래로부터 본 열 해석 분포이며 제1층째의 칩(20-1)의 열 분포이다. 제1층째의 칩(20-1)의 회로 영역(A1)에서 매우 온도가 높아져 있고 회로 영역(A1)으로부터 회로 영역(B2)에 걸쳐서 온도가 서서히 낮아지고 있는 것을 알 수 있다. 제1층째의 칩(20-1)만으로도 온도차가 약 2.4℃ 이상 발생하고 있는 것을 알 수 있다.
하단에 나타내는 케이스 2의 좌측 도면은, 도 14의 상면으로부터 본 열 해석 분포이며 제8층째의 칩(20-8)의 열 분포이다. 제8층째의 칩(20-8)의 회로 영역(D1)으로부터 회로 영역(C2)에 걸쳐서 온도가 서서히 낮아지고 있다. 제8층째의 칩(20-8)의 각 회로 영역의 온도차는 약 0.6℃ 이하이며 온도차가 매우 작다. 또 케이스 1의 우측 도면은, 도 14의 아래로부터 본 열 해석 분포이며 제1층째의 칩(20-1)의 열 분포이다. 제1층째의 칩(20-1)의 회로 영역(A1), 회로 영역(B2) 및 회로 영역(D1)에서 온도가 높아져 있고 회로 영역(B1, C1, C2)의 온도가 낮다. 1층째의 칩(20-1)의 회로 영역(A1)은 발열하고 있으나 다른 회로 영역에 열이 확산하고 있는 것을 이해할 수 있는 동시에, 제2층째의 칩(20-2)의 회로 영역(B2) 및 제3층째의 칩(20-3)의 회로 영역(D1)의 발열에 의해, 1층째의 칩(20-1)의 회로 영역(B2) 및 회로 영역(D1)도 열을 흡수하고 있는 것을 이해할 수 있다.
<<반도체 장치의 최고 온도, 최저 온도 및 최대 온도차>>
도 15는 케이스 1 및 케이스 2에 있어서의 반도체 장치의 열 해석 결과를 나타낸 그래프이다. 도 16의 (a)에 나타내는 그래프는 세로축에 온도를 나타낸 발열하는 회로 영역의 분산 효과의 비교 1을 나타내고 있다. 그래프의 좌측은 케이스 1 및 케이스 2에 있어서의 반도체 장치(100)의 회로 영역의 최고 온도를 나타내며, 그래프의 우측은 케이스 1 및 케이스 2에 있어서의 반도체 장치(100)의 회로 영역의 최저 온도를 나타내고 있다.
케이스 1에서는, 도 16의 (a)에 나타내는 바와 같이 반도체 장치(100) 내에서 최대 온도가 97.76℃가 되고 최저 온도가 95.25℃가 된다. 이 때문에, 도 16의 (b)에 나타내는 바와 같이, 반도체 장치(100) 내의 최대 온도차 △T는 2.51℃가 된다.
케이스 2에서는, 도 16의 (a)에 나타내는 반도체 장치(100)내에서는 최대 온도가 96.44℃로 되고 최저 온도가 95.47℃로 된다. 이 때문에, 도 16의 (b)에 나타내는 바와 같이, 반도체 장치(100)내의 최대 온도차 △T는 0.97℃로 된다. 발열하는 회로 영역이 서로 공유하는 계면을 작게 하면 2배 이상 온도차를 작게 할 수 있다.
<<DRAM 8개와 컨트롤러 LSI를 내장한 반도체 장치>>
도 17은, 8층의 반도체 칩(20)(20-1~20-8), 구체적으로는 8개의 512M 비트 DRAM과, 1개의 논리 LSI(컨트롤러 LSI)(29)를 단일의 패키지 내에서 적층시킨 반도체 장치(200)를 나타낸다. 또한, 도 1과 동일한 부재에는 동일한 번호를 부여하고 있다.
도 14에서는 1층째의 칩(20-1)과 2층째의 칩(20-2)과의 사이에 언더필(30)이 형성되어 있는 예를 나타내었으나, 도 17에 나타내는 바와 같이, 반도체 장치(200)의 바닥면에는 접속 배선을 형성하는 중계용 기판인 인터포저(10)가 배치되고, 그 아래에 논리 LSI(29)가 배치되어 있다. 언더필(30)이 아닌 인터포저(10)가 배치되어 있는 경우라도 회로 영역이 서로 공유하는 계면을 작게 하는 것이 바람직하다. 논리 LSI(29)는 그 전체가 발열하므로, 8층의 반도체 칩(20)의 회로 영역이 서로 공유하는 계면을 작게 하려면, 가능한 한 1층째의 회로 영역을 사용하지 않는 쪽이 바람직하다.
<방열 부재의 배치>
상술한 복수의 실시형태에 있어서, 도 1에 나타낸 바와 같이, 반도체 장치(100)는 봉지 수지(40)의 상면에 열을 방열하는 방열 부재(50)를 가지고 있어도 되지만, 도 18에 나타내는 바와 같이 여러 가지 냉각 방법이 있다.
도 18은, 반도체 장치에 방열 부재(50)의 배치를 바꾸거나 냉매관(52)을 배치하거나 한 도면이다. 도 18의 (a)에 나타낸 제2 반도체 장치(110)는, 도 1의 (a)의 제1 반도체 장치(100)와는 다르며, 봉지 수지(40)의 상면에 방열 부재(50)를 구비하는 구성이 아닌, 봉지 수지(40) 측면에 구비하고 있다. 제2 반도체 장치(110)에서는 제8층의 칩(20-8)으로부터 열이 빠지기 쉬운 것이 아니고, 모든 칩(20)의 주변측으로부터 열이 빠지기 쉬워진다.
도 18의 (b)에 나타낸 제3 반도체 장치(120)는, 도 18의 (a)의 제2 반도체 장치(110)와는 다르며, 방열 부재(50)를 구비하는 구성이 아닌 냉매관(52)을 구비하는 구성이다. 방열 부재(50)를 사용한 공냉(空冷)이 아닌, 냉매관(52)에 냉매, 예를 들어 물이 흐르는 것에 의해, 보다 강력하게 강제적으로 냉각을 도모하기 때문이다. 이 경우도 모든 칩(20)의 주변측으로부터 열이 빠지기 쉬워진다.
도 18의 (c)에 나타낸 제4 반도체 장치(130)는, 도 1의 (a)의 제1 반도체 장치(110)의 구성에 더하여 냉매관(52)을 구비하는 구성이다. 방열 부재(50)를 사용한 공냉으로 상면으로부터 열을 놓아주는 동시에 측면으로부터도 강력하게 열을 놓아주는 구성이다.
도 18의 (d)은 제5 반도체 장치의 부분 확대도이다. 이 제5 반도체 장치는, 칩(20)과 칩(20)과의 사이의 언더필(30)에 마이크로 드레인(54)을 배치한 예이다. 제1 반도체 장치(110)의 구성에 더하여 냉매관(52)을 구비하는 구성이다. 마이크로 드레인(54)에 냉매, 예를 들어 물이 흐름으로써 보다 직접적으로 칩을 냉각할 수 있다. 마이크로 드레인(54) 단독의 냉각이라도 되며, 마이크로 드레인(54)과 방열 부재(50)를 사용한 냉각도 된다.
이들 제2 반도체 장치(110), 제3 반도체 장치(120), 제4 반도체 장치(130) 및 제5 반도체 장치에 대해서도, 상술해 온 실시형태를 적용할 수 있다.
이상의 설명에 있어서, 방열 부재(50)로부터 먼 또는 가깝다고 하는 용어를 사용하여 본 실시형태를 설명해 왔으나, 이는 절연재인 봉지 수지(40)가 균일한 열전도율을 전제로 하고 있기 때문이다. 방열 부재(50)와 발열원과의 사이가 같은 열전도율이면 방열 부재(50)로부터 멀면 열이 빠지기 어렵고 방열 부재(50)로부터 가까우면 열이 빠지기 쉽다. 한편, 방열 부재(50)와 발열원과의 사이에 열전도율이 높은 부재가 있을 때 등, 거리가 멀어도 열이 빠지기 쉽다. 따라서, 일반화하여 고려하는 경우에는, 열이 빠지기 어려운 상태라는 것은 열 저항이 큰 상태(또는 열 컨덕턴스가 작은 상태)이며, 열이 빠지기 쉬운 상태는 열 저항이 작은 상태(또는 열 컨덕턴스가 큰 상태)라고 하는 개념으로 나타낼 수 있다.
상기 실시형태에 있어서, 제1층의 칩(20-1) 내에 열 제어의 열 제어 회로 영역(21)을 배치하였으나, 제2층의 칩(20-2)에 배치해도 된다. 또, 반도체 장치(100) 내에 열 제어 회로 영역(21)을 마련하지 않고, 다른 반도체 장치로부터의 제어에 의해서 반도체 장치(100)의 열 분포를 제어하도록 해도 된다. 또한, 칩(20)을 8개로 분할한 회로 영역(22)으로 설명하였으나, 회로 영역(22) 내에 다시 복수로 분할되는 특수 용도용 회로 영역이 설정되어 있는 경우도 동일하다.
또, 상기 실시형태에서는, 방열 부재(50) 또는 냉매관(52)을 반도체 장치(100)에 설치하였으나, 적극적으로 방열 부재(50) 또는 냉매관(52)을 설치하지 않고 봉지 수지(40)를 열전도율이 양호한 재료로 함으로써 전체로부터 방열하도록 해도 된다.
10 인터포저, 15 관통 전극, 19 땜납 볼, 20 칩, 21 열 제어 회로 영역, 22 회로 영역, 25 관통 전극, 27 범프, 29 논리 LSI, 30 언더필, 40 봉지 수지, 50 방열 부재, 52 냉매관, 54 마이크로 드레인, 100 반도체 장치, 110 반도체 장치, 120 반도체 장치, 130 반도체 장치, 200 반도체 장치, A1~A4회로 영역, B1~B4 회로 영역, C1~C2 회로 영역, D1~D2 회로 영역, HC 발열 영역

Claims (51)

  1. 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서,
    상기 회로 영역의 구동에 수반하여 상기 회로 영역으로부터 발해진 열이 분산하도록, 상기 회로 영역이 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  2. 청구항 1에 있어서,
    상기 회로 영역으로부터 발해진 열을 방열하는 방열부를 구비하고,
    복수의 상기 회로 영역 중 단위 면적당의 발열량이 많은 것일수록 상기 방열부와의 사이에 있어서의 열 저항이 보다 작아지도록, 상기 회로 영역이 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  3. 청구항 2에 있어서,
    복수의 상기 회로 영역을 덮고, 상기 방열부에 접하는 단일 재료로 형성된 봉지부를 구비하며,
    복수의 상기 회로 영역 중 단위 면적당의 발열량이 많은 것일수록 상기 방열부에 보다 근접하도록, 상기 회로 영역을 배치하는 것을 특징으로 하는 적층형 반도체 장치.
  4. 청구항 2에 있어서,
    복수의 상기 회로 영역 중 단위 면적당의 발열량이 가장 많은 것이 논리 회로 영역인 것을 특징으로 하는 적층형 반도체 장치.
  5. 청구항 2에 있어서,
    복수의 상기 회로 영역 중 액세스 시간이 보다 많은 것일수록, 단위 면적당의 발열량이 보다 많은 것을 특징으로 하는 적층형 반도체 장치.
  6. 청구항 2에 있어서,
    복수의 상기 반도체 칩 중 어느 하나는, 외부 기판과의 사이에서 배선 치수를 변환하는 박형(薄型) 배선 기판에 접속되는 것을 특징으로 하는 적층형 반도체 장치.
  7. 청구항 1에 있어서,
    시간적으로 중복하여 구동되는 복수의 상기 회로 영역이, 복수의 상기 반도체 칩의 적어도 하나에 구비되어 있고,
    해당 복수의 회로 영역이, 서로 이간하여 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  8. 청구항 1에 있어서,
    시간적으로 중복하여 구동되는 복수의 상기 회로 영역이, 복수의 상기 반도체 칩의 적어도 하나에 서로 접하여 배치되어 있고,
    해당 복수의 회로 영역은, 적어도 일부가 서로의 계면을 따라서 서로 어긋나도록 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  9. 청구항 8에 있어서,
    해당 복수의 회로 영역은 각부(角部)를 가지며, 상기 각부에 있어서 서로 접촉하도록 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  10. 청구항 1에 있어서,
    복수의 상기 반도체 칩 중 하나인 제1 반도체 칩은, 구동되는 제1 회로 영역을 구비하고,
    복수의 상기 반도체 칩 중의 하나이며, 상기 제1 반도체 칩에 접하여 배치된 제2 반도체 칩은, 상기 제1 회로 영역과 시간적으로 중복하여 구동되는 제2 회로 영역을 구비하며,
    상기 제1 회로 영역과 상기 제2 회로 영역이, 서로 이간하여 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  11. 청구항 1에 있어서,
    복수의 상기 반도체 칩 중의 하나인 제1 반도체 칩은, 구동되는 제1 회로 영역을 구비하고,
    복수의 상기 반도체 칩 중의 하나이며, 상기 제1 반도체 칩에 접하여 배치된 제2 반도체 칩은, 상기 제1 회로 영역과 시간적으로 중복하여 구동되는 제2 회로 영역을 구비하며,
    상기 제1 회로 영역 및 상기 제2 회로 영역은, 적어도 일부가 서로의 계면을 따라서 서로 어긋나도록 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  12. 청구항 11에 있어서,
    상기 제1 회로 영역 및 상기 제2 회로 영역은 각부를 가지며, 상기 각부에 있어서 서로 접촉하도록 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  13. 청구항 1에 있어서,
    복수의 상기 반도체 칩 중의 하나인 제1 반도체 칩은, 구동되는 제1 회로 영역을 구비하고,
    복수의 상기 반도체 칩 중의 하나인 제2 반도체 칩은, 상기 제1 회로 영역과 칩 적층 방향으로 겹쳐져 상기 제1 회로 영역과 시간적으로 중복하여 구동되는 제2 회로 영역을 구비하며,
    상기 제1 회로 영역과 상기 제2 회로 영역과의 사이에 배치된 비(非)발열 영역을 구비하는 것을 특징으로 하는 적층형 반도체 장치.
  14. 청구항 13에 있어서,
    상기 제1 회로 영역 및 상기 제2 회로 영역의 적어도 한쪽에 칩 적층 방향으로 겹쳐서 배치되고, 구동되는 구동 회로 영역을 구비하는 것을 특징으로 하는 적층형 반도체 장치.
  15. 청구항 13에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩과의 사이에 배치되고, 상기 제1 반도체 칩과 상기 제2 반도체 칩과의 결합을 보강하는 보강재를 구비하며,
    상기 비발열 영역은, 상기 보강재에 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  16. 청구항 13에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩과의 사이에 배치되고, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 접속하는 중계 기판을 구비하고,
    상기 비발열 영역은, 상기 중계 기판에 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  17. 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서,
    상기 회로 영역의 구동에 수반하여 상기 회로 영역으로부터 발해진 열이 분산되도록, 상기 회로 영역의 구동을 제어하는 제어 회로를 구비하는 것을 특징으로 하는 적층형 반도체 장치.
  18. 청구항 17에 있어서,
    상기 제어 회로는, 구동된 상기 회로 영역의 발열량 또는 온도를 추정하고, 상기 회로 영역의 구동을 제어하는 것을 특징으로 하는 적층형 반도체 장치.
  19. 청구항 18에 있어서,
    상기 제어 회로는, 상기 회로 영역의 구동 시간 또는 구동 사이클을 감시하고, 해당 구동 시간 또는 해당 구동 사이클로부터 상기 회로 영역의 발열량 또는 온도를 추정하는 것을 특징으로 하는 적층형 반도체 장치.
  20. 청구항 18에 있어서,
    동일 기능을 가지는 복수의 상기 회로 영역을 구비하고 있고,
    상기 제어 회로는, 동일 기능을 가지는 복수의 상기 회로 영역 중의 구동된 상기 회로 영역의 발열량 또는 온도가 문턱값을 초과한 경우에, 해당 회로 영역과 동일 기능을 가지는 다른 상기 회로 영역으로 구동을 전환하는 것을 특징으로 하는 적층형 반도체 장치.
  21. 청구항 17에 있어서,
    상기 회로 영역으로부터 발해진 열을 방열하는 방열부를 구비하는 동시에, 동일 기능을 가지는 복수의 상기 회로 영역을 구비하고 있고,
    상기 제어 회로는, 동일 기능을 가지는 복수의 상기 회로 영역 중에서 상기 방열부와의 사이에 있어서의 열 저항이 작은 것일수록 구동 시간을 많게 하는 것을 특징으로 하는 적층형 반도체 장치.
  22. 청구항 17에 있어서,
    복수의 상기 회로 영역 중 적어도 하나는, 열 발생용의 더미 회로 영역으로도 사용되는 것을 특징으로 하는 적층형 반도체 장치.
  23. 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서,
    시간적으로 중복하여 구동되는 복수의 상기 회로 영역이, 복수의 상기 반도체 칩의 적어도 하나에 구비되어 있고,
    해당 복수의 회로 영역이, 서로 이간하여 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  24. 청구항 23에 있어서,
    복수의 상기 회로 영역 중 단위 면적당의 발열량이 가장 많은 것이 논리 회로 영역인 것을 특징으로 하는 적층형 반도체 장치.
  25. 청구항 23에 있어서,
    복수의 상기 회로 영역 중 액세스 시간이 보다 많은 것일수록, 단위 면적당의 발열량이 보다 많은 것을 특징으로 하는 적층형 반도체 장치.
  26. 청구항 23에 있어서,
    복수의 상기 반도체 칩의 사이에는, 상기 반도체 칩끼리의 결합을 보강하는 보강재, 또는, 상기 반도체끼리를 전기적으로 접속하는 중계 기판이 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  27. 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서,
    시간적으로 중복하여 구동되는 복수의 상기 회로 영역이, 복수의 상기 반도체 칩의 적어도 하나에 서로 접하여 배치되어 있고,
    해당 복수의 회로 영역은, 적어도 일부가 서로의 계면을 따라서 서로 어긋나도록 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  28. 청구항 27에 있어서,
    복수의 상기 회로 영역 중 단위 면적당의 발열량이 가장 많은 것이 논리 회로 영역인 것을 특징으로 하는 적층형 반도체 장치.
  29. 청구항 27에 있어서,
    복수의 상기 회로 영역 중의 액세스 시간이 보다 많은 것일수록, 단위 면적당의 발열량이 보다 많은 것을 특징으로 하는 적층형 반도체 장치.
  30. 청구항 27에 있어서,
    복수의 상기 반도체 칩의 사이에는, 상기 반도체 칩끼리의 결합을 보강하는 보강재, 또는, 상기 반도체끼리를 전기적으로 접속하는 중계 기판이 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  31. 청구항 27에 있어서,
    해당 복수의 회로 영역은 각부를 가지며, 상기 각부에 있어서 서로 접촉하도록 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  32. 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서,
    복수의 상기 반도체 칩 중의 하나인 제1 반도체 칩은, 구동되는 제1 회로 영역을 구비하고,
    복수의 상기 반도체 칩 중의 하나이며, 상기 제1 반도체 칩에 접하여 배치된 제2 반도체 칩은, 상기 제1 회로 영역과 시간적으로 중복하여 구동되는 제2의 회로 영역을 구비하며,
    상기 제1 회로 영역과 상기 제2 회로 영역이, 서로 이간하여 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  33. 청구항 32에 있어서,
    복수의 상기 회로 영역 중 단위 면적당의 발열량이 가장 많은 것이 논리 회로 영역인 것을 특징으로 하는 적층형 반도체 장치.
  34. 청구항 32에 있어서,
    복수의 상기 회로 영역 중 액세스 시간이 보다 많은 것일수록, 단위 면적당의 발열량이 보다 많은 것을 특징으로 하는 적층형 반도체 장치.
  35. 청구항 32에 있어서,
    복수의 상기 반도체 칩의 사이에는, 상기 반도체 칩끼리의 결합을 보강하는 보강재, 또는, 상기 반도체끼리를 전기적으로 접속하는 중계 기판이 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  36. 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서,
    복수의 상기 반도체 칩 중의 하나인 제1 반도체 칩은, 구동되는 제1 회로 영역을 구비하고,
    복수의 상기 반도체 칩 중의 하나이며, 상기 제1 반도체 칩에 접하여 배치된 제2 반도체 칩은, 상기 제1 회로 영역과 시간적으로 중복하여 구동되는 제2 회로 영역을 구비하며,
    상기 제1 회로 영역 및 상기 제2 회로 영역은, 적어도 일부가 서로의 계면을 따라서 서로 어긋나도록 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  37. 청구항 36에 있어서,
    복수의 상기 회로 영역 중 단위 면적당의 발열량이 가장 많은 것이 논리 회로 영역인 것을 특징으로 하는 적층형 반도체 장치.
  38. 청구항 36에 있어서,
    복수의 상기 회로 영역 중 액세스 시간이 보다 많은 것일수록, 단위 면적당의 발열량이 보다 많은 것을 특징으로 하는 적층형 반도체 장치.
  39. 청구항 36에 있어서,
    복수의 상기 반도체 칩의 사이에는, 상기 반도체 칩끼리의 결합을 보강하는 보강재, 또는, 상기 반도체끼리를 전기적으로 접속하는 중계 기판이 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  40. 청구항 36에 있어서,
    상기 제1 회로 영역 및 상기 제2 회로 영역은 각부를 가지며, 상기 각부에 있어서 서로 접촉하도록 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  41. 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치로서,
    복수의 상기 반도체 칩 중의 하나인 제1 반도체 칩은, 구동되는 제1 회로 영역을 구비하고,
    복수의 상기 반도체 칩 중의 하나인 제2 반도체 칩은, 상기 제1 회로 영역과 칩 적층 방향으로 겹쳐서 배치되고 상기 제1 회로 영역과 시간적으로 중복하여 구동되는 제2 회로 영역을 구비하며,
    상기 제1 회로 영역과 상기 제2 회로 영역과의 사이에 배치된 비발열 영역을 구비하는 것을 특징으로 하는 적층형 반도체 장치.
  42. 청구항 41에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩과의 사이에 배치되고, 상기 제1 반도체 칩과 상기 제2 반도체 칩과의 결합을 보강하는 보강재를 구비하며,
    상기 비발열 영역은, 상기 보강재에 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  43. 청구항 41에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩과의 사이에 배치되고, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 접속하는 중계 기판을 구비하고,
    상기 비발열 영역은, 상기 중계 기판에 배치되는 것을 특징으로 하는 적층형 반도체 장치.
  44. 청구항 41에 있어서,
    복수의 상기 회로 영역 중 단위 면적당의 발열량이 가장 많은 것이 논리 회로 영역인 것을 특징으로 하는 적층형 반도체 장치.
  45. 청구항 41에 있어서,
    복수의 상기 회로 영역 중 액세스 시간이 보다 많은 것일수록, 단위 면적당의 발열량이 보다 많은 것을 특징으로 하는 적층형 반도체 장치.
  46. 복수의 반도체 칩이 적층되고, 이 반도체 칩의 각각이 적어도 하나의 회로 영역을 가지는 적층형 반도체 장치의 제어 방법으로서,
    상기 회로 영역의 구동에 수반하여 상기 회로 영역으로부터 발해진 열이 분산되도록, 상기 회로 영역의 구동을 제어하는 것을 특징으로 하는 적층형 반도체 장치의 제어 방법.
  47. 청구항 46에 있어서,
    구동된 상기 회로 영역의 발열량 또는 온도를 추정하고, 상기 회로 영역의 구동을 제어 하는 것을 특징으로 하는 적층형 반도체 장치의 제어 방법.
  48. 청구항 47에 있어서,
    상기 회로 영역의 구동 시간 또는 구동 사이클을 감시하고, 해당 구동 시간 또는 해당 구동 사이클로부터 상기 회로 영역의 발열량 또는 온도를 추정하는 것을 특징으로 하는 적층형 반도체 장치의 제어 방법.
  49. 청구항 47에 있어서,
    동일 기능을 가지는 복수의 상기 회로 영역이 구비되어 있는 경우에, 동일 기능을 가지는 복수의 상기 회로 영역 중의 구동된 상기 회로 영역의 발열량 또는 온도가 문턱값을 초과하면, 해당 회로 영역과 동일 기능을 가지는 다른 회로 영역으로 구동을 전환하는 것을 특징으로 하는 적층형 반도체 장치의 제어 방법.
  50. 청구항 46에 있어서,
    상기 회로 영역으로부터 발해진 열을 방열하는 방열부가 구비되어 있는 동시에, 동일 기능을 가지는 복수의 상기 회로 영역이 구비되어 있는 경우에, 동일 기능을 가지는 복수의 상기 회로 영역 중 상기 방열부와의 사이에 있어서의 열 저항이 작은 것일수록 구동 시간을 많게 하는 것을 특징으로 하는 적층형 반도체 장치의 제어 방법.
  51. 청구항 46에 있어서,
    복수의 상기 회로 영역 중의 적어도 하나를, 열 발생용의 더미 회로 영역으로도 사용하는 것을 특징으로 하는 적층형 반도체 장치의 제어 방법.
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