CN1490874A - 叠层式半导体器件 - Google Patents

叠层式半导体器件 Download PDF

Info

Publication number
CN1490874A
CN1490874A CNA031600840A CN03160084A CN1490874A CN 1490874 A CN1490874 A CN 1490874A CN A031600840 A CNA031600840 A CN A031600840A CN 03160084 A CN03160084 A CN 03160084A CN 1490874 A CN1490874 A CN 1490874A
Authority
CN
China
Prior art keywords
circuit
semiconductor device
chip
circuit block
defective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA031600840A
Other languages
English (en)
Inventor
β
松尾美惠
依田孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1490874A publication Critical patent/CN1490874A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明是将规定的半导体集成电路芯片和至少1个以上半导体集成电路芯片叠层的叠层式半导体器件，所述至少1个以上的半导体集成电路芯片包括由多个电路块构成的组，所述规定的半导体集成电路芯片具备所述组中包括不合格电路块的场合存储表示该不合格电路块的不合格信息的存储部，和置换所述不合格电路块的置换电路部。

Description

叠层式半导体器件
技术领域
本发明是关于一种多个半导体集成电路芯片叠层的叠层式半导体器件(stacked type semiconductor device)。
背景技术
对应于电子设备小型化的要求，提出将多个半导体集成电路芯片(LSI芯片)叠层(stack)的叠层式半导体器件(多芯片器件)。
制作叠层式半导体器件的场合，对各芯片分别进行工作测试，只筛选正常的芯片叠层的方法被考虑。不过，为了对各个芯片进行测试，关系到测试上花费时间和功夫的增大，发生成本上升和交货期迟延这样的问题。
针对这个问题，也可以考虑，不进行对各芯片的分别测试而叠层芯片，叠层后进行模块整体测试的方法。不过，即使叠层后的芯片中只要一个是不合格芯片，作为模块整体也就成了不合格。所以，结果来说成品率低下，造成导致成本上升的这种问题。并且，也可以考虑对每个芯片设置备用电路(redundancy circuit)，然而因为对各芯片设置多余的电路，依然关系到成本的上升。
所以，以往是可在叠层芯片的状态下进行测试，但是难以获得能防止成品率低下和多余电路增大的叠层式半导体器件。
作为公知技术，日本专利第2760188号中，公开了一个芯片具有多个功能块，以其它芯片置换不合格块的这一技术。具体点，可以说是对每个功能块预先制作与各功能块镜对称的芯片，在不合格功能块上叠层镜对称的芯片。不过，叠层镜对称芯片以前，需要预先进行测试，关系到时间和功夫的增加。并且，必须制作与每个功能块镜对称芯片，这也关系到时间和功夫的增加。
特开平2000-349229号公报中，公开了地址空间的一部分组合没有正常功能的不合格芯片(Partial Chip)，构成叠层式DRAM的技术。不过，叠层以前需要预先进行是否不合格芯片的测试，也关系到时间和花功夫的增加。
特开平5-283606号公报里，公开了在叠层多个DRAM芯片的半导体器件中，在各DRAM芯片上设置备用电路的构成。不过，意味对每个芯片都设置备用电路，空载增多，结果，关系到成本上升。
这样，虽然提出叠层多个半导体集成电路芯片的叠层式半导体器件，但是以往，是难以获得能在叠层芯片的状态下进行测试，而且防止成品率低下和多余电路增大的叠层式半导体器件。
发明内容
本发明的一个目的，是规定的半导体集成电路芯片和至少1个以上的半导体集成电路芯片叠层的叠层式半导体器件，所述至少1个以上的半导体集成电路芯片，包括由多个电路块构成的组，所述规定的半导体集成电路芯片，具备所述组中包括不合格电路块的场合存储表示该不合格电路块的不合格信息的存储部，和置换所述不合格电路块的置换电路部。
附图说明
图1是模式地表示本发明实施方案的叠层式半导体器件的构成例图。
图2是有关本发明实施方案，表示半导体集成电路芯片(特定芯片)的内部构成例框图。
图3A到图3C是与本发明实施方案有关，分别表示半导体集成电路芯片(非特定芯片)的例图。
图4是与本发明实施方案有关，表示半导体集成电路芯片(非特定芯片)的内部构成例框图。
图5是表示图4中所示输入输出控制部的具体例框图。
图6是与本发明实施方案有关，表示半导体集成电路芯片(特定芯片)的内部构成例框图。
图7是表示本发明实施方案的叠层式半导体器件制造方法流程图。
具体实施方式
以下，参照附图说明本发明的实施方案。
图1是模式地表示本发明实施方案的叠层式半导体器件的构成例图。
本装置是底座基片(封装基片等)10上叠层半导体集成电路芯片20、301和302的器件，其间设置凸点(导电性连接构件)40。半导体集成电路芯片20、301和302各自设有贯通半导体衬底的多个穿通插针(图未示出)。通过这些穿通插针和凸点40，把各芯片电路间电连接起来。另外，为以下说明方便，有时把芯片20叫做特定芯片(规定的芯片)、把芯片301和302叫做非特定芯片。非特定芯片数是1以上，较好是2以上。
以下，参照图2、图3和图4，说明半导体集成电路芯片20、301和302的概况。
图3A～图3C是表示半导体集成电路芯片(非特定芯片)30(与图1的半导体集成电路芯片301或302对应)的例图。
如图所示，芯片30包括电路块31a～31d。图3A是电路块31a～31d中任何一个都由逻辑电路块构成的芯片(逻辑系列芯片)例子。图3B是电路块31a～31d任何一个都由存储电路块构成的芯片(存储器系列芯片)例子。图3C是电路块31a和31b为逻辑电路块，电路块31c和31d为存储电路块构成的芯片(混合芯片)例。另外，逻辑电路块是通过逻辑电路组合，进行规定工作方式的构成，存储电路块是具有按照地址信息选择的存储单元排列的构造。
图3A～图3C中所示的非特定芯片30是可任意组合叠层的。即，象所说的仅逻辑系列芯片、仅存储器系列芯片、仅混合芯片之类，只叠层同种芯片也行、叠层不同种类芯片也行。
在1或2个以上非特定芯片30中包括逻辑电路块和存储电路块双方的场合，有由逻辑电路块构成的组和由存储电路块构成的组。一般，逻辑电路块的组里所包括的电路块是互相不同的电路构成，进行互相不同的电路工作。存储电路块的组里所包括的电路块，也可以是互相不同的电路构成，然而通常变成了互相等效的电路构成(实质上同一的电路构成)。另外，如所述DRAM块和EEPROM块，包括不同种类存储电路块的场合，例如分别在对DRAM块的组和EEPROM块的组中，将各电路块变成互相等效的电路构成。
图2是表示半导体集成电路芯片(特定芯片)20的内部构成例框图。
半导体集成电路芯片20内，包括不合格信息存储部21、置换电路部22和对置换电路部22进行控制等的控制部23。
在芯片301或302上含有不合格电路块的场合，不合格信息存储部21是存储用于表示该不合格电路块的不合格信息的。例如，不合格信息存储部21内，存储不合格电路块的地址信息。并且，不合格电路块不存在的场合，把该信息存入不合格信息存储部21也行。
对不合格信息存储部21而言，例如可使用非易失性(nonvolatile)存储元件。对该非易失性存储元件而言，使用可电写入的也行，但本实施方案中，采用按照外部来的激光束熔断的熔丝。将熔丝部配置在可照射激光束的位置。本例中，如图1所示，在芯片20不与芯片301和302重叠的区域内，配置熔丝部21a。另外，熔丝部21a只要配置在可照射激光束的位置就行，例如最上配置特定芯片20的场合，可在特定芯片20表面要求的位置配置熔丝部21a。
在芯片301或302里含有不合格电路块的场合，为了置换不合格电路块，使用置换电路部22。对逻辑电路块置换用的置换电路部22而言，使用从外部可编程的可编程电路，例如FPGA(field programmable gatearray：现场可编程门阵列)。芯片301或302里含有不合格的逻辑电路块的场合，在置换电路部22，设定(编程)与该不合格逻辑电路块等效的电路。芯片301或302里不含有不合格的逻辑电路块的场合，置换电路部22维持不编程的状态。就存储电路块置换用的置换电路部22来说，在芯片叠层前，预先形成与存储电路块等效电路。
图4是表示半导体集成电路芯片(非特定芯片)30的内部构成例框图。
电路块31a～31d连接到输入输出控制部32。输入输出控制部32接收芯片20内从不合格信息存储部21来的不合格信息，控制电路块31a～31d与芯片20内置换电路部22之间的输入输出关系。即，电路块31a～31d之中含有不合格电路块的场合，应输入不合格电路块的信号，通过输入输出控制部32，送到置换电路部22。并且，从置换电路部22通过输入输出控制部32送出来的信号用作输出信号来代替应从不合格电路块输出的信号。
图5是关于图4所示输入输出控制部32，表示其具体例的框图。
如图5所示，输入输出控制部32具备：设于电路块31a与电路块31a以外电路之间的选择部32a；设于电路块31b与电路块31b以外电路之间的选择部32b；设于电路块31c与电路块31c以外电路之间的选择部32c；设于电路块31d与电路块31d以外电路之间的选择部32d；以及设于选择部32a～32d与芯片20内的置换电路部22之间的选择部32r。给各选择部32a、32b、32c、32d和32r中，输入芯片20内从不合格信息存储部21来的不合格信息作为选择信号。
例如，说明设想电路块31a为不合格的场合。这个场合下，在选择部32a，接收来自不合格信息存储部21的不合格信息，把对电路块31a的输入输出信号Sa1设为非选择状态，把对置换电路部22的输入输出信号Sa2设为选择状态。其结果，应输入电路块31a的信号Sa3，作为信号Sa2通过选择部32r送到置换电路部22。并且，代替本来应从电路块31a输出的信号，由置换电路部22通过选择部32r送出来的信号Sa2，作为输出信号Sa3供给电路块31a以外的电路。对于电路块31a以外的正常电路块31b、31c和31d，分别选择信号Sb1、Sc1和Sd1。另外，在电路块31a～31d都不是不合格的场合，选择部32a～32d选择信号Sa1～Sd1，不进行对置换电路部22的信号收发。
图5中所示输入输出部的构成，对于逻辑电路块和存储电路块，对其输入部、输出部和输入输出部(例如象存储器块的I/O端子输入和输出是共同的)也可以应用。
至于对存储电路块和该存储电路块的置换电路的地址信号输入，也可以采用与图5所示构成不同的构成。图6是表示采用这种构成的场合的，芯片20内构成例框图。
本构成例中，作为电路块(存储电路块)31a～31d的块选择信号，使用地址信号的高位(本例中2位)。地址信号输入非特定芯片，高位和低位，分别用于存储电路块的选择和存储电路块内包括的存储单元的选择，同时也输入到特定芯片20。把表示不合格电路块的地址信息(本例中2位信息)作为不合格信息存入芯片20的不合格信息存储部21。
如由外部供给地址信号，就把地址信号的高位(2位)送到图2所示控制部23所包括的选择部24。地址信号的高位当与存入不合格信息存储部21的不合格电路块的地址符合的场合，即把用于存取不合格电路块的存取信息送来的场合，通过选择部24选择置换电路部22。向置换电路部22输入地址信号的低位。所以，选择与由置换电路部22指定地址对应的存储单元，对选定的存储单元进行数据的写入或读出。置换电路部22的输入输出部，连接到图4中所示的输入输出控制部32，通过输入输出控制部32进行数据的收发。
这样在上述的例中，其高位用于存储电路块选择的地址信号，除非特定芯片外也供给特定芯片。由于使用这样的构成，对地址信号输入，也可以不设置如图5所示那种的电路。另外，与地址信号不同关于输入选择存储电路块的块选择信号的场合，对地址信号输入和块选择信号输入，也可以采用不设置图5所示那种电路的构成。
接着，参照图7所示的流程图，说明本实施方案的叠层式半导体器件制造方法。另外，这里，对设想叠层式半导体器件内包括逻辑电路块和存储电路块双方的场合进行说明。
首先，在底座基片上叠层各半导体集成电路芯片(S1)。接着，芯片叠层的状态下进行整个模块的测试(S2)。其次，根据测试结果，判断不合格的有无(S3)。无不合格的场合，向后述的最终测试转移。有不合格的场合，把不合格信息写入不合格信息存储部21(S4)。其次，判断不合格是不是逻辑电路块的不合格(S5)。不是逻辑电路块不合格的场合，即是存储电路块不合格的场合，向后述的最终测试转移。是逻辑电路块不合格的场合，把与不合格逻辑电路块等效的电路设定为置换电路部22。例如，在置换电路部22使用FPGA的场合，将与不合格逻辑电路块等效的电路编程为FPGA(S6)。然后，进行最终测试，判定整个模块最终是否良好(S7)。
如以上，按照本实施方案，在规定的芯片(特定芯片)上，设置存储用于存储特定其它芯片(非特定芯片)的不合格电路块不合格信息的存储部，和用于置换不合格电路块的置换电路部。因此，把芯片叠层以后，进行整个模块的测试，测出不合格电路块的场合，可以通过使用置换电路部，挽救不合格电路块。所以，能够减低测试花费的时间和功夫，同时可提高整个模块的成品率。并且，因为可在用多个电路块共用设于规定芯片上的置换电路部，能够把置换用的电路降低到最小限度。因此，能够得到防止交货期迟延和成本上升很优良的叠层式半导体器件。
另外的优点和改进，对本领域普通技术人员将是显而易见。因此，本发明概括起来说并不限于这里表示和描述的具体细节和表现的各实施方案。所以，应该能够作各种各样的修改而不脱离由附属技术方案及其等同物所限定的本发明总构思的精神或范围内。

Claims (20)

1.一种叠层式半导体器件，是由规定的半导体集成电路芯片和至少1个或1个以上的半导体集成电路芯片叠层的叠层式半导体器件，其特征是：
所述至少1个或1个以上的半导体集成电路芯片包括，由多个电路块构成的组，
所述规定的半导体集成电路芯片具备，所述组中包括不合格电路块的场合存储表示该不合格电路块的不合格信息的存储部，和置换所述不合格电路块的置换电路部。
2.按照权利要求1所述的叠层式半导体器件，其中：
所述组内包括的电路块是逻辑电路块。
3.按照权利要求2所述的叠层式半导体器件，其中：
所述置换电路部具有与所述不合格电路块等效的电路。
4.按照权利要求3所述的叠层式半导体器件，其中：
与所述不合格电路块等效的电路，是所述规定的半导体集成电路芯片和所述至少1个或1个以上的半导体集成电路芯片叠层以后制成的。
5.按照权利要求2所述的叠层式半导体器件，其中：
所述置换电路部具有可制成分别与所述组内包括的电路块等效的电路构成。
6.按照权利要求1所述的叠层式半导体器件，其中：
所述组内包括的电路块是存储电路块。
7.按照权利要求6所述的叠层式半导体器件，其中：
所述组内包括的电路块具有互相等效的电路。
8.按照权利要求7所述的叠层式半导体器件，其中：
所述置换电路部具有与所述组内包括的电路块等效的电路。
9.按照权利要求6所述的叠层式半导体器件，其中：
所述规定的半导体集成电路芯片还具备接收用于存取所述不合格电路块的存取信息，选择所述置换电路部的选择部。
10.按照权利要求9所述的叠层式半导体器件，其中：
所述选择部，按照所述至少1个或1个以上半导体集成电路芯片所输入的地址信号的高位和存入所述存储部的不合格信息，选择上述置换电路部。
11.按照权利要求10所述的叠层式半导体器件，其中：
用所述地址信号的低位，选择所述存储电路块内的存储单元。
12.按照权利要求11所述的叠层式半导体器件，其中：
所述地址信号的低位也输入到所述规定半导体集成电路芯片的所述置换电路部。
13.按照权利要求1所述的叠层式半导体器件，其中：
所述至少1个中1个以上的半导体集成电路芯片包括，接收所述不合格信息控制所述组内包括的电路块与所述置换电路部之间的输入输出关系的输入输出控制部。
14.按照权利要求1所述的叠层式半导体器件，其中：
所述至少1个或1个以上半导体集成电路芯片包括接收所述不合格信息，选择所述置换电路部的选择部。
15.按照权利要求1所述的叠层式半导体器件，其中：
所述存储部是所述规定的半导体集成电路芯片和所述至少1个或1个以上半导体集成电路芯片叠层以后，存储所述不合格信息。
16.按照权利要求1所述的叠层式半导体器件，其中：
所述存储部是所述组中不包含不合格电路块的场合，存储表示所述组中不含有不合格电路块的信息。
17.按照权利要求1所述的叠层式半导体器件，其中：
所述存储部包括熔丝部，将该熔丝部配置在从外部来的能量束可照射的规定位置。
18.按照权利要求17所述的叠层式半导体器件，其中：
所述规定位置位于所述规定的半导体集成电路芯片与所述至少1个或1个以上的半导体集成电路芯片不重叠的区域内。
19.按照权利要求1所述的叠层式半导体器件，其中：
所述至少1个或1个以上的半导体集成电路芯片包括至少2个或2个以上的半导体集成电路芯片。
20.按照权利要求19所述的叠层式半导体器件，其中：
所述至少2个或2个以上的半导体集成电路芯片，可分别使用所述置换电路部。
CNA031600840A 2002-09-30 2003-09-26 叠层式半导体器件 Pending CN1490874A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002286515A JP3828473B2 (ja) 2002-09-30 2002-09-30 積層型半導体装置及びその製造方法
JP286515/2002 2002-09-30

Publications (1)

Publication Number Publication Date
CN1490874A true CN1490874A (zh) 2004-04-21

Family

ID=32279546

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA031600840A Pending CN1490874A (zh) 2002-09-30 2003-09-26 叠层式半导体器件

Country Status (4)

Country Link
US (1) US6812557B2 (zh)
JP (1) JP3828473B2 (zh)
CN (1) CN1490874A (zh)
TW (1) TWI230395B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102427074A (zh) * 2007-07-27 2012-04-25 株式会社尼康 层叠型半导体器件

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6780696B1 (en) * 2000-09-12 2004-08-24 Alien Technology Corporation Method and apparatus for self-assembly of functional blocks on a substrate facilitated by electrode pairs
US7056810B2 (en) * 2002-12-18 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance
US7287177B2 (en) * 2003-12-04 2007-10-23 International Business Machines Corporation Digital reliability monitor having autonomic repair and notification capability
US20050144524A1 (en) * 2003-12-04 2005-06-30 International Business Machines Corporation Digital reliability monitor having autonomic repair and notification capability
US7078792B2 (en) * 2004-04-30 2006-07-18 Atmel Corporation Universal interconnect die
US8074082B2 (en) * 2004-10-08 2011-12-06 Aprolase Development Co., Llc Anti-tamper module
EP1840964A1 (en) * 2006-03-31 2007-10-03 Irvine Sensors Corp. Semiconductor device with protected access
DE102007007566B4 (de) * 2007-02-15 2012-08-23 Qimonda Ag Halbleiter-Bauelement-System, Speichermodul und Verfahren zum Betreiben eines Halbleiter-Bauelement-Systems
US8679861B2 (en) 2007-11-29 2014-03-25 International Business Machines Corporation Semiconductor chip repair by stacking of a base semiconductor chip and a repair semiconductor chip
US8597960B2 (en) 2008-03-04 2013-12-03 International Business Machines Corporation Semiconductor chip stacking for redundancy and yield improvement
US8384417B2 (en) * 2008-09-10 2013-02-26 Qualcomm Incorporated Systems and methods utilizing redundancy in semiconductor chip interconnects
JP2010080801A (ja) * 2008-09-29 2010-04-08 Hitachi Ltd 半導体装置
KR101013565B1 (ko) 2009-06-29 2011-02-14 주식회사 하이닉스반도체 적층 반도체 패키지
US8063654B2 (en) * 2009-07-17 2011-11-22 Xilinx, Inc. Apparatus and method for testing of stacked die structure
JP2014071932A (ja) * 2012-10-01 2014-04-21 Toppan Printing Co Ltd マルチチップメモリモジュール
GB2511087A (en) * 2013-02-22 2014-08-27 Ibm System for electrical testing and manufacturing a 3D chip stack and method
US9170296B2 (en) 2013-08-06 2015-10-27 Globalfoundries U.S.2 Llc Semiconductor device defect monitoring using a plurality of temperature sensing devices in an adjacent semiconductor device
WO2017126014A1 (ja) * 2016-01-18 2017-07-27 ウルトラメモリ株式会社 積層型半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1487945A (en) * 1974-11-20 1977-10-05 Ibm Semiconductor integrated circuit devices
JPS61111561A (ja) * 1984-10-05 1986-05-29 Fujitsu Ltd 半導体装置
US4954875A (en) * 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
JP2760188B2 (ja) 1991-11-08 1998-05-28 日本電気株式会社 半導体集積回路
JPH05283606A (ja) 1992-04-03 1993-10-29 Hitachi Ltd 半導体装置
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US5698895A (en) * 1994-06-23 1997-12-16 Cubic Memory, Inc. Silicon segment programming method and apparatus
US6486528B1 (en) * 1994-06-23 2002-11-26 Vertical Circuits, Inc. Silicon segment programming apparatus and three terminal fuse configuration
JP2001102479A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
JP3249805B2 (ja) 2000-01-01 2002-01-21 株式会社日立製作所 半導体装置
JP3779524B2 (ja) 2000-04-20 2006-05-31 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6353264B1 (en) * 2000-07-18 2002-03-05 Trw Inc. Pseudomonolithic wafer scale module
JP2002110865A (ja) 2000-09-27 2002-04-12 Toshiba Corp 回路装置
JP2002305286A (ja) * 2001-02-01 2002-10-18 Mitsubishi Electric Corp 半導体モジュールおよび電子部品
US6737738B2 (en) * 2002-07-16 2004-05-18 Kingston Technology Corporation Multi-level package for a memory module

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102427074A (zh) * 2007-07-27 2012-04-25 株式会社尼康 层叠型半导体器件
CN101836294B (zh) * 2007-07-27 2013-04-24 株式会社尼康 层叠型半导体器件
CN103219326A (zh) * 2007-07-27 2013-07-24 株式会社尼康 层叠型半导体器件
CN102427074B (zh) * 2007-07-27 2016-08-31 株式会社尼康 层叠型半导体器件
CN103219326B (zh) * 2007-07-27 2016-12-28 株式会社尼康 层叠型半导体器件

Also Published As

Publication number Publication date
JP3828473B2 (ja) 2006-10-04
TW200411721A (en) 2004-07-01
US20040129939A1 (en) 2004-07-08
US6812557B2 (en) 2004-11-02
TWI230395B (en) 2005-04-01
JP2004128014A (ja) 2004-04-22

Similar Documents

Publication Publication Date Title
CN1490874A (zh) 叠层式半导体器件
US10580493B2 (en) Nonvolatile semiconductor memory device with a plurality of memory blocks and a shared block decoder
US7755947B2 (en) Nonvolatile semiconductor memory
US10929024B2 (en) Solid state drive devices and storage systems having the same
US8040745B2 (en) Stacked memory and fuse chip
US6591394B2 (en) Three-dimensional memory array and method for storing data bits and ECC bits therein
KR100506105B1 (ko) 적층형 반도체 장치
CN101641747B (zh) 半导体存储器装置
JP2001307057A (ja) マルチチップ半導体装置及びメモリカード
US20070206419A1 (en) Nonvolatile semiconductor memory device
US20010050871A1 (en) Semiconductor memory integrated circuit
US4937790A (en) Semiconductor memory device
US6288930B1 (en) Semiconductor memory device
CN1710663A (zh) 铁电存储装置及电子设备
JP3559415B2 (ja) 半導体記憶装置
KR20010078141A (ko) 반도체 기억장치
US20030185086A1 (en) Semiconductor memory device including ferroelectric memory formed using ferroelectric capacitor
CN116844615A (zh) 一种半导体结构和存储器
JP2012038971A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication