JP3249805B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
主に２つのメモリチップを用いて記憶容量の増大を実現
するものに利用して特に有効な技術に関するものであ
る。
【０００２】
【従来の技術】ダイナミック型メモリセルが格子状に配
置されてなるメモリアレイを基本構成とするＤＲＡＭチ
ップがあり、このようなＤＲＡＭチップを基本構成とす
るＤＲＡＭパッケージがある。従来のＤＲＡＭパッケー
ジは、通常、１個のＤＲＡＭチップを搭載し、そのボン
ディングパッドは、ワイヤボンディングにより、外部端
子と一体化されたリードフレームの対応するリードと接
続される。
【０００３】１個のＤＲＡＭチップを搭載するＤＲＡＭ
パッケージについては、例えば、特願平１−６５８３８
号等に記載されている。
【０００４】
【発明が解決しようとする課題】近年、ＤＲＡＭチップ
の高集積化及び大容量化は著しく、そのチップ面積は増
大の一途である。このため、ＤＲＡＭチップを搭載する
ＤＲＡＭパッケージも次第に大型化される傾向にあり、
これによってＤＲＡＭパッケージからなるメモリシステ
ム等の実装効率が思うように改善されないという問題が
生じた。
【０００５】これに対処するため、例えば図６５なしい
図６７に示されるように、複数のサブチップ（この明細
書では、１個のパッケージが複数の半導体チップによっ
て構成されるとき、このパッケージを構成する複数の半
導体チップのそれぞれをサブチップと称する）を１個の
パッケージに搭載するいくつかの方法が提案されてい
る。すなわち、図６５では、セラミック等からなる配線
基板７Ａの表面に、複数個のサブチップ１Ｅ〜１Ｉが搭
載される。また、図６６では、リードフレーム３の上
に、まず比較的大きなサブチップ１Ｊが搭載され、この
サブチップ１Ｊの上に、比較的小さな２個のサブチップ
１Ｋ及び１Ｌが対向すべく搭載される。サブチップ１Ｊ
ならびに１Ｋ及び１Ｌの対応するパッドは、ハンダバン
プ１０を介して互いに結合され、さらにサブチップ１Ｊ
に設けられたボンディングパッドが、ボンディングワイ
ヤ５を介して対応する外部端子すなわちアウターリード
３Ｂと結合される。一方、図６７では、まずサブチップ
１Ｎが配線基板７Ｂ上にダイボンドされ、サブチップ１
Ｎ上に設けられたパッドが、ボンディングワイヤ８を介
して配線基板７Ｂの対応するメタライズ部１１にボンデ
ィングされる。そして、サブチップ１Ｎがモールド樹脂
９により被覆され、その表面が平らに整形された後、サ
ブチップ１Ｍが積み重ねて搭載される。
【０００６】なお、図６６及び図６７のチップ搭載方式
については、それぞれ特開昭６１−２８４９５１号及び
特開昭６２−２８３６３４号公報に記載されている。
【０００７】ところが、半導体チップの高集積化及び大
容量化が進むにしたがって、上記のようなチップ搭載方
法にも次のような問題点があることが、本願発明者等に
よって明らかとなった。すなわち、図６５の場合、複数
のサブチップ１Ｅ〜１Ｉが同一平面上に搭載されるた
め、搭載する半導体チップの数に応じて配線基板７Ａの
面積が増大し、パッケージサイズも大型化する。一方、
図６６の場合、下に搭載されるサブチップ１Ｊは、ボン
ディングワイヤ５を引き出すためのパッド分だけ上のサ
ブチップ１Ｋ及び１Ｌより大きくなくてはならず、例え
ばＤＲＡＭチップ等のように、同じ製造プロセスで形成
された同一サイズのサブチップを使ってパッケージを構
成することができない。また、図６７の場合、特に下側
のサブチップ１Ｎの放熱が阻害されるとともに、配線基
板７Ｂを必要とするためにパッケージサイズの縮小化が
制限される。さらに、いずれの場合も、例えばリードフ
レームに直接的にワイヤボンディングする従来のパッケ
ージ方法に比較して、製造工程が複雑化し、製品歩留ま
りが低下するという問題が生じる。
【０００８】この発明の目的は、簡単な構成で記憶容量
の増大を実現した半導体装置を提供することにある。こ
の発明の前記ならびにその他の目的と新規な特徴は、こ
の明細書の記述及び添付図面から明らかになるであろ
う。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、同一の構成にされた第１と第
２のメモリチップの各々に対応して第１のリードと第２
のリードを設け、かかる第１と第２のリードのうちアド
レス端子及び制御端子の対応するもの同士を上下に重ね
合わせて共通接続し、データ入出力端子をそれぞれ独立
に分離させた状態で上記第１と第２のメモリチップを１
つのパッケージに収納する。
【００１０】上記手段によれば、２つメモリチップを用
いて２倍の記憶容量を持つ半導体装置を簡単に得ること
ができる。
【００１１】
【実施例】１．ダブルチップパッケージ方式による１２
８メガＤＲＡＭパッケージ １．１．ＤＲＡＭパッケージの概要 図１には、この発明が適用されたいわゆる１２８メガ
（この明細書では、１メガをもって２の２０乗とする）
ＤＲＡＭパッケージの一実施例のブロック図が示され、
図２には、その一実施例のタイミング図が示されてい
る。これらの図をもとに、まずこの実施例のＤＲＡＭパ
ッケージの概要とそのチップ選択方式について説明す
る。なお、この明細書では、本発明によるチップ搭載方
式をダブルチップパッケージ方式と称する。ダブルチッ
プパッケージ方式による具体的なチップ搭載方法とその
特徴にについては、『１．４．ＤＲＡＭパッケージのパ
ッケージ形態』を参照されたい。
【００１２】１．１．１．ブロック構成 この実施例のＤＲＡＭパッケージ（１）は、図１に示さ
れるように、２個のＤＲＡＭサブチップＡ（１Ａ）及び
Ｂ（１Ｂ）を含む。これらのサブチップは、それぞれい
わゆる６４メガの記憶容量を有し、書き込みデータ及び
読み出しデータは、データ入力端子Ｄｉｎ又はデータ出
力端子Ｄｏｕｔを介してそれぞれ１ビット単位で入力又
は出力される。一方、サブチップＡ及びＢは、いわゆる
アドレスマルチプレクス方式を採り、そのアドレス空間
は、１３個のアドレス入力端子Ａ０〜Ａ１２を介して時
分割的に供給される１３ビットのＸアドレス信号（ロウ
アドレス信号）Ｘ０〜Ｘ１２ならびにＹアドレス信号
（カラムアドレス信号）Ｙ０〜Ｙ１２に従ってそれぞれ
択一的に指定される。サブチップＡ及びＢのデータ入力
パッドＤｉｎ及びデータ出力パッドＤｏｕｔは、ＤＲＡ
Ｍパッケージのデータ入力端子Ｄｉｎ及びデータ出力端
子Ｄｏｕｔにそれぞれ共通結合され、アドレス入力パッ
ドＡ０〜Ａ１３は、ＤＲＡＭパッケージのアドレス入力
端子Ａ０〜Ａ１３にそれぞれ共通結合される。
【００１３】ＤＲＡＭサブチップＡ及びＢには、さら
に、外部端子ＲＡＳＢ及びＣＡＳＢならびにＷＥＢから
対応するボンディングパッドを介して、起動制御信号と
なるロウアドレスストローブ信号ＲＡＳＢ（ここで、そ
れが有効とされるとき選択的にロウレベルとされるいわ
ゆる反転信号又は反転信号線については、その名称の末
尾にＢを付して表す。以下同様）及びカラムアドレスス
トローブ信号ＣＡＳＢならびにライトイネーブル信号Ｗ
ＥＢが供給される。また、アドレス入力端子Ａ１３から
対応するボンディングパッドを介してチップ選択信号と
なるＸアドレス信号Ｘ１３が供給されるとともに、２個
の外部端子ＶＣＣ１及びＶＣＣ２から対応するボンディ
ングパッドＶＣＣ１及びＶＣＣ２を介して外部電源電圧
ＶＣＣが供給され、外部端子ＶＳＳ１及びＶＳＳ２から
対応するボンディングパッドＶＳＳ１及びＶＳＳ２を介
して回路の接地電位が供給される。なお、外部電源電圧
ＶＣＣは、＋５Ｖのような正の電源電圧とされ、後述す
るように、サブチップＡ及びＢの降圧部により降圧され
た後、各サブチップの動作電源電圧となる。
【００１４】１．１．２．チップ選択方式 サブチップＡ及びＢは、ロウアドレスストローブ信号Ｒ
ＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢがロ
ウレベルとされることによって選択的に選択状態とさ
れ、ライトイネーブル信号ＷＥＢの論理レベルによって
その動作モードが設定される。アドレス入力端子Ａ０〜
Ａ１２には、図２に示されるように、ロウアドレススト
ローブ信号ＲＡＳＢの立ち下がりに同期してＸアドレス
信号Ｘ０〜Ｘ１２が供給され、カラムアドレスストロー
ブ信号ＣＡＳＢの立ち下がりに同期してＹアドレス信号
Ｙ０〜Ｙ１２が供給される。
【００１５】この実施例において、サブチップＡ及びＢ
は、さらにチップ選択信号すなわちＸアドレス信号Ｘ１
３の論理レベルに従って、その選択状態が選択的に指定
される。すなわち、Ｘアドレス信号Ｘ１３がロウレベル
とされるとき、ＤＲＡＭパッケージでは、図２に実線で
示されるように、サブチップＡの内部制御信号ＣＳがハ
イレベルとされ、サブチップＡが選択状態とされる。一
方、Ｘアドレス信号Ｘ１３がハイレベルとされると、Ｄ
ＲＡＭパッケージでは、図２に点線で示されるように、
サブチップＢの内部制御信号ＣＳがハイレベルとされ、
サブチップＢが選択状態とされる。これらの結果、６４
メガＤＲＡＭサブチップＡ及びＢは、そのいずれか一方
が択一的に選択状態とされるものとなり、これによって
ＤＲＡＭパッケージは、各サブチップの２倍すなわち１
２８メガ×１ビットの記憶容量を有するものとなる。言
うまでもなく、ＤＲＡＭパッケージとしての消費電力
は、サブチップＡ及びＢが択一的に選択状態とされるこ
とで、これらのサブチップ１個分の消費電力に相当する
比較的小さなものとなる。
【００１６】１．２．ＤＲＡＭサブチップの概要 図３には、図１のＤＲＡＭパッケージを構成する６４メ
ガＤＲＡＭサブチップの一実施例の標準仕様表が示さ
れ、図４には、その一実施例のブロック図が示されてい
る。また、図５には、図４の６４メガＤＲＡＭサブチッ
プの一実施例の基板配置図が示され、図６には、その一
実施例のアドレス割り付け図が示されている。これらの
図をもとに、この実施例のＤＲＡＭパッケージを構成す
る６４メガＤＲＡＭサブチップＡ及びＢの具体的構成と
仕様及びアドレス選択方式ならびに動作の概要について
説明する。なお、サブチップＡ及びＢは基本的に同一の
構成とされるため、この章の説明ではサブチップＡ及び
Ｂを区別しない。
【００１７】１．２．１．標準仕様 この実施例の６４メガＤＲＡＭサブチップは、図３に示
されるように、所定のパッドに対するボンディングが選
択的に実施されることで、６４メガワード×１ビット
（以下、例えば６４メガ×１ビットのように略称する）
及び１６メガ×４ビットならびに８メガ×８ビットの３
種類のビット構成をとりうる。サブチップが６４メガ×
１ビットのビット構成とされるとき、そのアドレス空間
は、前述のように、１３ビットのＸアドレス信号Ｘ０〜
Ｘ１２ならびにＹアドレス信号Ｙ０〜Ｙ１２によって択
一的に指定される。一方、サブチップが１６メガ×４ビ
ットのビット構成とされるとき、そのアドレス空間は、
１３ビットのＸアドレス信号Ｘ０〜Ｘ１２と１１ビット
のＹアドレス信号Ｙ０〜Ｙ１０に従って択一的に指定さ
れる。また、サブチップが８メガ×８ビットのビット構
成とされるとき、そのアドレス空間は、１３ビットのＸ
アドレス信号Ｘ０〜Ｘ１２と１０ビットのＹアドレス信
号Ｙ０〜Ｙ９に従って択一的に指定される。つまり、こ
の実施例の６４メガサブチップでは、ロウアドレス空間
が常に１３ビットのＸアドレス信号によって指定され、
そのリフレッシュサイクルも、６４ｍｓ（ミリセカン
ド：１０００分の１秒）を周期として８キロ（この明細
書では、１キロをもって２の１０乗とする）サイクルに
統一される。
【００１８】次に、６４メガＤＲＡＭサブチップのパッ
ケージ形態は、いわゆるＳＯＪ（Ｓｍａｌｌ Ｏｕｔ−
ｌｉｎｅ Ｊ−ｂｅｎｄ）型パッケージとされ、その外
形寸法は、特に制限されないが、３００ミル×８５０ミ
ル（ここで、ミルは１０００分の１インチを表す）とさ
れる。パッケージには、最大３２個のピンすなわち外部
端子が用意される。サブチップは、前述のように、アド
レスマルチプレクス方式を採り、そのロウアドレス空間
は、ビット構成にかかわらず１３ビットのＸアドレス信
号Ｘ０〜Ｘ１２によって指定される。このため、アドレ
ス入力端子として使用されるピン数は、チップ選択信号
となるＸアドレス信号Ｘ１３を含めて、サブチップのビ
ット構成に関係なく１４個となる。一方、サブチップが
６４メガ×１ビットのビット構成とされるとき、書き込
みデータ及び読み出しデータは、前述のように、データ
入力端子Ｄｉｎ又はデータ出力端子Ｄｏｕｔを介して１
ビット単位で入力又は出力される。ところが、サブチッ
プが１６メガ×４ビット又は８メガ×８ビットのビット
構成とされる場合には、書き込みデータ及び読み出しデ
ータは、共通のデータ入出力端子ＤＩＯ０〜ＤＩＯ３あ
るいはＤＩＯ０〜ＤＩＯ７を介して４又は８ビット単位
で入力又は出力される。このとき、サブチップには、読
み出しデータの出力タイミングを設定するための出力イ
ネーブル信号ＯＥＢが供給され、起動制御信号すなわち
クロックを供給するために供されるピン数は４本とな
る。これらの結果、各サブチップで使用されるピンの合
計数は、６４メガ×１ビットのビット構成において２３
個、１６メガ×４ビットのビット構成において２６個、
８メガ×８ビットのビット構成において３２個となる。
【００１９】さらに、６４メガＤＲＡＭサブチップは、
所定のテストモードを備え、このテストモードにおい
て、同時に読み出される８ビットの記憶データを与えら
れた期待値データと比較照合する並列テスト機能を備え
る。このとき、並列テストの試験結果は、すべての出力
端子又は入出力端子から共通に出力される。一方、サブ
チップは、選択されたワード線に結合される複数のメモ
リセルに記憶データを連続して入力又は出力するための
高速カラムモードすなわちファーストページ（Ｆａｓｔ
Ｐａｇｅ）モード及びスタッチックカラム（Ｓｔａｔ
ｉｃ Ｃｏｌｕｍｎ）モードならびにニブル（Ｎｉｂｂ
ｌｅ）モードを備える。このうち、ニブルモードは、サ
ブチップが６４メガ×１ビットのビット構成とされると
きに有効とされ、最大３２ビットの記憶データを連続し
て入力又は出力する。また、ファーストページモード及
びスタッチックカラムモードは、いずれのビット構成に
おいても有効とされ、最大８キロビットすなわち８１９
２ビットの記憶データを連続して入力又は出力すること
ができる。
【００２０】１．２．２．ブロック構成 この実施例の６４メガＤＲＡＭサブチップは、図４に示
されるように、そのアドレス空間が８キロすなわち８１
９２のロウアドレス及びカラムアドレスからなるメモリ
アレイ２０１をその基本構成とする。このメモリアレイ
は、実質的に同図の垂直方向に平行して配置され各ロウ
アドレスに対応される８１９２本のワード線と、水平方
向に平行して配置され各カラムアドレスに対応される８
１９２組の相補ビット線とを含む。これらのワード線及
び相補ビット線の交点には、８１９２×８１９２すなわ
ち６７１０８８６４つまりいわゆる６４メガ個のダイナ
ミック型メモリセルが格子状に配置される。これによ
り、この実施例のサブチップは、いわゆる６４メガビッ
トの記憶容量を持つものとされる。なお、この実施例の
ＤＲＡＭサブチップにおいて、メモリアレイは、後述す
るように、実際には４個のメモリブロックに分割され、
各メモリブロックは、さらにそれぞれが４個のサブアレ
イからなる４個のマットに分割される。ブロック構成に
関する以下の説明は、メモリアレイを１個とみなして進
められる。
【００２１】メモリアレイ２０１を構成するワード線
は、ワードドライバ２０２を介してＸアドレスデコーダ
２０３に結合される。Ｘアドレスデコーダには、Ｘプリ
デコーダ２０４から所定のプリデコード信号が供給さ
れ、さらにＲＡＳ２系クロック発生部２１０から内部制
御信号ＸＤＧが供給される。Ｘプリデコーダには、Ｘア
ドレスバッファ２０５から内部アドレス信号ＢＸ０〜Ｂ
Ｘ１２が供給され、Ｘアドレス信号Ｘ１３をもとに形成
される内部制御信号ＣＳが供給される。さらに、Ｘアド
レスバッファには、アドレス入力パッドＡ０〜Ａ１３を
介してＸアドレス信号Ｘ０〜Ｘ１３が時分割的に供給さ
れ、モード設定部２２３から内部制御信号ＴＣＤ及びＣ
ＳＡが供給される。
【００２２】Ｘアドレスバッファ２０５は、アドレス入
力パッドＡ０〜Ａ１３を介して時分割的に供給されるＸ
アドレス信号Ｘ０〜Ｘ１３を取り込み、これをもとに内
部アドレス信号ＢＸ０〜ＢＸ１２ならびに内部制御信号
ＣＳを形成する。このうち、内部制御信号ＣＳはＸプリ
デコーダ２０４，ＲＡＳ２系クロック発生部２１０，ラ
イトアンプ２１８及びデータ出力バッファ２２１に供給
され、これらのブロックを選択的に動作状態とするため
のいわゆるチップ選択信号として用いられる。この実施
例において、内部制御信号ＣＳがハイレベルとされる論
理条件は、後述するように、内部制御信号ＣＳＡ及びＴ
ＣＤつまりはパッドＦ１〜Ｆ３ならびにＴＣに対するボ
ンディングが選択的に実施されることで、選択的に切り
換えられる。なお、これらのボンディングオプションに
ついては、『１．５．ＤＲＡＭサブチップのボンディン
グオプション』を参照されたい。
【００２３】Ｘプリデコーダ２０４は、Ｘアドレスバッ
ファ２０５から供給される内部アドレス信号ＢＸ０〜Ｂ
Ｘ１２を２ビット又は３ビットずつ組み合わせてデコー
ドすることで、所定のプリデコード信号を形成する。こ
れらのプリデコード信号は、Ｘアドレスデコーダ２０３
に供給されるとともに、その一部は、メモリブロックや
マットならびにサブアレイを選択的に活性化するために
供される。この実施例において、Ｘプリデコーダ２０４
は、Ｘアドレスバッファから供給される内部制御信号Ｃ
Ｓに従って選択的に動作状態とされる。これにより、サ
ブチップが非選択状態とされるときの無駄な動作電流が
削減され、ＤＲＡＭパッケージとしての低消費電力化が
推進される。
【００２４】Ｘアドレスデコーダ２０３は、Ｘプリデコ
ーダ２０４から供給されるプリデコード信号を組み合わ
せることにより、メモリアレイの対応するワード線を択
一的に選択するための選択信号を形成する。これらの選
択信号は、ワードドライバ２０２を介してメモリアレイ
の対応するワード線に伝達され、これによって対応する
ワード線が所定の選択レベルとされる。周知のように、
ワード線が選択レベルとされることで、このワード線に
結合される８１９２個のメモリセルが一斉に選択状態と
され、その保持データが対応する相補ビット線に出力さ
れる。これらの保持データは、このままでは破壊される
が、センスアンプ２０６の対応する単位増幅回路によっ
てその信号振幅が所定のレベルに増幅されることで、対
応するメモリセルに再書き込みされる。ＤＲＡＭサブチ
ップでは、センスアンプ２０６の８１９２個の単位増幅
回路が一斉に動作状態とされるとき、比較的大きな動作
電流を必要とする。このため、センスアンプが動作状態
とされるかどうか、言い換えるならばワード線の選択動
作が行われるかどうかをもって、各サブチップの活性化
の有無を表している。言うまでもなく、非選択状態とさ
れるサブチップは活性化されないことが低消費電力化の
上では大事なことであるが、チップ選択信号の入力タイ
ミングによってはＤＲＡＭパッケージを構成する２個の
サブチップを同時に活性化しなくてはならない場合も生
じる。このような場合には、ライトアンプ２１８又はデ
ータ出力バッファ２２１による記憶データの入力又は出
力動作のみが内部制御信号ＣＳに従って選択的に実行さ
れる。
【００２５】次に、メモリアレイを構成する相補ビット
線は、センスアンプ２０６の対応する単位増幅回路に結
合され、さらに対応するスイッチＭＯＳＦＥＴを介して
コモンＩＯ線２１７に選択的に接続される。センスアン
プ２０６は、メモリアレイの各相補ビット線に対応して
設けられる８１９２個の単位増幅回路と同数対のスイッ
チＭＯＳＦＥＴとを含む。このうち、センスアンプの各
単位増幅回路は、ＲＡＳ２系クロック発生部２１０から
図示されない所定の内部制御信号が供給されることで選
択的にかつ一斉に動作状態とされる。この動作状態にお
いて、各単位増幅回路は、選択されたワード線に結合さ
れる８１９２個のメモリセルからメモリアレイ２０１の
対応する相補ビット線を介して出力される微小読み出し
信号を増幅し、ハイレベル又はロウレベルの２値読み出
し信号とする。一方、センスアンプの各対のスイッチＭ
ＯＳＦＥＴには、Ｙアドレスデコーダ２０７からビット
線選択信号がそれぞれ供給される。これらのスイッチＭ
ＯＳＦＥＴは、対応するビット線選択信号がハイレベル
とされることで選択的にオン状態となり、メモリアレイ
の対応する相補ビット線とコモンＩＯ線２１７とを選択
的に接続する。
【００２６】Ｙアドレスデコーダ２０７には、Ｙプリデ
コーダ２０８からプリデコード信号が供給されるととも
に、ＣＡＳ系クロック発生部２１３から内部制御信号Ｙ
ＤＧが供給される。Ｙプリデコーダ２０８には、Ｙアド
レスバッファ２０９から内部アドレス信号ＢＹ０〜ＢＹ
１２が供給され、Ｙアドレスバッファ２０９には、アド
レス入力パッドＡ０〜Ａ１２を介してＹアドレス信号Ｙ
０〜Ｙ１２が時分割的に供給される。
【００２７】Ｙアドレスバッファ２０９は、アドレス入
力パッドＡ０〜Ａ１２を介して時分割的に供給されるＹ
アドレス信号Ｙ０〜Ｙ１２を取り込み、これらのＹアド
レス信号をもとに内部アドレス信号ＢＹ０〜ＢＹ１２を
形成して、Ｙプリデコーダ２０８に供給する。Ｙプリデ
コーダ２０８は、内部アドレス信号ＢＹ０〜ＢＹ１２を
２又は３ビットずつ組み合わせてデコードすることで所
定のプリデコード信号を形成して、Ｙアドレスデコーダ
２０７に供給する。Ｙアドレスデコーダ２０７は、これ
らのプリデコード信号を組み合わせることで、対応する
上記ビット線選択信号を択一的にハイレベルとする。
【００２８】メモリアレイ２０１の指定された相補ビッ
ト線が選択的に接続状態とされるコモンＩＯ線２１７
は、ライトアンプ２１８の出力端子に結合されるとと
も、メインアンプ２２０の入力端子に結合される。ライ
トアンプ２１８の入力端子は、データ入力バッファ２１
９の出力端子に結合され、このデータ入力バッファの入
力端子は、データ入力パッドＤｉｎに結合される。ライ
トアンプ２１８には、上記内部制御信号ＣＳが供給され
るとともに、ＷＥ系クロック発生部２１５から内部制御
信号ＷＰが供給される。一方、メインアンプ２２０の出
力端子は、データ出力バッファ２２１の入力端子に結合
され、このデータ出力バッファ２２１の出力端子は、デ
ータ出力パッドＤｏｕｔに結合される。データ出力バッ
ファ２２１には、ＣＡＳ系クロック発生部２１３から内
部制御信号ＤＯＣが供給される。
【００２９】データ入力バッファ２１９は、ＤＲＡＭサ
ブチップが書き込みモードで選択状態とされるとき、デ
ータ入力パッドＤｉｎを介して供給される書き込みデー
タをライトアンプ２１８に伝達する。ライトアンプ２１
８は、ＤＲＡＭサブチップが書き込みモードで選択状態
とされ内部制御信号ＣＳ及びＷＰがハイレベルとされる
とき、選択的に動作状態とされる。ライトアンプは、こ
の動作状態において、データ入力バッファ２１９から伝
達される書き込みデータをもとに所定の相補書き込み信
号を形成し、コモンＩＯ線２１７を介してメモリアレイ
２０１の選択された１個のメモリセルに書き込む。一
方、メインアンプ２２０は、ＤＲＡＭサブチップが読み
出しモードで選択状態とされるとき、メモリアレイ２０
１の選択された１個のメモリセルからコモンＩＯ線２１
７を介して出力される読み出し信号をさらに増幅し、読
み出しデータとしてデータ出力バッファ２２１に伝達す
る。データ出力バッファ２２１は、ＤＲＡＭサブチップ
が読み出しモードで選択状態とされ内部制御信号ＤＯＣ
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、データ出力バッファ２２１
は、メインアンプ２２０から出力される読み出しデータ
をデータ出力パッドＤｏｕｔを介してサブチップの外部
に送出する。つまり、この実施例のＤＲＡＭサブチップ
では、チップ選択信号となる内部制御信号ＣＳに従って
ライトアンプ２１８及びデータ出力バッファ２２１が選
択的に動作状態とされ、記憶データの入力又は出力動作
が選択的に実行されるものとなる。
【００３０】ＤＲＡＭサブチップは、さらに、制御回路
を構成するＲＡＳバッファ２１２とＲＡＳ１系クロック
発生部２１１及びＲＡＳ２系クロック発生部２１０、Ｃ
ＡＳバッファ２１４及びＣＡＳ系クロック発生部２１３
ならびにＷＥバッファ２１６及びＷＥ系クロック発生部
２１５を備え、モード設定部２２３及び降圧部２２２を
備える。このうち、ＲＡＳバッファ２１２には、入力パ
ッドＲＡＳＢを介してロウアドレスストローブ信号ＲＡ
ＳＢが供給され、その出力信号はＲＡＳ１系クロック発
生部２１１に供給される。ＲＡＳ１系クロック発生部２
１１の出力信号は、ＲＡＳ２系クロック発生部２１０に
供給されるとともに、サブチップの所定の各部に供給さ
れる。ＲＡＳ２系クロック発生部２１０には、さらに上
記内部制御信号ＣＳが供給され、その出力信号は、内部
制御信号ＸＤＧとしてＸアドレスデコーダ２０３に供給
されるとともに、サブチップの所定の各部に供給され
る。ＲＡＳ１系クロック発生部２１１及びＲＡＳ２系ク
ロック発生部２１０は、ＲＡＳバッファ２１２を介して
入力されるロウアドレスストローブ信号ＲＡＳＢをもと
に、ワード線選択動作やセンスアンプ２０６の制御に必
要な各種内部制御信号を形成する。前述のように、ＲＡ
Ｓ２系クロック発生部２１０の動作は、内部制御信号Ｃ
Ｓによって制御される。その結果、Ｘアドレスデコーダ
２０３やワードドライバ２０２及びセンスアンプ２０６
の動作が選択的に実行され、これによってサブチップが
選択的に活性化される。
【００３１】一方、ＣＡＳ系クロック発生部２１３に
は、入力パッドＣＡＳＢを介してカラムアドレスストロ
ーブ信号ＣＡＳＢが供給され、その出力信号はＣＡＳ系
クロック発生部２１３に供給される。ＣＡＳ系クロック
発生部２１３の出力信号は、内部制御信号ＹＤＧ及びＤ
ＯＣとしてＹアドレスデコーダ２０７及びデータ出力バ
ッファ２２１に供給されるとともに、サブチップの所定
の各部に供給される。ＣＡＳ系クロック発生部２１３
は、ＣＡＳバッファ２１４を介して入力されるカラムア
ドレスストローブ信号ＣＡＳＢをもとに、相補ビット線
の選択動作やメインアンプ２２０及びデータ出力バッフ
ァ２２１の制御に必要な各種内部制御信号を形成する。
同様に、ＷＥバッファ２１６には、入力パッドＷＥＢを
介してライトイネーブル信号ＷＥＢが供給され、その出
力信号はＷＥ系クロック発生部２１５に供給される。Ｗ
Ｅ系クロック発生部２１５の出力信号は、内部制御信号
ＷＰとしてライトアンプ２１８に供給されるとともに、
サブチップの所定の各部に供給される。ＷＥ系クロック
発生部２１５は、ＷＥバッファ２１６を介して入力され
るライトイネーブル信号ＷＥＢをもとに、ライトアンプ
２１８の制御に必要な内部制御信号ＷＰ等を形成する。
【００３２】さらに、モード設定部２２３には、パッド
Ｆ１〜Ｆ３ならびにＴＣを介して所定のモード制御信号
が供給され、その出力信号は、内部制御信号ＣＳＡ及び
ＴＣＤとしてＸアドレスバッファ２０５に供給される。
モード設定部２２３は、パッドＦ１〜Ｆ３ならびにＴＣ
を介して供給されるモード制御信号をもとに、サブチッ
プのビット構成やチップ選択条件を設定するための各種
内部制御信号を形成する。一方降圧部２２２は、電源電
圧入力パッドＶＣＣ１及びＶＣＣ２を介して供給される
外部電源電圧ＶＣＣをもとに、所定の内部電源電圧ＶＣ
Ｌを形成し、サブチップの各部に動作電源として供給す
る。この実施例において、内部電源電圧ＶＣＬは、＋
３．３Ｖのような比較的絶対値の小さな正の電源電圧と
される。
【００３３】１．２．３．基本レイアウト この実施例の６４メガＤＲＡＭサブチップにおいて、メ
モリアレイ２０１は、前述のように、４個のメモリブロ
ック０〜３に分割され、これらのメモリブロックは、さ
らにそれぞれが４個のサブアレイ０〜３からなる４個の
マット０〜３に分割される。各メモリブロック及びマッ
トを構成するサブアレイ０〜３は、図５に示されるよう
に、ワード線を半導体基板面のＸ軸すなわち短辺方向に
延長すべく配置され、隣接する２個のサブアレイ０及び
１ならびにサブアレイ２及び３の間には、図示されない
センスアンプが配置される。そして、これらのセンスア
ンプに対応して、それぞれ２組のコモンＩＯ線２１７が
設けられる。サブアレイ０〜３の内側には、対応するワ
ードドライバ２０２及びＸアドレスデコーダ２０３が配
置される。各メモリブロックを構成するマット０〜３
は、それぞれ２個ずつ対をなし、各対のマットの間に
は、Ｙアドレスデコーダ２０７が配置される。これらの
Ｙアドレスデコーダは、両側の２個のマットすなわち８
個のサブアレイによって共有される。各メモリブロック
の中間には、ライトアンプ２１８及びメインアンプ２２
０を含むリードライト回路がそれぞれ配置される。半導
体基板面のＹ軸すなわち長辺方向の中央部には、複数の
ボンディングパッドが直線状に配置される。後述するよ
うに、ＤＲＡＭパッケージを構成する一対のサブチップ
Ａ及びＢは、互いに向かい合って搭載される。このよう
に、ボンディングパッドを半導体基板面のＹ軸の中央部
に直線状に配置することで、ボンディングパッドの面対
称性を確保できるとともに、従来のＬＯＣ（Ｌｅａｄ
Ｏｎ Ｃｈｉｐ）方式によるチップ搭載方法を適応でき
る。なお、図５の基板配置図は、各部のレイアウトサイ
ズやボンディングパッドの絶対数等を規制するものでは
ない。
【００３４】この実施例において、サブアレイ０〜３
は、特に制限されないが、実質的に５１２本のワード線
と２０４８組の相補ビット線とを含み、いわゆる１メガ
ビットの記憶容量をそれぞれ有する。したがって、各マ
ットは、１メガ×４すなわちいわゆる４メガビットの記
憶容量をそれぞれ有するものとされ、各メモリブロック
は、４メガ×４すなわちいわゆる１６メガビットの記憶
容量をそれぞれ有するものとされる。これにより、ＤＲ
ＡＭサブチップは、合計１６メガ×４すなわち６４メガ
ビットの記憶容量を有するものとされる。なお、この実
施例では、ＤＲＡＭサブチップが選択状態とされると
き、図５に斜線で示されるように、４個のサブアレイが
同時に活性化され、活性化される４個のサブチップから
それぞれ隣接する２組、合計８組の相補ビット線が対応
するセンスアンプの２組、合計８組のコモンＩＯ線に選
択的に接続される。つまり、各リードライト回路は、こ
れらのコモンＩＯ線に対応して設けられるそれぞれ２
個、合計８個のライトアンプ２１８及びメインアンプ２
２０を含み、これらのライトアンプ及びメインアンプが
所定の組み合わせで動作状態とされることで、ＤＲＡＭ
サブチップのビット構成が選択的に切り換えられるもの
となる。
【００３５】１．２．４．アドレス割り当て ＤＲＡＭサブチップには、前述のように、１３ビットの
Ｘアドレス信号Ｘ０〜Ｘ１２及びＹアドレス信号Ｙ０〜
Ｙ１２が供給され、これらのアドレス信号に従ってサブ
チップのアドレス空間が選択的に指定される。この実施
例において、サブアレイ０〜３を構成する５１２本のワ
ード線は、特に制限されないが、図６に示されるよう
に、９ビットのＸアドレス信号Ｘ０〜Ｘ８に従って択一
的に指定され、２０４８組の相補ビット線は、１１ビッ
トのＹアドレス信号Ｙ０〜Ｙ１０に従って択一的に指定
される。各マットを構成する４個のサブアレイ０〜３
は、２ビットのＸアドレス信号Ｘ９及びＸ１０に従って
択一的に指定され、各メモリブロックを構成する４個の
マット０〜３は、各１ビットのＸアドレス信号Ｘ１１及
びＹアドレス信号Ｙ１１に従って択一的に指定される。
さらに、４個のメモリブロック０〜３は、各１ビットの
Ｘアドレス信号Ｘ１２及びＹアドレス信号Ｙ１２に従っ
て択一的に指定される。
【００３６】ところで、各サブアレイを構成する２０４
８組の相補ビット線は、前述のように、隣接する２組が
同時に選択状態とされるが、対応する２個のメインアン
プがＹアドレス信号Ｙ０に従って選択されることから、
実質的にはＹアドレス信号Ｙ０〜Ｙ８に従って択一的に
指定される結果となる。最上位ビットのＸアドレス信号
Ｘ１２及びＹアドレス信号Ｙ１２によるメモリブロック
０〜３の選択も、実際には対応するメインアンプを選択
することによって実現される。
【００３７】１．３．ＤＲＡＭパッケージのバリエーシ
ョン 図７には、図３ないし図６の６４メガＤＲＡＭサブチッ
プをもとに構成される１２８メガＤＲＡＭパッケージの
一実施例の製品一覧表が示されている。また、図８ない
し図１２には、図７の製品一覧表に記載される各ＤＲＡ
Ｍパッケージの一実施例のブロック図がそれぞれ示され
ている。これらの図をもとに、２個の６４メガＤＲＡＭ
サブチップによって構成しうる１２８メガＤＲＡＭパッ
ケージの種類とそれぞれの構成及び概要を説明する。な
お、図８〜図１２のブロック図では、アドレス信号と入
力及び出力データに関する信号線のみが示される。
【００３８】１．３．１．構成しうる１２８メガＤＲＡ
Ｍパッケージの種類 この実施例の６４メガＤＲＡＭサブチップは、前述のよ
うに、所定のボンディングが選択的に実施されること
で、６４メガ×１ビット又は１６メガ×４ビットあるい
は８メガ×８ビットの３種類のビット構成を採りうる。
そして、同一のビット構成とされる２個のＤＲＡＭサブ
チップを組み合わせ、これらのサブチップを同時に又は
選択的にアクセスすることで、図７に示されるような合
計６種類の１２８メガＤＲＡＭパッケージを構成するこ
とができる。なお、６４メガ×１ビットのＤＲＡＭサブ
チップ２個を組み合わせこれらのサブチップをチップ選
択信号すなわちＸアドレス信号Ｘ１３に従って選択的に
アクセスすることによって構成される１２８メガ×１ビ
ットのＤＲＡＭパッケージは、前記図１の実施例に相当
するため、説明を割愛する。
【００３９】１．３．２．各種ＤＲＡＭパッケージの概
要 （１）６４メガ×１ビットのＤＲＡＭサブチップ２個を
同時アクセスする６４メガ×２ビットのＤＲＡＭパッケ
ージ ６４メガ×１ビットのビット構成とされる２個の６４メ
ガＤＲＡＭサブチップＡ及びＢを組み合わせ、これらの
サブチップを同時アクセスすることによって、図８に示
されるような６４メガ×２ビットの１２８メガＤＲＡＭ
パッケージを構成できる。このバリエーションにおい
て、サブチップＡ及びＢのアドレス入力パッドＡ０〜Ａ
１２には、１３ビットのＸアドレス信号Ｘ０〜Ｘ１２及
びＹアドレス信号Ｙ０〜Ｙ１２が共通にかつ時分割的に
供給され、データ入力パッドＤｉｎ及びデータ出力パッ
ドＤｏｕｔは、ＤＲＡＭパッケージの対応するデータ入
力端子Ｄｉｎ１及びＤｉｎ２ならびにデータ出力端子Ｄ
ｏｕｔ１及びＤｏｕｔ２にそれぞれ結合される。これに
より、サブチップＡ及びＢは、常に同時に選択状態とさ
れ、記憶データの入力及び出力動作を１ビット単位でか
つ並行して実行する。その結果、ＤＲＡＭパッケージ
は、６４メガ×２ビットのビット構成を持つものとさ
れ、２ビットの記憶データを同時に入力又は出力する。
このとき、サブチップＡ及びＢに対するリフレッシュ動
作は、同様に並行して実行されるため、ＤＲＡＭパッケ
ージとしてのリフレッシュサイクルも８キロサイクル／
６４ｍｓとなる。言うまでもなく、ＤＲＡＭパッケージ
全体としての消費電力は、６４メガＤＲＡＭサブチップ
の消費電力の約２倍となる。
【００４０】（２）１６メガ×４ビットのＤＲＡＭサブ
チップ２個を選択アクセスする３２メガ×４ビットのＤ
ＲＡＭパッケージ １６メガ×４ビットのビット構成とされる２個の６４メ
ガＤＲＡＭサブチップＡ及びＢを組み合わせ、これらの
サブチップを選択アクセスすることによって、図９に示
されるような３２メガ×４ビットの１２８メガＤＲＡＭ
パッケージを構成できる。このバリエーションにおい
て、サブチップＡ及びＢのアドレス入力パッドＡ０〜Ａ
１２には、１３ビットのＸアドレス信号Ｘ０〜Ｘ１２な
らびに１１ビットのＹアドレス信号Ｙ０〜Ｙ１０が共通
にかつ時分割的に供給され、さらにアドレス入力パッド
Ａ１３を介して、チップ選択信号となるＸアドレス信号
Ｘ１３が供給される。各サブチップのデータ入出力パッ
ドＤＩＯ０〜ＤＩＯ３は、ＤＲＡＭパッケージの対応す
るデータ入出力端子ＤＩＯ０〜ＤＩＯ３にそれぞれ共通
結合される。これにより、サブチップＡは、Ｘアドレス
信号Ｘ１３がロウレベルとされるとき選択的に選択状態
とされ、記憶データの入力又は出力動作を単独で実行す
る。また、サブチップＢは、Ｘアドレス信号Ｘ１３がハ
イレベルとされるとき選択的に選択状態とされ、記憶デ
ータの入力又は出力動作を単独で実行する。その結果、
ＤＲＡＭパッケージは、３２メガ×４ビットのビット構
成を持つものとされ、４ビットの記憶データを同時に入
力又は出力する。このとき、サブチップＡ及びＢに対す
るリフレッシュ動作は同様に選択的に実行されるため、
ＤＲＡＭパッケージとしてのリフレッシュサイクルは１
６キロサイクル／６４ｍｓとなる。ＤＲＡＭパッケージ
全体としての消費電力は、６４メガＤＲＡＭサブチップ
Ａ及びＢが選択的に活性化されることで、１個のサブチ
ップの消費電力とほぼ同じ値となり、低消費電力化が図
られる。
【００４１】（３）１６メガ×４ビットのＤＲＡＭサブ
チップ２個を同時アクセスする１６メガ×８ビットのＤ
ＲＡＭパッケージ １６メガ×４ビットのビット構成とされる２個の６４メ
ガＤＲＡＭサブチップＡ及びＢを組み合わせ、これらの
サブチップを同時アクセスすることによって、図１０に
示されるような１６メガ×８ビットの１２８メガＤＲＡ
Ｍパッケージを構成できる。このバリエーションにおい
て、サブチップＡ及びＢのアドレス入力パッドＡ０〜Ａ
１２には、１３ビットのＸアドレス信号Ｘ０〜Ｘ１２な
らびに１１ビットのＹアドレス信号Ｙ０〜Ｙ１０が共通
にかつ時分割的に供給される。また、各サブチップのデ
ータ入出力パッドＤＩＯ０〜ＤＩＯ３は、ＤＲＡＭパッ
ケージの対応するデータ入出力端子ＤＩＯ０〜ＤＩＯ７
にそれぞれ結合される。これにより、サブチップＡ及び
Ｂは、常に同時に選択状態とされ、４ビットの記憶デー
タの入力又は出力動作を並行して実行する。その結果、
ＤＲＡＭパッケージは、１６メガ×８ビットのビット構
成を持つものとされ、８ビットの記憶データを同時に入
力又は出力する。このとき、サブチップＡ及びＢに対す
るリフレッシュ動作は同様に並行して実行されるため、
ＤＲＡＭパッケージとしてのリフレッシュサイクルも８
キロサイクル／６４ｍｓとなる。ＤＲＡＭパッケージ全
体としての消費電力は、６４メガＤＲＡＭサブチップＡ
及びＢが同時に活性化されるため、これらのサブチップ
の消費電力の約２倍となる。
【００４２】（４）８メガ×８ビットのＤＲＡＭサブチ
ップ２個を選択アクセスする１６メガ×８ビットのＤＲ
ＡＭパッケージ ８メガ×８ビットのビット構成とされる２個の６４メガ
ＤＲＡＭサブチップＡ及びＢを組み合わせ、これらのサ
ブチップを選択アクセスすることによって、図１１に示
されるような１６メガ×８ビットの１２８メガＤＲＡＭ
パッケージを構成できる。このバリエーションにおい
て、サブチップＡ及びＢのアドレス入力パッドＡ０〜Ａ
１２には、１３ビットのＸアドレス信号Ｘ０〜Ｘ１２な
らびに１０ビットのＹアドレス信号Ｙ０〜Ｙ９が共通に
かつ時分割的に供給され、さらにアドレス入力パッドＡ
１３を介して、チップ選択信号となるＸアドレス信号Ｘ
１３が供給される。各サブチップのデータ入出力パッド
ＤＩＯ０〜ＤＩＯ７は、ＤＲＡＭパッケージの対応する
データ入出力端子ＤＩＯ０〜ＤＩＯ７にそれぞれ共通結
合される。これにより、サブチップＡは、Ｘアドレス信
号Ｘ１３がロウレベルとされるとき選択的に選択状態と
され、８ビットの記憶データの入力又は出力動作を単独
で実行する。また、サブチップＢは、Ｘアドレス信号Ｘ
１３がハイレベルとされるとき選択的に選択状態とさ
れ、８ビットの記憶データの入力又は出力動作を単独で
実行する。その結果、ＤＲＡＭパッケージは、１６メガ
×８ビットのビット構成を持つものとされ、８ビットの
記憶データを同時に入力又は出力する。このとき、ＤＲ
ＡＭパッケージとしてのリフレッシュサイクルは１６キ
ロサイクル／６４ｍｓとなり、パッケージ全体としての
消費電力は、サブチップ１個の消費電力とほぼ同じ値に
低消費電力化される。
【００４３】（５）８メガ×８ビットのＤＲＡＭサブチ
ップ２個を同時アクセスする８メガ×１６ビットのＤＲ
ＡＭパッケージ ８メガ×８ビットのビット構成とされる２個の６４メガ
ＤＲＡＭサブチップＡ及びＢを組み合わせ、これらのサ
ブチップを同時アクセスすることによって、図１２に示
されるような８メガ×１６ビットの１２８メガＤＲＡＭ
パッケージを構成できる。このバリエーションにおい
て、サブチップＡ及びＢのアドレス入力パッドＡ０〜Ａ
１２には、１３ビットのＸアドレス信号Ｘ０〜Ｘ１２な
らびに１０ビットのＹアドレス信号Ｙ０〜Ｙ９が共通に
かつ時分割的に供給される。また、各サブチップのデー
タ入出力パッドＤＩＯ０〜ＤＩＯ７は、ＤＲＡＭパッケ
ージの対応するデータ入出力端子ＤＩＯ０〜ＤＩＯ７な
らびにＤＩＯ８〜ＤＩＯ１５にそれぞれ結合される。こ
れにより、サブチップＡ及びＢは、常に同時に選択状態
とされ、８ビットの記憶データの入力又は出力動作を並
行して実行する。その結果、ＤＲＡＭパッケージは、８
メガ×１６ビットのビット構成を持つものとされ、１６
ビットの記憶データを同時に入力又は出力する。このと
き、ＤＲＡＭパッケージとしてのリフレッシュサイクル
は８キロサイクル／６４ｍｓとなり、全体としての消費
電力は、各サブチップの消費電力の約２倍となる。
【００４４】１．４．ＤＲＡＭパッケージのパッケージ
形態と製造方法 図１３には、この発明が適用された１２８メガＤＲＡＭ
パッケージの一実施例の断面斜視図が示され、図１４に
は、その一実施例の平面図が示されている。また、図１
５には、図１３及び図１４のＤＲＡＭパッケージの一実
施例の断面構造図が示され、図１６ないし図１８には、
一実施例の切開平面図が示されている。さらに、図１９
ないし図２３には、図１３及び図１４のＤＲＡＭパッケ
ージの製造工程に関する一実施例の工程処理図が示さ
れ、図２４には、そのリードフレームの一実施例の平面
図が示されている。加えて、図２５ないし図３１には、
この発明が適用されたＤＲＡＭパッケージのパッケージ
形態に関する他のいくつかの実施例の断面構造図又は平
面図が示されている。これらの図をもとに、この実施例
のＤＲＡＭパッケージのパッケージ形態及び製造方法な
らびにその特徴と、各種の変形例について説明する。な
お、これらの実施例は、１２８メガＤＲＡＭパッケージ
の具体的な形状やサイズならびにボンディングパッドの
配置順序等について、なんら制約を与えるものではな
い。
【００４５】１．４．１．リード張合型パッケージの概
要 この実施例の１２８メガＤＲＡＭパッケージは、前述の
ように、２個の６４メガＤＲＡＭサブチップＡ（１Ａ：
第１の半導体チップ）及びＢ（１Ｂ：第１の半導体チッ
プ）を基本構成とする。これらのサブチップは、図１５
に示されるように、配線手段となるリードフレーム３を
はさんで対向して搭載される。リードフレーム３は、パ
ッケージ内部においてインナーリード３Ａとなり、その
外部において、外部端子すなわちアウターリード３Ｂと
なる。つまり、この実施例において、配線手段となるリ
ードフレーム３は、パッケージの外部端子と実質的に一
体化された構造とされる。封止後におけるＤＲＡＭパッ
ケージは、いわゆるＳＯＪ型パッケージとされ、その外
部寸法は、図１４に示されるように、その短辺が３００
ミルとされその長辺が８５０ミルとされる。なお、図１
５は、図１４の平面図のＡ−Ｂ断面構造図に相当し、図
１６ならびに図１７は、図１５の断面構造図のＣ−Ｄな
らびにＥ−Ｆ切開平面図に相当する。また、図１５を含
む以下の断面構造図において、サブチップ１Ａ及び１Ｂ
の断面部分が各サブチップの短辺方向の断面に相当する
ことは言うまでもない。
【００４６】図１５において、サブチップ１Ａは、例え
ばその両側を熱可塑性ポリイミドによりはさまれたポリ
イミドの絶縁フィルム４を介して、一方のリードフレー
ム（第１のリードフレーム）のインナーリード３Ａａに
接合される。このリードフレームは、切断されることな
くＤＲＡＭパッケージの外部端子すなわちアウターリー
ド３Ｂと一体化される。サブチップ１ＡのＹ軸の中央部
に直線状に設けられる複数のボンディングパッドは、ボ
ンディングワイヤ５を介して対応するインナーリード３
Ａａに結合される。これらのインナーリードは、図１６
に示されるように、通常の外部端子に対応して設けられ
る比較的短いインナーリード３Ａ１と、外部端子ＶＣＣ
１及びＶＣＣ２間ならびに外部端子ＶＳＳ１及びＶＳＳ
２間に設けられる電源電圧及び接地電位供給用の比較的
長いインナーリード３Ａ２とに分けられる。このうち、
インナーリード３Ａ１は、入力又は出力用パッドに対す
るボンディングに供され、インナーリード３Ａ２は、電
源電圧及び接地電位の供給やモード設定用パッドＦ１〜
Ｆ３及びＴＣに対するボンディングに供される。つま
り、この実施例のパッケージでは、電源電圧及び接地電
位をインナーリード３Ａ２を介して任意の位置で供給で
きるため、電源電圧又は接地電位供給線を短縮し、電源
ノイズを抑制して、ＤＲＡＭサブチップ１Ａ及び１Ｂの
動作を高速化できるものである。なお、ボンディングワ
イヤ５には、アルミニウムや金、銅又はこれらの金属ワ
イヤの表面を絶縁性樹脂で被覆した被覆ワイヤ等が用い
られる。また、インナーリード及びパッド間の接合に
は、ＬＯＣ型パッケージにおける従来手法が採られ、熱
圧着に超音波振動を併用したボンディング法による接合
が行われる。周知のように、ＬＯＣ型パッケージでは、
ＤＲＡＭサブチップ１Ａ及び１Ｂの形状による制限を受
けることなくインナーリード３Ａを自由に引き回せるた
め、相応してサブチップのサイズを大きくできるし、言
い換えればパッケージサイズを小型化できる。
【００４７】一方、サブチップ１Ｂは、同様に絶縁フィ
ルム４を介して他方のリードフレーム（第２のリードフ
レーム）のインナーリード３Ａｂに接合される。このリ
ードフレームは、特に制限されないが、サブチップ１Ａ
及び１Ｂの外縁に沿って切断され、さらにサブチップ１
Ａに対応するリードフレームの対応するインナーリード
３Ａａとそれぞれ接合される。このように、この実施例
のパッケージ形態は、対向する二つのリードフレームを
切断、接合するものであるため、リード張合型パッケー
ジと称されるものである。なお、インナーリード３Ａｂ
は、図１８に示されるように、樹脂封止型パッケージ２
の外縁にそって切断してもよい。前述のように、サブチ
ップ１Ａ及び１Ｂのボンディングパッドは、そのＹ軸す
なわち長辺の中央部に直線状にかつ面対称に配置され
る。その結果、上記のようにサブチップ１Ａ及び１Ｂが
対向して配置されても、各サブチップ上におけるボンデ
ィングパッドの配置は一致するため、全く同一の製造工
程で形成された同一の２個のサブチップをもとにＤＲＡ
Ｍパッケージを構成することができる。
【００４８】リードフレームを介して接合されたサブチ
ップ１Ａ及び１Ｂは、モールド樹脂２によって封止され
る。このモールド樹脂２には、パッケージの低応力化を
図る意味から、フェノール系硬化剤やシリコンゴム及び
フィラーが添加されたエポキシ樹脂が用いられる。シリ
コンゴムは、エポキシ系樹脂の弾性率及び熱膨張率を低
下させる作用がある。また、フィラーは、球形の酸化珪
素粒で形成され、同様に熱膨張率を低下させる作用があ
る。パッケージの所定位置には、インデックスＩＤとな
る切り込みが設けられる。この実施例において、サブチ
ップ１Ｂに対応するリードフレームの切断部ならびにサ
ブチップ１Ａに対応するリードフレームとの接合部は、
樹脂封止型パッケージすなわちモールド樹脂２の内部に
くるように設計される。これにより、リードフレームの
切断部及び接合部を保護し、ＤＲＡＭパッケージの耐久
性を高めることができるものである。
【００４９】１．４．２．リード張合型パッケージの製
造方法 この実施例の１２８メガＤＲＡＭパッケージは、次の処
理工程を経て製造される。すなわち、 （１）ペレット付け サブチップ１Ａ及び１Ｂは、絶縁フィルム４を介して対
応するインナーリード３Ａａ又は３Ａｂと接合される。
絶縁フィルム４は、図１９に示されるように、ポリイミ
ドの両側を熱可塑性ポリイミドの接着剤によってサンド
イッチした３層構造の絶縁フィルムである。絶縁フィル
ム４は、予めヒータープレスにより加温・加圧されてイ
ンナーリード３Ａａ又は３Ａｂと接合された後、さらに
ヒータープレス２０によってサブチップ１Ａ又は１Ｂと
接合される。
【００５０】（２）ワイヤボンディング 次に、図２０に示されるように、サブチップ１Ａ及び１
ＢのＹ軸すなわち長辺方向の中央部に設けられたボンデ
ィングパッドとインナーリード３Ａａ及び３Ａｂとの間
のボンディング処理が行われる。インナーリード３Ａａ
及び３Ａｂは、予め対応するサブチップから遠ざかる方
向に折り曲げられる。ボンディング終了後、インナーリ
ード３Ａｂに接合されたサブチップ１Ｂは、インナーリ
ード３Ａａに接合されたサブチップ１Ａの上に反転して
重ねられる。これにより、２個のサブチップ１Ａ及び１
Ｂは、リードフレームをはさんで対向する形となり、各
インナーリードの対応するリードは、互いに接触する。
【００５１】（３）リード切断及び接合 その対応するリードが互いに接触すべくインナーリード
３Ａａの上に重ねられたインナーリード３Ａｂは、図２
１に示されるように、レーザ装置２１から発生されるＹ
ＡＧレーザビーム２２により、各サブチップの外縁位置
で切断され、同時に溶接接続される。これにより、イン
ナーリード３Ａａ及び３Ａｂの対応するリードは、それ
ぞれ電気的に結合された状態となる。
【００５２】（４）封止 リードフレームをはさんで対向して張合されたサブチッ
プ１Ａ及び１Ｂは、図２２に示されるように、モールド
樹脂２により封止される。このとき、インナーリード３
Ａｂの切断部ならびにインナーリード３Ａａとの接合部
は、モールド樹脂２すなわちレジン内に保護される。そ
の結果、接合部を介する水分等の浸入を防止し、ＤＲＡ
Ｍパッケージの耐久性を高めることができる。
【００５３】（５）リード成形 モールド樹脂２によって封止されたパッケージは、図２
３に示されるように、サブチップ１Ａに対応するリード
フレームのアウターリード３Ｂが所定のプレス装置によ
って成形され、ＳＯＪ構造のＤＲＡＭパッケージ１が形
成される。
【００５４】１．４．３．リードフレーム及び絶縁フィ
ルム この実施例のリード張合型パッケージに用いられるリー
ドフレームは、図２４に示されるように、隣接するイン
ナーリード３Ａ及びアウターリード３Ｂ間の距離がほぼ
等しくなるように設計される。これにより、各リード間
の寄生容量が均一化され、リード間で誘発されるノイズ
量が抑制されるとともに、相応してＤＲＡＭパッケージ
としての信号伝達時間が縮小される。
【００５５】一方、サブチップ１Ａ及び１Ｂと各インナ
ーリード３Ａとの間の接合に供される絶縁フィルム４
は、図２４に斜線で示されるように、インナーリード３
Ａ１にそって櫛形に切断される。絶縁フィルムの熱膨張
係数は、サブチップを形成する半導体基板やリードフレ
ームのそれと比較的大きな隔たりを持つ。このため、絶
縁フィルムの実質的な接合面積が大きな場合には、長い
期間にわたる温度変化にともなう伸縮によって絶縁フィ
ルムの接合部が剥離するおそれがある。上記のように、
絶縁フィルム４をインナーリード３Ａ１にそって櫛形に
切断し、その実質的な接合面積を削減することで、絶縁
フィルムの剥離を抑制し、ＤＲＡＭパッケージの耐久性
及び信頼性を高めることができるものである。
【００５６】１．４．４．その他のパッケージ形態 １２８メガＤＲＡＭパッケージのパッケージ形態は、図
２５ないし図３１に示されるようないくつかの変形例を
採ることができる。すなわち、図２５では、ポリイミド
系樹脂からなる絶縁フィルム４でコーティングされたリ
ードフレーム３Ａ１の上面に、サブチップ１Ｂがその裏
面をリードフレーム側に向けるべく接合され、その下面
には、サブチップ１Ａがその表面をリードフレーム側に
向けるべく接合される。このとき、サブチップ１Ｂとイ
ンナーリード３Ａ１ならびにインナーリード３Ａ１とサ
ブチップ１Ａは、それぞれワイヤボンディングに要する
所定の距離だけ互いにずらされる。その後、インナーリ
ード３Ａ１とサブチップ１Ａとの間がＬＯＣ技術により
ワイヤボンディングされ、インナーリード３Ａ１とサブ
チップ１Ｂとの間が通常方法によりワイヤボンディング
される。
【００５７】一方、図２６に示されるように、下側のサ
ブチップ１Ａとインナーリード３Ａ１とがハンダバンプ
１０によってボンディングされる場合には、前述のよう
に、サブチップ１Ａ及び１Ｂは実質的にずらす必要がな
い。
【００５８】次に、前記リード張合形パッケージにおい
て、サブチップ１Ａ及び１Ｂに対応する二つのリードフ
レームは、図２７のように、切断せずにそのままアウタ
ーリード３Ｂまで延長することも可能である。この場
合、ＤＲＡＭパッケージの耐久性を保持するためには、
リードフレームの接合部を介して水分等が浸入するのを
防ぐ対策が必要となる。
【００５９】図２８のように、２個のサブチップ１Ａ及
び１Ｂを同一平面上に並べて搭載しうるリードフレーム
を実現できる場合には、これらのサブチップの接合及び
ワイヤボンディングが終了した時点で、リードフレーム
を折り曲げ線にそって折り曲げ、図２９に示されるよう
なＤＲＡＭパッケージを形成することができる。この場
合、サブチップ１Ａ及び１Ｂの背面をポリイミド系樹脂
からなる絶縁フィルム４によって接着固定した後、モー
ルド樹脂２によって封止すればよい。
【００６０】さらに、サブチップ１Ａ及び１Ｂは、図３
０に示されるように、ハンダバンプ６を介して配線基板
となるリードフレームに結合することができる。また、
図３１に示されるように、リード張合パッケージ方式に
より接合された２対のサブチップ１Ａ及び１Ｂならびに
１Ｃ及び１Ｄを、その表面に直角をなす方向に積み重
ね、リードフレームの対応するリードをそれぞれ共通結
合することによって、４個のサブチップからなるＤＲＡ
Ｍパッケージを実現することも可能である。この場合
も、ＤＲＡＭパッケージの耐久性を高めるため、サブチ
ップ１Ｃに対応するリードフレームの切断部ならびにそ
のサブチップ１Ａに対応するリードフレームとの接合部
をモールド樹脂２の内部にもってくることが望ましい。
【００６１】１．５．ＤＲＡＭサブチップのボンディン
グオプション 図３２には、この発明が適用された６４メガＤＲＡＭサ
ブチップのボンディングオプションに関する一実施例の
一覧表が示されている。また、図３３ないし図３８に
は、前記図１ならびに図８ないし図１２の１２８メガＤ
ＲＡＭパッケージの一実施例のパッド接続図がそれぞれ
示されている。これらの図をもとにこの実施例のＤＲＡ
ＭサブチップのボンディングオプションとＤＲＡＭパッ
ケージのパッド接続について説明する。なお、図３３〜
図３８のパッド接続図は、各パッド及びリード間の接続
関係を説明するためのものであって、パッド及びリード
の具体的な配列やサイズに制約を与えるものではない。
【００６２】この実施例の６４メガＤＲＡＭサブチップ
には、そのビット構成やチップ選択条件を設定するため
の４個のボンディングパッドＦ１〜Ｆ３ならびにＴＣが
用意される。このうち、パッドＦ１及びＦ２は、図３２
から明らかなように、ＤＲＡＭサブチップのビット構成
を設定するために用いられる。また、パッドＴＣは、Ｄ
ＲＡＭサブチップを選択アクセスするか同時アクセスす
るかを設定し、パッドＦ３は、ＤＲＡＭサブチップが選
択アクセスされる場合にチップ選択信号となるＸアドレ
ス信号Ｘ１３のいずれの論理レベルで選択状態とするか
を設定するために用いられる。なお、パッドＦ１〜Ｆ３
ならびにＴＣは、サブチップの初期の状態においていず
れのリードにも接続されない非接続状態ＮＣ（Ｎｏ Ｃ
ｏｎｎｅｃｔ）とされ、必要に応じて選択的に電源電圧
供給用のインナーリード３Ａ２すなわち電源電圧供給用
リードＶＣＣとワイヤボンディングされる。
【００６３】すなわち、パッドＦ１及びＦ２がともに電
源電圧供給用リードＶＣＣに結合されるとき、ＤＲＡＭ
サブチップは、６４メガ×１ビットのビット構成とさ
れ、データ入力パッドＤｉｎ又はデータ出力パッドＤｏ
ｕｔを介して記憶データを１ビット単位で入力又は出力
する。このとき、図３３に示されるように、パッドＴＣ
が電源電圧供給用リードＶＣＣに結合されると、サブチ
ップはチップ選択信号すなわちＸアドレス信号Ｘ１３に
従って選択的に活性化されるものとなり、前記図１のＤ
ＲＡＭパッケージを構成するサブチップＡ（１Ａ）及び
Ｂ（１Ｂ）に対応するものとなる。そして、パッドＦ３
が電源電圧供給用リードＶＣＣに結合されるとき、サブ
チップはＸアドレス信号Ｘ１３がロウレベルＬであるこ
とを条件に選択的に選択状態とされ、パッドＦ３が非接
続状態ＮＣとされるとき、Ｘアドレス信号Ｘ１３がハイ
レベルＨであることを条件に選択的に選択状態とされ
る。サブチップＡ及びＢのデータ入力パッドＤｉｎは、
ＤＲＡＭパッケージのデータ入力端子Ｄｉｎに対応する
リードに共通結合され、データ出力パッドＤｏｕｔは、
データ出力端子Ｄｏｕｔに対応するリードに共通結合さ
れる。
【００６４】一方、図３４に示されるように、パッドＦ
１及びＦ２がともに電源電圧供給用リードＶＣＣに結合
されしかもパッドＴＣが非接続状態ＮＣとされるとき、
サブチップは、６４メガ×１ビットのビット構成とされ
かつＸアドレス信号Ｘ１３の論理レベルに関係なく常時
選択状態とされるものとなって、前記図８のＤＲＡＭパ
ッケージを構成するサブチップＡ及びＢに対応するもの
となる。このとき、サブチップＡのデータ入力パッドＤ
ｉｎ及びデータ出力パッドＤｏｕｔは、ＤＲＡＭパッケ
ージのデータ入力端子Ｄｉｎ０及びデータ出力端子Ｄｏ
ｕｔ０に対応するリードにそれぞれ結合され、サブチッ
プＢのデータ入力パッドＤｉｎ及びデータ出力パッドＤ
ｏｕｔは、データ入力端子Ｄｉｎ１及びデータ出力端子
Ｄｏｕｔ１に対応するリードにそれぞれ結合される。
【００６５】次に、パッドＦ１が電源電圧供給用リード
ＶＣＣに結合されパッドＦ２が非接続状態ＮＣとされる
とき、ＤＲＡＭサブチップは、１６メガ×４ビットのビ
ット構成とされ、データ入出力パッドＤＩＯ０〜ＤＩＯ
３を介して記憶データを４ビット単位で入力又は出力す
る。このとき、図３５に示されるように、パッドＴＣが
電源電圧供給用リードＶＣＣに結合されると、サブチッ
プは、Ｘアドレス信号Ｘ１３に従って選択的に活性化さ
れるものとなり、前記図９のＤＲＡＭパッケージを構成
するサブチップＡ及びＢに対応するものとなる。そし
て、さらにパッドＦ３が電源電圧供給用リードＶＣＣに
結合されるとき、サブチップはＸアドレス信号Ｘ１３が
ロウレベルＬであることを条件に選択的に選択状態とさ
れ、パッドＦ３が非接続状態ＮＣとされるとき、Ｘアド
レス信号Ｘ１３がハイレベルＨであることを条件に選択
的に選択状態とされる。サブチップＡ及びＢのデータ入
出力パッドＤＩＯ０〜ＤＩＯ３は、ＤＲＡＭパッケージ
のデータ入出力端子ＤＩＯ０〜ＤＩＯ３に対応するリー
ドにそれぞれ共通結合される。
【００６６】一方、図３６に示されるように、パッドＦ
１が電源電圧供給用リードＶＣＣに結合されパッドＦ２
が非接続状態ＮＣとされるとともにパッドＴＣが非接続
状態ＮＣとされるとき、サブチップは、１６メガ×４ビ
ットのビット構成とされかつ常時選択状態とされるもの
となって、前記図１０のＤＲＡＭパッケージを構成する
サブチップＡ及びＢに対応するものとなる。このとき、
サブチップＡのデータ入出力パッドＤＩＯ０〜ＤＩＯ３
は、ＤＲＡＭパッケージのデータ入出力端子ＤＩＯ０〜
ＤＩＯ３に対応するリードにそれぞれ結合され、サブチ
ップＢのデータ入出力パッドＤＩＯ０〜ＤＩＯ３は、デ
ータ入出力端子ＤＩＯ４〜ＤＩＯ７に対応するリードに
それぞれ結合される。
【００６７】さらに、パッドＦ１及びＦ２がともに非接
続状態ＮＣとされるとき、ＤＲＡＭサブチップは、８メ
ガ×８ビットのビット構成とされ、データ入出力パッド
ＤＩＯ０〜ＤＩＯ７を介して記憶データを８ビット単位
で入力又は出力する。このとき、図３７に示されるよう
に、パッドＴＣが電源電圧供給用リードＶＣＣに結合さ
れると、サブチップは、Ｘアドレス信号Ｘ１３に従って
選択的に活性化され、前記図１１のＤＲＡＭパッケージ
を構成するサブチップＡ及びＢに対応するものとなる。
そして、さらにパッドＦ３が電源電圧供給用リードＶＣ
Ｃに結合されると、サブチップはＸアドレス信号Ｘ１３
がロウレベルＬであることを条件に選択状態とされ、パ
ッドＦ３が非接続状態ＮＣとされると、Ｘアドレス信号
Ｘ１３がハイレベルＨであることを条件に選択状態とさ
れる。サブチップＡ及びＢのデータ入出力パッドＤＩＯ
０〜ＤＩＯ７は、ＤＲＡＭパッケージのデータ入出力端
子ＤＩＯ０〜ＤＩＯ７に対応するリードにそれぞれ共通
結合される。
【００６８】一方、図３８に示されるように、パッドＦ
１及びＦ２ならびにＴＣがともに非接続状態ＮＣとされ
ると、サブチップは、８メガ×８ビットのビット構成と
されかつ常時選択状態とされるものとなって、前記図１
２のＤＲＡＭパッケージを構成するサブチップＡ及びＢ
に対応するものとなる。このとき、サブチップＡのデー
タ入出力パッドＤＩＯ０〜ＤＩＯ７は、ＤＲＡＭパッケ
ージのデータ入出力端子ＤＩＯ０〜ＤＩＯ７に対応する
リードにそれぞれ結合され、サブチップＢのデータ入出
力パッドＤＩＯ０〜ＤＩＯ７は、データ入出力端子ＤＩ
Ｏ８〜ＤＩＯ１５に対応するリードにそれぞれ結合され
る。
【００６９】１．６．チップ選択の具体的方法 図３９には、この発明が適用された６４メガＤＲＡＭサ
ブチップに含まれるＸアドレスバッファ２０５の一実施
例の回路図が示されている。また、図４０ないし図４４
には、ＤＲＡＭパッケージのチップ選択方式の他の実施
例のブロック図及びタイミング図がそれぞれ示されてい
る。これらの図をもとに、この実施例の１２８メガＤＲ
ＡＭパッケージのチップ選択の具体的方法とチップ選択
方式の他の実施例について説明する。なお、以下の回路
図において、そのチャンネル（バックゲート）部に矢印
が付されるＭＯＳＦＥＴ（金属酸化物半導体型電界効果
トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶
縁ゲート型電界効果トランジスタの総称とする）はＰチ
ャンネル型であって、矢印の付されないＮチャンネルＭ
ＯＳＦＥＴと区別して示される。
【００７０】１．６．１．選択活性化の方法とＸアドレ
スバッファの構成 この実施例の６４メガＤＲＡＭサブチップのチップ選択
は、前述のように、実質的にＸアドレスバッファ２０５
から出力される内部制御信号ＣＳの論理レベルに従って
選択的に決定され、この内部制御信号ＣＳの論理レベル
は、Ｘアドレス信号Ｘ１３の論理レベルとボンディング
パッドＴＣ及びＦ３に関するボンディングが実行される
かどうかに従って選択的に設定される。
【００７１】パッドＴＣは、図３９に示されるように、
モード設定部２２３の対応する入力回路ＩＣ３に結合さ
れ、その出力信号すなわち内部制御信号ＴＣＤがパッド
ＴＣのボンディング状態に応じて選択的にハイレベル又
はロウレベルとされる。すなわち、パッドＴＣが非接続
状態ＮＣとされるとき、内部制御信号ＴＣＤはロウレベ
ルとされ、パッドＴＣが電源電圧供給用リードＶＣＣに
結合されるとき、内部制御信号ＴＣＤはハイレベルとさ
れる。同様に、パッドＦ３は、モード設定部２２３の対
応する入力回路ＩＣ２に結合され、その出力信号すなわ
ち内部制御信号ＣＳＡは、パッドＦ３が非接続状態ＮＣ
とされるときロウレベルとされ、電源電圧供給用リード
ＶＣＣに結合されるときハイレベルとされる。これらの
内部制御信号ＴＣＤ及びＣＳＡは、Ｘアドレスバッファ
２０５に供給される。
【００７２】Ｘアドレスバッファ２０５は、図３９に示
されるように、その入力端子がアドレス入力パッドＡ１
３に結合される入力回路ＩＣ１を含む。この入力回路Ｉ
Ｃ１は、ロウアドレスストローブ信号ＲＡＳＢがハイレ
ベルとされ内部制御信号ＲＡＳ０がハイレベルとされる
ことで選択的に伝達状態とされ、アドレス入力パッドＡ
１３を介して時分割的に供給されるチップ選択信号すな
わちＸアドレス信号Ｘ１３を取り込む。入力回路ＩＣ１
の出力信号は、内部信号Ｘ１３としてセレクタＳＥＬ１
の一方の入力端子に供給されるとともに、インバータに
よって反転された後、反転内部信号Ｘ１３Ｂとしてセレ
クタＳＥＬ１の他方の入力端子に供給される。セレクタ
ＳＥＬ１の第１の制御端子には、モード設定部２２３か
ら上記内部制御信号ＣＳＡが供給され、その第２の制御
端子には、ノアゲートＮＯ１の出力信号すなわち内部信
号ＲＣＳが供給される。
【００７３】ここで、ノアゲートＮＯ１の一方の入力端
子には、カラムアドレスストローブ信号ＣＡＳＢに従っ
て形成される内部制御信号ＣＡＳ１が供給され、その他
方の入力端子には、ナンドゲートＮＡ１の出力信号が供
給される。このナンドゲートＮＡ１の一対の入力端子に
は、ロウアドレスストローブ信号ＲＡＳＢをもとに形成
される反転内部制御信号ＲＡＳ０Ｂ及びＲＡＳ１Ｂがそ
れぞれ供給される。これにより、ナンドゲートＮＡ１の
出力信号は、反転内部制御信号ＲＡＳ０Ｂ又はＲＡＳ１
Ｂのいずれかがロウレベルとされるとき選択的にハイレ
ベルとされ、ノアゲートＮＯ１の出力信号すなわち内部
信号ＲＣＳは、ナンドゲートＮＡ１の出力信号がハイレ
ベルとされあるいは内部制御信号ＣＡＳ１がハイレベル
とされるとき、選択的にロウレベルとされる。つまり、
内部制御信号ＲＣＳは、ＤＲＡＭサブチップが非選択状
態とされる間ならびにＤＲＡＭサブチップが選択状態と
されてから反転内部制御信号ＲＡＳ０Ｂ又はＲＡＳ１Ｂ
がロウレベルとされあるいは内部制御信号ＣＡＳ１がハ
イレベルとされるまでの間、ハイレベルとされ、ほぼＤ
ＲＡＭサブチップが選択状態とされる間、ロウレベルと
される。
【００７４】内部信号ＲＣＳがハイレベルとされると
き、セレクタＳＥＬ１は伝達状態とされ、内部信号ＲＣ
Ｓがロウレベルとされると非伝達状態とされる。この伝
達状態において、セレクタＳＥＬ１は、内部制御信号Ｃ
ＳＡがロウレベルであると、反転内部信号Ｘ１３Ｂをさ
らに反転して後段のラッチ回路ＬＴ１に伝達し、内部制
御信号ＣＳＡがハイレベルであると、内部信号Ｘ１３Ｂ
を反転して伝達する。つまり、セレクタＳＥＬ１は、パ
ッドＦ３が非接続状態ＮＣとされると、反転内部信号Ｘ
１３ＢすなわちＸアドレス信号Ｘ１３の反転信号をさら
に反転して、言い換えるならばＸアドレス信号Ｘ１３を
反転せずにそのままラッチ回路ＬＴ１に伝達し、パッド
Ｆ３が電源電圧供給用リードＶＣＣにボンディングされ
ると、内部信号Ｘ１３すなわちＸアドレス信号Ｘ１３を
反転してラッチ回路ＬＴ１に伝達する。セレクタＳＥＬ
１によるＸアドレス信号Ｘ１３の伝達動作は、ＤＲＡＭ
サブチップが選択状態とされてから所定の時間が経過し
内部信号ＲＣＳがロウレベルとされることよって停止さ
れる。
【００７５】ラッチ回路ＬＴ１は、上記ナンドゲートＮ
Ａ１の出力信号の反転信号すなわち反転内部信号ＲＳＢ
に従って、選択的にラッチ形態とされる。すなわち、ラ
ッチ回路ＬＴ１は、反転内部信号ＲＳＢがロウレベルと
されるとき、言い換えるならばＤＲＡＭサブチップが選
択状態とされてから所定の時間が経過した時点で選択的
にラッチ形態とされ、セレクタＳＥＬ１を介して伝達さ
れる内部信号Ｘ１３又は反転内部信号Ｘ１３Ｂを保持す
る。ラッチ回路ＬＴ１の出力信号は、ナンドゲートＮＡ
２の一方の入力端子に供給される。このナンドゲートＮ
Ａ２の他方の入力端子には、上記ナンドゲートＮＡ１の
出力信号すなわち内部信号ＲＳが供給される。ナンドゲ
ートＮＡ２の出力信号は、その制御端子に上記内部制御
信号ＴＣＤを受けるトランスファゲートＴＧ１ならびに
１個のインバータを介して出力され、内部制御信号ＣＳ
となる。なお、トランスファゲートＴＧ１の出力端子
は、そのゲートに内部制御信号ＴＣＤの反転信号を受け
るＮチャンネルＭＯＳＦＥＴを介して、回路の接地電位
に結合される。
【００７６】これらのことから、ラッチ回路ＬＴ１によ
って保持される内部信号Ｘ１３又は反転内部信号Ｘ１３
Ｂは、内部信号ＲＳ及び内部制御信号ＴＣＤがハイレベ
ルとされることを条件に、言い換えるならばロウアドレ
スストローブ信号ＲＡＳＢがロウレベルとされかつパッ
ドＴＣが電源電圧供給用リードＶＣＣにボンディングさ
れることを条件にトランスファゲートＴＧ１を伝達さ
れ、内部制御信号ＣＳとなる。つまり、内部制御信号Ｃ
Ｓは、ロウアドレスストローブ信号ＲＡＳＢがハイレベ
ルとされる間、無条件にロウレベルとされ、ロウアドレ
スストローブ信号ＲＡＳＢがロウレベルとされてから所
定の時間が経過すると、パッドＴＣが電源電圧供給用リ
ードＶＣＣにボンディングされていることを条件に、Ｘ
アドレス信号Ｘ１３に従って選択的にハイレベル又はロ
ウレベルとされる。すなわち、内部制御信号ＣＳは、パ
ッドＦ３が非接続状態ＮＣとされる場合、反転内部信号
Ｘ１３Ｂがロウレベルであることを条件に、言い換える
ならばＸアドレス信号Ｘ１３がハイレベルであることを
条件に選択的にハイレベルとされ、パッドＦ３が電源電
圧供給用リードＶＣＣにボンディングされる場合には、
内部信号Ｘ１３がロウレベルであることを条件に、言い
換えるならばＸアドレス信号Ｘ１３がロウレベルである
ことを条件に選択的にハイレベルとされる。その結果、
内部制御信号ＣＳは、図３２の条件に従って形成され、
ＤＲＡＭパッケージを構成する一対のサブチップの選択
条件を決定しうるものとなる。
【００７７】ところで、この実施例のＤＲＡＭサブチッ
プにおいて、内部制御信号ＣＳは、前述のように、Ｘア
ドレス信号Ｘ１３に従って選択的に形成され、このＸア
ドレス信号Ｘ１３は、ロウアドレスストローブ信号ＲＡ
ＳＢの立ち下がりに同期して比較的早いタイミングで供
給される。しかるに、内部制御信号ＣＳは、図４にで
示されるように、ＲＡＳ２系クロック発生部２１０によ
る部制御信号ＸＤＧの形成を選択的に実行させ、Ｘアド
レスデコーダ２０３によるワード線の選択動作を選択的
に実行させて、各サブチップを選択的に活性化するため
に利用することができる。Ｘアドレス信号Ｘ１３の入力
タイミングにさらに余裕がある場合、図４にで示され
るように、内部制御信号ＣＳに従ってＸプリデコーダ２
０４を選択的に動作状態とし、非活性状態とされるサブ
チップの消費電力をさらに１０％程度削減することも可
能である。一方、Ｘアドレス信号Ｘ１３の入力タイミン
グに余裕がない場合、あるいはチップ選択信号がカラム
アドレス信号すなわちＹアドレス信号の一部として供給
される場合には、ＤＲＡＭパッケージを構成する２個の
サブチップを同時に活性化しなくてはならず、図４に
で示されるように、ライトアンプ２１８による記憶デー
タの入力動作あるいはデータ出力バッファ２２１による
出力動作を選択的に実行できるに過ぎない。
【００７８】１．６．２．その他のチップ選択方式 前記実施例の１２８メガＤＲＡＭパッケージでは、一対
のＤＲＡＭサブチップを選択アクセスするためのチップ
選択信号がＸアドレス信号Ｘ１３として供給され、アド
レス入力端子の数が実質的に１本増設される形となる。
これに対処するため、図４０及び図４２に例示されるよ
うに、Ｘアドレス信号及びＹアドレス信号のビット数が
チップ選択信号を含めて同一のビット数となるように設
定することで、ＤＲＡＭパッケージの外部端子数を最適
化することが考えられる。この場合、一般的に言って、
ＤＲＡＭパッケージは、２のｉ乗のロウアドレスと２の
ｉ−ｋ乗のカラムアドレスあるいは２のｉ−ｋ乗のロウ
アドレスと２のｉ乗のカラムアドレスからなるアドレス
空間を持つ２のｋ乗個のサブチップにより構成すること
が必要となり、各サブチップは、ロウアドレス信号とカ
ラムアドレス信号との差分ｋビットに従って選択的にア
クセスされるものとなる。
【００７９】すなわち、図４０の実施例では、ＤＲＡＭ
パッケージは、そのアドレス空間がｉ−１ビットすなわ
ち１２ビットのＸアドレス信号Ｘ０〜Ｘ１１とｉビット
すなわち１３ビットのＹアドレス信号Ｙ０〜Ｙ１２とに
よって選択的に指定される２の１乗個すなわち２個の３
２メガＤＲＡＭサブチップＡ及びＢからなり、チップ選
択信号は、最上位ビットのＸアドレス信号Ｘ１２として
ＤＲＡＭパッケージに供給される。このとき、Ｘアドレ
ス信号Ｘ０〜Ｘ１１ならびにチップ選択信号となるＸア
ドレス信号Ｘ１２は、図４１に示されるように、ロウア
ドレスストローブ信号ＲＡＳＢの立ち下がりに同期して
供給され、Ｙアドレス信号Ｙ０〜Ｙ１２はカラムアドレ
スストローブ信号ＣＡＳＢの立ち下がりに同期して供給
される。しかるに、内部制御信号ＣＳは、比較的早いタ
イミングで選択的に形成できるため、サブチップＡ及び
Ｂを内部制御信号ＣＳに従って選択的に活性化すること
が可能となる。その結果、ＤＲＡＭパッケージとして外
部端子数を最適化しつつ、その低消費電力化を図ること
ができるものである。
【００８０】一方、図４２の実施例では、ＤＲＡＭパッ
ケージは、そのアドレス空間がｉビットすなわち１３ビ
ットのＸアドレス信号Ｘ０〜Ｘ１２とｉ−１ビットすな
わち１２ビットのＹアドレス信号Ｙ０〜Ｙ１１とによっ
て選択的に指定される２の１乗個すなわち２個の３２メ
ガＤＲＡＭサブチップＡ及びＢからなり、チップ選択信
号は、最上位ビットのＹアドレス信号Ｙ１２としてＤＲ
ＡＭパッケージに供給される。このとき、Ｘアドレス信
号Ｘ０〜Ｘ１２は、図４３及び図４４に示されるよう
に、ロウアドレスストローブ信号ＲＡＳＢの立ち下がり
に同期して供給され、Ｙアドレス信号Ｙ０〜Ｙ１１なら
びにチップ選択信号となるＹアドレス信号Ｙ１２はカラ
ムアドレスストローブ信号ＣＡＳＢの立ち下がりに同期
して供給される。しかるに、内部制御信号ＣＳは、比較
的遅いタイミングで選択的に形成される結果となり、サ
ブチップＡ及びＢを内部制御信号ＣＳに従って選択的に
活性化することはできない。この場合、ライトアンプ２
１８に供給される内部制御信号ＷＰあるいはデータ出力
バッファ２２１に供給される内部制御信号ＤＯＣをチッ
プ選択信号すなわちＹアドレス信号Ｙ１２に従って選択
的に形成し、記憶データの入力又は出力動作を選択的に
実行することができる。
【００８１】１．７．評価 以上のように、この実施例のＤＲＡＭパッケージは、い
わゆるダブルチップパッケージ方式を採り、配線手段と
なるリードフレームをはさんで対向して搭載される一対
のＤＲＡＭサブチップをその基本構成とする。これらの
サブチップは、チップ選択信号として供給される最上位
ビットのＸアドレス信号又はＹアドレス信号に従って選
択的に活性化されあるいは記憶データの入力又は出力動
作を選択的に実行する。これらの結果、 （１）パッケージの放熱特性や製品歩留まりを犠牲にす
ることなく、同一サイズの複数のサブチップを搭載しう
る効果的なチップ搭載方式を実現できる。 （２）パッケージサイズの大型化を抑制しつつ、ＤＲＡ
Ｍパッケージ等の大容量化及び低消費電力化を推進でき
る。 （３）ほぼ同じパッケージサイズで、１個のＤＲＡＭチ
ップからなるパッケージの複数倍の記憶容量を有するＤ
ＲＡＭパッケージ等を実現し、ＤＲＡＭチップ等におけ
る記憶容量の限界を拡大できる。 （４）図４５に示されるように、パッケージを１個の半
導体チップで構成する場合には、信号は、抵抗Ｒと寄生
容量Ｃとによって決まる比較的大きな遅延時間をもって
伝達されるが、図４６に例示されるように、パッケージ
をｋ個のサブチップにより構成しこれらのサブチップを
選択的に活性化する場合には、抵抗Ｒ及び寄生容量Ｃを
実質的にｋ分の１に削減できるため、パッケージとして
の遅延時間を実質的にｋの２乗分の１に削減し、その動
作を高速化することができる。 （５）対をなすサブチップのボンディングパッドを、半
導体基板面のＸ軸又はＹ軸の中央部に直線状に配置する
ことで、容易にその面対称性を実現し、従来のＬＯＣ技
術によるボンディングを利用することができる。 （６）対をなすサブチップを対応するリードフレームに
接合した後、これらのサブチップ及びリードフレームを
張合することで、従来のワイヤボンディング技術を用い
て容易にダブルチップパッケージ方式を実現することが
できる。 （７）リードフレームを張合する場合に、一方のリード
フレームを切断して接合し、その切断部ならびに接合部
を封止用樹脂の内部に保護することで、水分等の浸入を
防止し、パッケージの耐久性を高めることができる。 （８）それぞれリードフレームを介して張合された複数
対のサブチップを、その表面に直角をなす方向に積み上
げ、各リードフレームの対応するリードをそれぞれ共通
結合することで、複数対のサブチップを容易に積層化
し、パッケージの大容量化を推進することができる。 （９）メモリパッケージを、それぞれのアドレス空間が
ｉ−ｋビットのロウアドレス信号とｉビットのカラムア
ドレス信号あるいはｉビットのロウアドレス信号とｉ−
ｋビットのカラムアドレス信号に従って選択的に指定さ
れる２のｋ乗個のメモリサブチップによって構成し、こ
れらのサブチップをロウアドレス信号及びカラムアドレ
ス信号の差分ｋビットに従って選択的に活性化すること
で、複数のサブチップからなるメモリパッケージの低消
費電力化を推進しつつ、その外部端子数を最適化でき
る。 （１０）サブチップと対応するリードフレームとを接合
するための絶縁フィルムを、リードフレームの各リード
にそって櫛形に切断することで、その実質的な接合面積
を削減し、温度変化にともなう絶縁フィルムの剥離を防
止できる。等の効果が得られる。その結果、ＤＲＡＭパ
ッケージ等を基本構成とするメモリシステム等の実装効
率を高め、その低コスト化を推進できるものである。
【００８２】２．パーシャルチップによる６４メガＤＲ
ＡＭパッケージ 前記１２８メガＤＲＡＭパッケージでは、そのすべての
アドレス空間が正常に機能しうるいわゆるフルチップを
組み合わせることで、パッケージとしての大容量化及び
低消費電力化を推進する方法といくつかの実施例につい
て述べたが、この発明によるダブルチップパッケージ方
式は、そのアドレス空間の一部が正常に機能しうるいわ
ゆるパーシャルチップを組み合わせてＤＲＡＭパッケー
ジ等を構成し、パーシャルチップを救済する手段として
用いることもできる。
【００８３】２．２．選択アクセスされる２個の６４メ
ガＤＲＡＭパーシャルチップによる６４メガＤＲＡＭパ
ッケージ 図４７には、この発明が適用された６４メガＤＲＡＭパ
ッケージの第１の実施例のブロック図が示されている。
また、図４８及び図４９には、図４７のＤＲＡＭパッケ
ージに含まれるＸアドレスバッファ２０５及びモード設
定部２２３の一実施例の部分的な回路図が示され、図５
３には、図４７のＤＲＡＭパッケージを構成する６４メ
ガＤＲＡＭパーシャルチップのボンディングオプション
に関する一実施例の接続一覧表が示されている。これら
の図をもとに、この実施例のＤＲＡＭパッケージの概要
とチップ選択の具体的な方法について説明する。なお、
以下の図において、ＤＲＡＭパッケージを構成する６４
メガＤＲＡＭパーシャルチップは、前記１２８メガＤＲ
ＡＭパッケージを構成する６４メガＤＲＡＭサブチップ
を基本的に踏襲する。また、ＤＲＡＭパッケージを構成
する一対のパーシャルチップは、前記１２８メガＤＲＡ
Ｍパッケージの場合と同様に、ダブルチップパッケージ
方式によって搭載される。さらに、この章のブロック図
では、各パーシャルチップの正常でない部分が、斜線を
付して表される。
【００８４】２．１．１．ブロック構成 この実施例の６４メガＤＲＡＭパッケージは、図４７に
示されるように、それぞれのロウアドレス空間の二分の
１が正常に機能しうる２個の６４メガＤＲＡＭパーシャ
ルチップＡ及びＢを基本として構成される。この実施例
において、各パーシャルチップの正常に機能しうる部分
は、特に制限されないが、ロウアドレス空間の低アドレ
ス側すなわちＸアドレス信号Ｘ１２がロウレベルとされ
ることによって指定される部分である。パーシャルチッ
プＡ及びＢのアドレス入力パッドＡ０〜Ａ１３は、ＤＲ
ＡＭパッケージの対応するアドレス入力端子Ａ０〜Ａ１
３にそれぞれ共通結合され、そのデータ入力パッドＤｉ
ｎ及びデータ出力パッドＤｏｕｔは、ＤＲＡＭパッケー
ジのデータ入力端子Ｄｉｎ及びデータ出力端子Ｄｏｕｔ
にそれぞれ共通結合される。
【００８５】パーシャルチップＡ及びＢには、前記実施
例の６４メガＤＲＡＭサブチップのモード設定用パッド
に加えて、その正常に機能しうる部分を選択的に指定す
るための３個のモード設定用パッドＰＴＡならびにＰＴ
Ｘ及びＰＴＹが設けられる。このうち、パッドＰＴＸ及
びＰＴＹは、図５３に示されるように、通常、非接続状
態ＮＣとされ、パーシャルチップのロウアドレス空間又
はカラムアドレス空間が部分的に正常に機能する場合に
おいて、それぞれ選択的に電源電圧供給用リードＶＣＣ
にボンディングされる。一方、パッドＰＴＡは、ロウア
ドレス空間又はカラムアドレス空間の低アドレス側すな
わちＸアドレス信号Ｘ１２又はＹアドレス信号Ｙ１２が
ロウレベルとされることによって指定される部分が正常
とされる場合に、電源電圧供給用リードＶＣＣにボンデ
ィングされ、高アドレス側すなわちＸアドレス信号Ｘ１
２又はＹアドレス信号Ｙ１２がハイレベルとされること
によって指定される部分が正常とされる場合に、非接続
状態ＮＣとされる。なお、ボンディングパッドＴＣ及び
Ｆ３は、前記１２８メガＤＲＡＭパッケージの場合と同
様に、パーシャルチップＡ及びＢを選択的に活性化しあ
るいはそのチップ選択条件を選択的に設定するために用
いられる。
【００８６】図４７において、パーシャルチップＡ及び
ＢのパッドＰＴＡ及びＰＴＸは、ともに電源電圧供給用
リードＶＣＣにボンディングされ、パッドＰＴＹは非接
続状態ＮＣとされる。このため、各パーシャルチップで
は、後述するように、内部アドレス信号ＢＸ１２が強制
的にロウレベルとされ、正常に機能しうる低アドレス側
のロウアドレス空間が定常的に指定される。一方、パー
シャルチップＡ及びＢでは、パッドＴＣがともに電源電
圧供給用リードＶＣＣにボンディングされ、パッドＦ３
は、パーシャルチップＡ側で電源電圧供給用リードＶＣ
Ｃに結合され、パーシャルチップＢ側で非接続状態ＮＣ
とされる。これにより、パーシャルチップＡの内部制御
信号ＣＳは、Ｘアドレス信号Ｘ１２がロウレベルである
ことを条件にハイレベルとされ、パーシャルチップＢの
内部制御信号ＣＳは、Ｘアドレス信号Ｘ１２がハイレベ
ルであることを条件にハイレベルとされる。
【００８７】これらのことから、パーシャルチップＡ及
びＢは、その記憶容量が３２メガビットに半減したこと
を除き、前記図１の１２８メガＤＲＡＭパッケージを構
成する６４メガＤＲＡＭサブチップＡ及びＢと実質的に
同様に機能する。その結果、図４７のＤＲＡＭパッケー
ジは、いわゆる６４メガＤＲＡＭパッケージとして機能
するものとなる。このとき、ＤＲＡＭパッケージは、図
４７から明らかなように、そのすべてのアドレス空間が
正常に機能しうる１個の６４メガＤＲＡＭチップからな
る６４メガＤＲＡＭパッケージと全く同一のインタフェ
ースを持つものとされる。また、そのリフレッシュサイ
クルは、同様に８キロサイクル／６４ｍｓとされ、その
並列テストも、同様に実施することができる。このこと
は、２個のパーシャルチップからなるこのＤＲＡＭパッ
ケージが、１個のフルチップからなる６４メガＤＲＡＭ
パッケージに置き換え可能なことを示すものであり、こ
のダブルチップパッケージ方式が、実質的に６４メガＤ
ＲＡＭチップの製品歩留まりを高める効果を持つことを
示すものである。
【００８８】２．１．２．選択活性化の方法とＸアドレ
スバッファの構成 図４８において、各パーシャルチップのパッドＦ３，Ｔ
Ｃ，ＰＴＡ及びＰＴＸは、モード設定部２２３の対応す
る入力回路ＩＣ２ないしＩＣ５の入力端子にそれぞれ結
合され、その出力信号すなわち内部制御信号ＣＳＡ，Ｔ
ＣＤ，ＰＡＤ及びＰＸＤをそれぞれ選択的にハイレベル
又はロウレベルとする。すなわち、内部制御信号ＣＳ
Ａ，ＴＣＤ，ＰＡＤ及びＰＸＤは、対応するパッドＦ
３，ＴＣ，ＰＴＡ及びＰＴＸが非接続状態ＮＣとされる
ときそれぞれロウレベルとされ、対応するパッドが電源
電圧供給用リードＶＣＣにボンディングされるときそれ
ぞれハイレベルとされる。内部制御信号ＣＳＡ，ＴＣ
Ｄ，ＰＡＤ及びＰＸＤは、Ｘアドレスバッファ２０５に
供給される。
【００８９】一方、アドレス入力パッドＡ１２は、図４
８に示されるように、Ｘアドレスバッファ２０５の入力
回路ＩＣ６の入力端子に結合される。入力回路ＩＣ６
は、内部制御信号ＲＡＳ０がハイレベルとされることで
選択的に伝達状態とされ、アドレス入力パッドＡ１２を
介して時分割的に供給されるＸアドレス信号Ｘ１２をセ
レクタＳＥＬ２の一方の入力端子に伝達する。セレクタ
ＳＥＬ２の他方の入力端子は、インバータを介してその
出力端子に結合され、ラッチ回路を構成する。また、セ
レクタＳＥＬ２の制御端子には、内部制御信号ＸＬが供
給される。これにより、セレクタＳＥＬ２は、内部制御
信号ＸＬがロウレベルとされることを条件に伝達状態と
され、内部制御信号ＸＬがハイレベルとされることでラ
ッチ形態とされる。このラッチ回路の反転出力信号は、
インバータによって反転された後、内部信号Ｘ１２とさ
れ、その非反転出力信号は、同様にインバータによって
反転された後、反転内部信号Ｘ１２Ｂとされる。
【００９０】セレクタＳＥＬ２から出力される反転内部
信号Ｘ１２Ｂは、トランスファゲートＴＧ２を介してナ
ンドゲートＮＡ５の一方の入力端子に供給され、内部信
号Ｘ１２は、後述するセレクタＳＥＬ３の他方の入力端
子に供給されるとともに、トランスファゲートＴＧ３を
介してナンドゲートＮＡ６の一方の入力端子に供給され
る。トランスファゲートＴＧ２及びＴＧ３の制御端子に
は、内部制御信号ＰＸＤが供給される。また、ナンドゲ
ートＮＡ５及びＮＡ６の他方の入力端子には、内部制御
信号ＡＧが共通に供給される。これにより、内部信号Ｘ
１２及び反転内部信号Ｘ１２Ｂは、内部制御信号ＰＸＤ
がロウレベルとされることを条件に、対応するナンドゲ
ートＮＡ５及びＮＡ６の一方の入力端子に伝達され、さ
らに内部制御信号ＡＧがハイレベルとされることを条件
に、反転内部アドレス信号ＢＸ１２Ｂ又は内部アドレス
信号ＢＸ１２となる。
【００９１】ナンドゲートＮＡ５及びＮＡ６の一方の入
力端子と回路の電源電圧及び接地電位との間には、ナン
ドゲートＮＡ３又はＮＡ４の出力信号又はその反転信号
を所定の組み合わせで受ける一対のＰチャンネルＭＯＳ
ＦＥＴ及びＮチャンネルＭＯＳＦＥＴからなるレベル設
定回路ＬＳ１及びＬＳ２がそれぞれ設けられる。ナンド
ゲートＮＡ３の一方の入力端子には内部制御信号ＰＡＤ
が供給され、ナンドゲートＮＡ４の一方の入力端子には
その反転信号が供給される。ナンドゲートＮＡ３及びＮ
Ａ４の他方の入力端子には、内部制御信号ＰＸＤが共通
に供給される。これにより、ナンドゲートＮＡ５及びＮ
Ａ６の一方の入力端子は、内部制御信号ＰＸＤがロウレ
ベルとされるとき、トランスファゲートＴＧ２又はＴＧ
３を介して伝達される反転内部信号Ｘ１２Ｂ又は内部信
号Ｘ１２に従ったレベルとなり、内部制御信号ＰＸＤが
ハイレベルとされるとき、内部制御信号ＰＡＤに従って
選択的にかつ強制的にハイレベル又はロウレベルとされ
る。
【００９２】すなわち、内部制御信号ＰＡＤがロウレベ
ルとされるとき、ナンドゲートＮＡ４の出力信号がロウ
レベルとなり、レベル設定回路ＬＳ１のＮチャンネルＭ
ＯＳＦＥＴとレベル設定回路ＬＳ２のＰチャンネルＭＯ
ＳＦＥＴが同時にオン状態となる。このため、ナンドゲ
ートＮＡ５の一方の入力端子はロウレベルとされ、ナン
ドゲートＮＡ６の一方の入力端子はハイレベルとされ
る。その結果、反転内部アドレス信号ＢＸ１２Ｂが強制
的にロウレベルとされ、内部アドレス信号ＢＸ１２はハ
イレベルのままとされる。一方、内部制御信号ＰＡＤが
ハイレベルとされると、ナンドゲートＮＡ３の出力信号
がロウレベルとなり、レベル設定回路ＬＳ１のＰチャン
ネルＭＯＳＦＥＴとレベル設定回路ＬＳ２のＮチャンネ
ルＭＯＳＦＥＴが同時にオン状態となる。このため、ナ
ンドゲートＮＡ５の一方の入力端子はハイレベルとさ
れ、ナンドゲートＮＡ６の一方の入力端子がロウレベル
とされる。その結果、内部アドレス信号ＢＸ１２が強制
的にロウレベルとされ、反転内部アドレス信号ＢＸ１２
Ｂはハイレベルのままとされる。つまり、各パーシャル
チップの内部アドレス信号ＢＸ１２は、図５３に示され
るように、パッドＰＴＸが電源電圧供給用リードＶＣＣ
にボンディングされかつパッドＰＴＡが非接続状態ＮＣ
とされることを条件に強制的にハイレベルとされ、パッ
ドＰＴＸ及びＰＴＡがともに電源電圧供給用リードＶＣ
Ｃにボンディングされることを条件に強制的にロウレベ
ルとされるものとなる。なお、パッドＰＴＸが非接続状
態ＮＣとされるとき、内部アドレス信号ＢＸ１２は、Ｘ
アドレス信号Ｘ１２に従ってハイレベル又はロウレベル
とされる。
【００９３】次に、アドレス入力パッドＡ１３は、図４
９に示されるように、Ｘアドレスバッファ２０５の入力
回路ＩＣ１に結合される。この入力回路ＩＣ１は、内部
制御信号ＲＡＳ０がハイレベルとされることを条件に選
択的に伝達状態とされ、アドレス入力パッドＡ１３を介
して時分割的に供給されるＸアドレス信号Ｘ１３を、内
部信号Ｘ１３として、セレクタＳＥＬ３の一方の入力端
子に伝達する。セレクタＳＥＬ３の他方の入力端子に
は、上記内部信号Ｘ１２が供給される。また、セレクタ
ＳＥＬ３の制御端子には、内部信号ＰＸすなわち内部制
御信号ＰＸＤが供給される。これにより、セレクタＳＥ
Ｌ３は、内部制御信号ＰＸＤがロウレベルとされると
き、内部信号Ｘ１３を反転内部信号Ｘ１２３Ｂとして伝
達し、内部制御信号ＰＸＤがハイレベルとされるとき、
内部信号Ｘ１２を反転内部信号Ｘ１２３Ｂとして伝達す
る。
【００９４】反転内部信号Ｘ１２３Ｂは、セレクタＳＥ
Ｌ４の一方の入力端子に供給されるとともに、インバー
タにより反転された後、セレクタＳＥＬ４の他方の入力
端子に供給される。このセレクタＳＥＬ４の第１の制御
端子には、モード設定部２２３から内部制御信号ＣＳＡ
が供給され、その第２の制御端子には、ノアゲートＮＯ
１の出力信号すなわち内部信号ＲＣＳが供給される。つ
まり、セレクタＳＥＬ４は、実質的に図３９のセレクタ
ＳＥＬ１と同様な機能を果たし、内部制御信号ＣＳＡ及
び内部信号ＲＣＳに従って反転内部信号Ｘ１２３Ｂ又は
その反転信号を選択的に内部信号ＰＣＳとしてラッチ回
路ＬＴ１に伝達するものとなる。なお、図４９におい
て、ナンドゲートＮＡ１及びＮＡ２，ノアゲートＮＯ
１，ラッチ回路ＬＴ１ならびにトランスファゲートＴＧ
１は、図３９のナンドゲートＮＡ１及びＮＡ２，ノアゲ
ートＮＯ１，ラッチ回路ＬＴ１ならびにトランスファゲ
ートＴＧ１とそれぞれそのまま対応し、同様な機能を果
たす。
【００９５】これらのことから、内部制御信号ＣＳは、
内部制御信号ＰＸＤがロウレベルとされるとき、図３９
の場合と同様に、Ｘアドレス信号Ｘ１３に従って選択的
にハイレベル又はロウレベルとされ、内部制御信号ＰＸ
Ｄがハイレベルとされると、Ｘアドレス信号Ｘ１２に従
って選択的にハイレベル又はロウレベルとされるものと
なる。すなわち、内部制御信号ＣＳは、内部制御信号Ｔ
ＣＤ及びＣＳＡがハイレベルとされる場合、Ｘアドレス
信号Ｘ１２と同じ論理レベルとされ、Ｘアドレス信号Ｘ
１２がハイレベルであることを条件に選択的にハイレベ
ルとされる。一方、内部制御信号ＴＣＤがハイレベルと
され内部制御信号ＣＳＡがロウレベルとされる場合に
は、Ｘアドレス信号Ｘ１２を反転した論理レベルとさ
れ、Ｘアドレス信号Ｘ１２がロウレベルであることを条
件に選択的にハイレベルとされる。つまり、各パーシャ
ルチップは、図５３に示されるように、パッドＴＣが電
源電圧供給用リードＶＣＣにボンディングされかつパッ
ドＰＴＸが非接続状態ＮＣとされる場合には、Ｘアドレ
ス信号Ｘ１３に従って選択的に選択状態とされ、パッド
ＴＣ及びＰＴＸがともに電源電圧供給用リードＶＣＣに
ボンディングされる場合には、パッドＰＴＡのボンディ
ング状態に応じて、Ｘアドレス信号Ｘ１２のハイレベル
又はロウレベルを受けて選択的に選択状態とされるもの
となる。
【００９６】２．２．同時アクセスされる２個の６４メ
ガＤＲＡＭパーシャルチップによる６４メガＤＲＡＭパ
ッケージ 図５０には、この発明が適用された６４メガＤＲＡＭパ
ッケージの第２の実施例のブロック図が示されている。
また、図５１及び図５２には、図５０のＤＲＡＭパッケ
ージに含まれるＹアドレスバッファ２０９及びモード設
定部２２３の一実施例の部分的な回路図が示され、図５
３には、図５０のＤＲＡＭパッケージを構成する６４メ
ガＤＲＡＭパーシャルチップのボンディングオプション
に関する一実施例の一覧表が示されている。これらの図
をもとに、この実施例のＤＲＡＭパッケージの概要とＩ
Ｏ選択実行の具体的な方法について説明する。
【００９７】２．２．１．ブロック構成 この実施例の６４メガＤＲＡＭパッケージは、図５０に
示されるように、それぞれのカラムアドレス空間の二分
の１が正常に機能しうる２個の６４メガＤＲＡＭパーシ
ャルチップＡ及びＢを基本として構成される。この実施
例において、各パーシャルチップの正常に機能しうる部
分は、特に制限されないが、カラムアドレス空間の低ア
ドレス側すなわちＹアドレス信号Ｙ１２がロウレベルと
されることによって指定される部分である。パーシャル
チップＡ及びＢのアドレス入力パッドＡ０〜Ａ１３は、
ＤＲＡＭパッケージの対応するアドレス入力端子Ａ０〜
Ａ１３にそれぞれ共通結合され、そのデータ入力パッド
Ｄｉｎ及びデータ出力パッドＤｏｕｔは、ＤＲＡＭパッ
ケージのデータ入力端子Ｄｉｎ及びデータ出力端子Ｄｏ
ｕｔにそれぞれ共通結合される。
【００９８】図５０において、パーシャルチップＡ及び
ＢのパッドＰＴＡ及びＰＴＹは、ともに電源電圧供給用
リードＶＣＣにボンディングされ、パッドＰＴＸは非接
続状態ＮＣとされる。このため、各パーシャルチップで
は、後述するように、内部アドレス信号ＢＹ１２が強制
的にロウレベルとされ、正常に機能しうる低アドレス側
のカラムアドレス空間が定常的に指定される。一方、パ
ーシャルチップＡ及びＢでは、パッドＴＣが非接続状態
ＮＣとされ、パッドＦ３は、パーシャルチップＡ側で電
源電圧供給用リードＶＣＣに結合され、パーシャルチッ
プＢ側で非接続状態ＮＣとされる。これにより、パーシ
ャルチップＡでは、後述するように、ライトアンプ２１
８による記憶データの出力動作を選択的に実行するため
の内部制御信号ＷＰあるいはデータ出力バッファ２２１
による記憶データの出力動作を選択的に実行するための
内部制御信号ＤＯＣが、Ｙアドレス信号Ｙ１２がロウレ
ベルであることを条件にハイレベルとされ、パーシャル
チップＢでは、Ｙアドレス信号Ｙ１２がハイレベルであ
ることを条件にハイレベルとされる。
【００９９】これらのことから、パーシャルチップＡ及
びＢは、その記憶容量が３２メガビットに半減されしか
も常に同時アクセスされ記憶データの入力又は出力動作
のみを選択的に実行することを除いて、前記図１の１２
８メガＤＲＡＭパッケージを構成する６４メガＤＲＡＭ
サブチップＡ及びＢと実質的に同様に機能する。その結
果、図５０のＤＲＡＭパッケージは、いわゆる６４メガ
ＤＲＡＭパッケージとして機能するものとなる。このと
き、ＤＲＡＭパッケージは、図５０から明らかなよう
に、実質的にそのすべてのアドレス空間が正常に機能し
うる１個の６４メガＤＲＡＭチップからなる６４メガＤ
ＲＡＭパッケージと全く同一のインタフェースを持つも
のとされ、そのリフレッシュサイクルも同様に８キロサ
イクル／６４ｍｓとされる。このことは、このＤＲＡＭ
パッケージが、１個のフルチップからなる６４メガＤＲ
ＡＭパッケージに置き換え可能なことを示すものであ
り、これによって６４メガＤＲＡＭチップの実質的な製
品歩留まりが高めるられることを示すものである。な
お、この実施例の場合、各サブチップにおける記憶デー
タの並列テストは４ビットを単位として実行されるた
め、ＤＲＡＭパッケージ全体の並列テストに要する時間
は、１個のフルチップからなる６４メガＤＲＡＭパッケ
ージに比較して２倍となる。
【０１００】２．２．２．ＩＯ選択実行の方法とＹアド
レスバッファの構成図５１において、各パーシャルチッ
プのパッドＦ３，ＴＣ，ＰＴＡ及びＰＴＹは、モード設
定部２２３の対応する入力回路ＩＣ２ないしＩＣ４なら
びにＩＣ７の入力端子にそれぞれ結合され、その出力信
号すなわち内部制御信号ＣＳＡ，ＴＣＤ，ＰＡＤ及びＰ
ＹＤをそれぞれ選択的にハイレベル又はロウレベルとす
る。すなわち、内部制御信号ＣＳＡ，ＴＣＤ，ＰＡＤ及
びＰＹＤは、対応するパッドＦ３，ＴＣ，ＰＴＡ及びＰ
ＴＹが非接続状態ＮＣとされるときそれぞれロウレベル
とされ、対応するパッドが電源電圧供給用リードＶＣＣ
にボンディングされるときそれぞれハイレベルとされ
る。内部制御信号ＣＳＡ，ＴＣＤ，ＰＡＤ及びＰＹＤ
は、Ｙアドレスバッファ２０９に供給される。
【０１０１】一方、アドレス入力パッドＡ１２は、図５
１に示されるように、Ｙアドレスバッファ２０９の入力
回路ＩＣ６の入力端子に結合される。入力回路ＩＣ６
は、内部制御信号ＲＡＳ０がハイレベルとされることで
選択的に伝達状態とされ、アドレス入力パッドＡ１２を
介して時分割的に供給されるＹアドレス信号Ｙ１２をセ
レクタＳＥＬ５の一方の入力端子に伝達する。セレクタ
ＳＥＬ５の他方の入力端子は、インバータを介してその
出力端子に結合され、ラッチ回路を構成する。また、セ
レクタＳＥＬ５の制御端子には、内部制御信号ＹＬが供
給される。これにより、セレクタＳＥＬ５は、内部制御
信号ＹＬがロウレベルとされることを条件に伝達状態と
され、内部制御信号ＹＬがハイレベルとされることでラ
ッチ形態とされる。このラッチ回路の反転出力信号は、
インバータによって反転された後、内部信号Ｙ１２とさ
れ、その非反転出力信号は、同様にインバータによって
反転された後、反転内部信号Ｙ１２Ｂとされる。
【０１０２】セレクタＳＥＬ５から出力される反転内部
信号Ｙ１２Ｂは、後述するナンドゲートＮＡ１２の第１
の入力端子に供給されるとともに、トランスファゲート
ＴＧ４を介してナンドゲートＮＡ９の一方の入力端子に
供給される。同様に、内部信号Ｙ１２は、後述するナン
ドゲートＮＡ１１の第１の入力端子に供給されるととも
に、トランスファゲートＴＧ５を介してナンドゲートＮ
Ａ１０の一方の入力端子に供給される。トランスファゲ
ートＴＧ４及びＴＧ５の制御端子には、内部制御信号Ｐ
ＹＤが供給される。また、ナンドゲートＮＡ９及びＮＡ
１０の他方の入力端子には、内部制御信号ＡＧが共通に
供給される。これにより、内部信号Ｙ１２及び反転内部
信号Ｙ１２Ｂは、内部制御信号ＰＹＤがロウレベルとさ
れることを条件に、対応するナンドゲートＮＡ９及びＮ
Ａ１０の一方の入力端子に伝達され、さらに内部制御信
号ＡＧがハイレベルとされることを条件に、反転内部ア
ドレス信号ＢＹ１２Ｂ又は内部アドレス信号ＢＹ１２と
なる。
【０１０３】ナンドゲートＮＡ９及びＮＡ１０の一方の
入力端子と回路の電源電圧及び接地電位との間には、ナ
ンドゲートＮＡ７又はＮＡ８の出力信号又はその反転信
号を所定の組み合わせで受ける一対のＰチャンネルＭＯ
ＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴからなるレベル
設定回路ＬＳ３及びＬＳ４がそれぞれ設けられる。この
うち、ナンドゲートＮＡ７の一方の入力端子には、内部
制御信号ＰＡＤが供給され、ナンドゲートＮＡ８の一方
の入力端子にはその反転信号が供給される。ナンドゲー
トＮＡ７及びＮＡ８の他方の入力端子には、内部制御信
号ＰＹＤが共通に供給される。これにより、ナンドゲー
トＮＡ９及びＮＡ１０の一方の入力端子は、内部制御信
号ＰＹＤがロウレベルとされるとき、トランスファゲー
トＴＧ４又はＴＧ５を介して伝達される反転内部信号Ｙ
１２Ｂ又は内部信号Ｙ１２に従ったレベルとなり、内部
制御信号ＰＹＤがハイレベルとされるとき、内部制御信
号ＰＡＤに従って選択的にかつ強制的にハイレベル又は
ロウレベルとされる。
【０１０４】すなわち、内部制御信号ＰＡＤがロウレベ
ルとされるとき、ナンドゲートＮＡ８の出力信号がロウ
レベルとなり、レベル設定回路ＬＳ３のＮチャンネルＭ
ＯＳＦＥＴとレベル設定回路ＬＳ４のＰチャンネルＭＯ
ＳＦＥＴが同時にオン状態となる。このため、ナンドゲ
ートＮＡ９の一方の入力端子はロウレベルとされ、ナン
ドゲートＮＡ１０の一方の入力端子はハイレベルとされ
る。その結果、反転内部アドレス信号ＢＹ１２Ｂが強制
的にロウレベルとされ、内部アドレス信号ＢＹ１２はハ
イレベルのままとされる。一方、内部制御信号ＰＡＤが
ハイレベルとされると、ナンドゲートＮＡ７の出力信号
がロウレベルとなり、レベル設定回路ＬＳ３のＰチャン
ネルＭＯＳＦＥＴとレベル設定回路ＬＳ４のＮチャンネ
ルＭＯＳＦＥＴが同時にオン状態となる。このため、ナ
ンドゲートＮＡ９の一方の入力端子はハイレベルとさ
れ、ナンドゲートＮＡ１０の一方の入力端子がロウレベ
ルとされる。その結果、内部アドレス信号ＢＹ１２が強
制的にロウレベルとされ、反転内部アドレス信号ＢＹ１
２Ｂはハイレベルのままとされる。つまり、各パーシャ
ルチップの内部アドレス信号ＢＹ１２は、図５３に示さ
れるように、パッドＰＴＹが電源電圧供給用リードＶＣ
ＣにボンディングされかつパッドＰＴＡが非接続状態Ｎ
Ｃとされることを条件に強制的にハイレベルとされ、パ
ッドＰＴＹ及びＰＴＡがともに電源電圧供給用リードＶ
ＣＣにボンディングされることを条件に強制的にロウレ
ベルとされるものとなる。なお、パッドＰＴＹが非接続
状態ＮＣとされるとき、内部アドレス信号ＢＹ１２は、
Ｙアドレス信号Ｙ１２に従ってハイレベル又はロウレベ
ルとされる。
【０１０５】Ｙアドレスバッファ２０９は、図５２に示
されるように、さらに３個の３入力ナンドゲートＮＡ１
１〜ＮＡ１３を含む。このうち、ナンドゲートＮＡ１１
及びＮＡ１２の第１の入力端子には、前述のように、内
部信号Ｙ１２及び反転内部信号Ｙ１２Ｂがそれぞれ供給
され、その第３の入力端子には、内部制御信号ＰＹＤが
共通に供給される。また、ナンドゲートＮＡ１２の第２
の入力端子には、内部制御信号ＣＳＡが供給され、ナン
ドゲートＮＡ１１の第２の入力端子にはその反転信号が
供給される。一方、ナンドゲートＮＡ１１の出力信号
は、ナンドゲートＮＡ１３の第１の入力端子に供給さ
れ、ナンドゲートＮＡ１２の出力信号は、その第２の入
力端子に供給される。ナンドゲートＮＡ１３の第３の入
力端子には、内部制御信号ＰＹＤが供給される。ナンド
ゲートＮＡ１３の出力信号は、内部制御信号ＩＯＣとし
て、ＷＥ系クロック発生部２１５のナンドゲートＮＡ１
４ならびにＣＡＳ系クロック発生部２１３のナンドゲー
トＮＡ１５の一方の入力端子に共通に供給される。この
うち、ナンドゲートＮＡ１４の他方の入力端子には、Ｗ
Ｅ系クロック発生部２１５の図示されない前段回路によ
って形成される内部制御信号ＷＰＩが供給され、ナンド
ゲートＮＡ１５の他方の入力端子には、ＣＡＳ系クロッ
ク発生部２１３の図示されない前段回路によって形成さ
れる内部制御信号ＤＯＣＩが供給される。ナンドゲート
ＮＡ１４の出力信号は、インバータにより反転された
後、前記内部制御信号ＷＰとしてライトアンプ２１８に
供給される。同様に、ナンドゲートＮＡ１５の出力信号
は、インバータにより反転された後、前記内部制御信号
ＤＯＣとしてデータ出力バッファ２２１に供給される。
なお、上記内部制御信号ＷＰＩは、パーシャルチップＡ
及びＢが書き込みモードで選択状態とされるとき所定の
タイミングで一時的にハイレベルとされ、内部制御信号
ＤＯＣは、各パーシャルチップが読み出しモードで選択
状態とされるとき所定のタイミングでハイレベルとされ
る。
【０１０６】これらのことから、内部制御信号ＩＯＣ
は、内部制御信号ＰＹＤがハイレベルとされる場合に
は、内部制御信号ＣＳＡがロウレベルとされかつ内部信
号Ｙ１２がハイレベルとされることを条件に選択的にハ
イレベルとされ、あるいは内部制御信号ＣＳＡがハイレ
ベルとされかつ反転内部信号Ｙ１２Ｂがハイレベルとさ
れることを条件に選択的にハイレベルとされる。内部制
御信号ＰＹＤがロウレベルとされる場合、内部制御信号
ＩＯＣは、内部制御信号ＣＳＡならびに内部信号Ｙ１２
及び反転内部信号Ｙ１２Ｂに関係なく、定常的にハイレ
ベルとされる。そして、この内部制御信号ＩＯＣがハイ
レベルとされることを条件に、内部制御信号ＷＰが内部
制御信号ＷＰＩに従ってハイレベルとされ、内部制御信
号ＤＯＣが内部制御信号ＤＯＣＩに従ってハイレベルと
される。つまり、パーシャルチップＡ及びＢは、図５３
に示されるように、パッドＰＴＹが非接続状態ＮＣとさ
れる場合には、記憶データの入力又は出力動作を所定の
タイミングで常に実行するが、パッドＰＴＹが電源電圧
供給用リードＶＣＣにボンディングされる場合には、パ
ッドＦ３が非接続状態ＮＣとされるとＹアドレス信号Ｙ
１２のハイレベルを受けて選択的に入力又は出力動作を
実行し、パッドＦ３が電源電圧供給用リードＶＣＣにボ
ンディングパッドされているとＹアドレス信号Ｙ１２の
ロウレベルを受けて選択的に入力又は出力動作を実行す
るものとなる。
【０１０７】２．３．パーシャルチップによる６４メガ
ＤＲＡＭパッケージのバリエーション 図５４には、２個の６４メガＤＲＡＭパーシャルチップ
をもとに構成しうる６４メガＤＲＡＭパッケージの一実
施例の製品一覧表が示されている。また、図５５ないし
図５９には、図５４の製品一覧表に記載される各ＤＲＡ
Ｍパッケージの一実施例のブロック図がそれぞれ示され
ている。これらの図をもとに、２個の６４メガＤＲＡＭ
パーシャルチップによって構成しうる６４メガＤＲＡＭ
パッケージの種類とそれぞれの構成及び概要を説明す
る。なお、図５５〜図５９のブロック図では、各パーシ
ャルチップの正常部分とアドレス信号ならびに入力及び
出力データに関する信号線のみが示される。
【０１０８】２．３．１．構成しうる６４メガＤＲＡＭ
パッケージの種類 この実施例の６４メガＤＲＡＭチップは、前述のよう
に、パッドＦ１及びＦ２に対するボンディングが選択的
に実施されることで、６４メガ×１ビット又は１６メガ
×４ビットあるいは８メガ×８ビットの３種のビット構
成を採りうるとともに、パッドＰＴＡならびにＰＴＸ又
はＰＴＹに対するボンディングが選択的に実施されるこ
とで、その低アドレス側又は高アドレス側のロウアドレ
ス空間又はカラムアドレス空間が二分の１を単位して選
択的にかつパーシャルに機能しうるものとされる。さら
に、各パーシャルチップは、パッドＴＣに対するボンデ
ィングが選択的に実施されることで、選択アクセスある
いは同時アクセスされ、パッドＦ３に対するボンディン
グが選択的に実施されることで、選択活性化あるいはＩ
Ｏ選択実行のための選択条件が選択的に指定される。そ
して、同一のビット構成とされる２個のパーシャルチッ
プを組み合わせ、これらのパーシャルチップを同時に又
は選択的にアクセスすることで、図５４に例示されるよ
うな７種類の６４メガＤＲＡＭパッケージを構成するこ
とができる。なお、６４メガ×１ビットのビット構成を
持つ２種のＤＲＡＭパッケージについては、前記図４７
及び図５０の実施例に相当するため、説明を割愛する。
また、これらの実施例では、すべて低アドレス側のロウ
アドレス又はカラムアドレス空間が正常とされる場合に
ついて示しているが、ともに高アドレス側のロウアドレ
ス又はカラムアドレス空間が正常とされるものを組み合
わせてもよいし、低アドレス側及び高アドレス側のロウ
アドレス又はカラムアドレス空間が正常とされるものを
任意に組み合わせることが可能であることは言うまでも
ない。
【０１０９】２．３．２．各種ＤＲＡＭパッケージの概
要 （１）カラムアドレス空間の半分が正常な１６メガ×４
ビットのパーシャルチップ２個を同時アクセスする１６
メガ×４ビットのＤＲＡＭパッケージ １６メガ×４ビットのビット構成とされかつカラムアド
レス空間の二分の１が正常に機能しうる２個の６４メガ
ＤＲＡＭパーシャルチップＡ及びＢを組み合わせ、これ
らのパーシャルチップを同時アクセスすることによっ
て、図５５に示されるような１６メガ×４ビットの６４
メガＤＲＡＭパッケージを構成できる。このバリエーシ
ョンにおいて、パーシャルチップＡ及びＢのアドレス入
力パッドＡ０〜Ａ１２には、１３ビットのＸアドレス信
号Ｘ０〜Ｘ１２ならびに１１ビットのＹアドレス信号Ｙ
０〜Ｙ１０が共通にかつ時分割的に供給され、各パーシ
ャルチップのデータ入出力パッドＤＩＯ０及びＤＩＯ１
は、ＤＲＡＭパッケージの対応するデータ入出力端子Ｄ
ＩＯ０〜ＤＩＯ３にそれぞれ結合される。また、各パー
シャルチップの内部アドレス信号ＢＹ１０は、回路の接
地電位すなわちロウレベルに固定され、Ｙアドレス信号
Ｙ１０は実質的に無視される。これにより、パーシャル
チップＡ及びＢは、常に同時に選択状態とされ、記憶デ
ータの入力及び出力動作を並行して実行する。その結
果、ＤＲＡＭパッケージは、１６メガ×４ビットのビッ
ト構成を持つものとされ、４ビットの記憶データを同時
に入力又は出力する。このとき、パーシャルチップＡ及
びＢに対するリフレッシュ動作は同様に並行して実行さ
れ、ＤＲＡＭパッケージとしてのリフレッシュサイクル
も８キロサイクル／６４ｍｓとなる。
【０１１０】（２）ロウアドレス空間の半分が正常な１
６メガ×４ビットのＤＲＡＭパーシャルチップ２個を選
択アクセスする１６メガ×４ビットのＤＲＡＭパッケー
ジ １６メガ×４ビットのビット構成とされかつそのロウア
ドレス空間の二分の１が正常に機能しうる２個の６４メ
ガＤＲＡＭパーシャルチップＡ及びＢを組み合わせ、こ
れらのパーシャルチップを選択アクセスすることによ
り、図５６に示されるような１６メガ×４ビットの６４
メガＤＲＡＭパッケージを構成できる。このバリエーシ
ョンにおいて、パーシャルチップＡ及びＢのアドレス入
力パッドＡ０〜Ａ１２には、１３ビットのＸアドレス信
号Ｘ０〜Ｘ１２ならびに１１ビットのＹアドレス信号Ｙ
０〜Ｙ１０が共通にかつ時分割的に供給される。各パー
シャルチップのデータ入出力パッドＤＩＯ０〜ＤＩＯ３
は、ＤＲＡＭパッケージの対応するデータ入出力端子Ｄ
ＩＯ０〜ＤＩＯ３にそれぞれ共通結合される。また、パ
ーシャルチップＡの内部制御信号ＣＳは、Ｘアドレス信
号Ｘ１２がロウレベルとされることを条件に選択的にハ
イレベルとされ、パーシャルチップＢの内部制御信号Ｃ
Ｓは、Ｘアドレス信号Ｘ１２がハイレベルとされること
を条件に選択的にハイレベルとされる。各パーシャルチ
ップの内部アドレス信号ＢＸ１２は、回路の接地電位す
なわちロウレベルに固定される。これらのことから、パ
ーシャルチップＡは、Ｘアドレス信号Ｘ１２がロウレベ
ルとされるとき選択的に選択状態とされ、記憶データの
入力又は出力動作を単独でかつ４ビット単位で実行す
る。また、パーシャルチップＢは、Ｘアドレス信号Ｘ１
２がハイレベルとされるとき選択的に選択状態とされ、
記憶データの入力又は出力動作を単独でかつ４ビット単
位で実行する。その結果、ＤＲＡＭパッケージは、１６
メガ×４ビットのビット構成を持つものとされ、４ビッ
トの記憶データを同時に入力又は出力する。このとき、
パーシャルチップＡ及びＢに対するリフレッシュ動作は
同様に選択的に実行されるが、各パーシャルチップのロ
ウアドレス空間の二分の１が正常であることから、ＤＲ
ＡＭパッケージとしてのリフレッシュサイクルは同様に
８キロサイクル／６４ｍｓとなる。
【０１１１】（３）カラムアドレス空間の半分が正常な
８メガ×８ビットのＤＲＡＭパーシャルチップ２個を同
時アクセスする１６メガ×４ビットのＤＲＡＭパッケー
ジ ８メガ×８ビットのビット構成とされかつそのカラムア
ドレス空間の二分の１が正常に機能しうる２個の６４メ
ガＤＲＡＭパーシャルチップＡ及びＢを組み合わせ、こ
れらのパーシャルチップを同時アクセスすることによっ
て、図５７に示されるような１６メガ×４ビットの６４
メガＤＲＡＭパッケージを構成できる。このバリエーシ
ョンにおいて、パーシャルチップＡ及びＢのアドレス入
力パッドＡ０〜Ａ１２には、１３ビットのＸアドレス信
号Ｘ０〜Ｘ１２ならびに１０ビットのＹアドレス信号Ｙ
０〜Ｙ９が共通にかつ時分割的に供給され、各サブチッ
プのデータ入出力パッドＤＩＯ０〜ＤＩＯ３は、ＤＲＡ
Ｍパッケージの対応するデータ入出力端子ＤＩＯ０〜Ｄ
ＩＯ３にそれぞれ結合される。また、パーシャルチップ
Ａの内部制御信号ＩＯＣは、Ｙアドレス信号Ｙ９がロウ
レベルとされることを条件に選択的にハイレベルとさ
れ、パーシャルチップＢの内部制御信号ＩＯＣは、Ｙア
ドレス信号Ｙ９がハイレベルとされることを条件に選択
的にハイレベルとされる。各パーシャルチップの内部ア
ドレス信号ＢＹ９は、回路の接地電位すなわちロウレベ
ルに固定される。これにより、パーシャルチップＡ及び
Ｂは、常に同時に選択状態とされ、４ビットの記憶デー
タの入力又は出力動作をＹアドレス信号Ｙ９に従って選
択的に実行する。その結果、ＤＲＡＭパッケージは、１
６メガ×４ビットのビット構成を持つものとされ、４ビ
ットの記憶データを同時に入力又は出力する。このと
き、サブチップＡ及びＢに対するリフレッシュ動作は同
様に並行して実行されるため、ＤＲＡＭパッケージとし
てのリフレッシュサイクルも８キロサイクル／６４ｍｓ
となる。
【０１１２】（４）カラムアドレス空間の半分が正常な
８メガ×８ビットのＤＲＡＭパーシャルチップ２個を同
時アクセスする８メガ×８ビットのＤＲＡＭパッケージ ８メガ×８ビットのビット構成とされかつそのカラムア
ドレス空間の二分の１が正常に機能しうる２個の６４メ
ガＤＲＡＭパーシャルチップＡ及びＢを組み合わせ、こ
れらのサブチップを同時アクセスすることによって、図
５８に示されるような８メガ×８ビットの６４メガＤＲ
ＡＭパッケージを構成できる。このバリエーションにお
いて、パーシャルチップＡ及びＢのアドレス入力パッド
Ａ０〜Ａ１２には、１３ビットのＸアドレス信号Ｘ０〜
Ｘ１２ならびに１０ビットのＹアドレス信号Ｙ０〜Ｙ９
が共通にかつ時分割的に供給され、そのデータ入出力パ
ッドＤＩＯ０〜ＤＩＯ３は、ＤＲＡＭパッケージの対応
するデータ入出力端子ＤＩＯ０〜ＤＩＯ３ならびにＤＩ
Ｏ４〜ＤＩＯ７にそれぞれ結合される。また、各パーシ
ャルチップの内部アドレス信号ＢＹ９は、回路の接地電
位すなわちロウレベルに固定され、Ｙアドレス信号Ｙ９
は実質的に無視される。これにより、パーシャルチップ
Ａ及びＢは常に同時に選択状態とされ、４ビットの記憶
データの入力又は出力動作を並行して実行する。その結
果、ＤＲＡＭパッケージは、８メガ×８ビットのビット
構成を持つものとされ、８ビットの記憶データを同時に
入力又は出力する。このとき、ＤＲＡＭパッケージとし
てのリフレッシュサイクルは、パーシャルチップＡ及び
Ｂのリフレッシュ動作が同様に並行して実行されること
から、８キロサイクル／６４ｍｓとなる。
【０１１３】（５）ロウアドレス空間の半分が正常な８
メガ×８ビットのＤＲＡＭパーシャルチップ２個を選択
アクセスする８メガ×８ビットのＤＲＡＭパッケージ ８メガ×８ビットのビット構成とされかつロウアドレス
空間の二分の１が正常に機能しうる２個の６４メガＤＲ
ＡＭパーシャルチップＡ及びＢを組み合わせ、これらの
パーシャルチップを選択アクセスすることによって、図
５９に示されるような８メガ×８ビットの６４メガＤＲ
ＡＭパッケージを構成できる。このバリエーションにお
いて、パーシャルチップＡ及びＢのアドレス入力パッド
Ａ０〜Ａ１２には、１３ビットのＸアドレス信号Ｘ０〜
Ｘ１２ならびに１０ビットのＹアドレス信号Ｙ０〜Ｙ９
が共通にかつ時分割的に供給され、そのデータ入出力パ
ッドＤＩＯ０〜ＤＩＯ７は、ＤＲＡＭパッケージの対応
するデータ入出力端子ＤＩＯ０〜ＤＩＯ７にそれぞれ共
通結合される。また、パーシャルチップＡの内部制御信
号ＣＳは、Ｘアドレス信号Ｘ１２がロウレベルとされる
ことを条件に選択的にハイレベルとされ、パーシャルチ
ップＢの内部制御信号ＣＳは、Ｘアドレス信号Ｘ１２が
ハイレベルとされることを条件に選択的にハイレベルと
される。各パーシャルチップの内部アドレス信号ＢＸ１
２は、回路の接地電位すなわちロウレベルに固定され
る。これにより、パーシャルチップＡは、Ｘアドレス信
号Ｘ１２がロウレベルとされるとき選択的に選択状態と
され、記憶データの入力又は出力動作を単独でかつ８ビ
ット単位で実行する。また、パーシャルチップＢは、Ｘ
アドレス信号Ｘ１２がハイレベルとされるとき選択的に
選択状態とされ、記憶データの入力又は出力動作を単独
でかつ８ビット単位で実行する。その結果、ＤＲＡＭパ
ッケージは、８メガ×８ビットのビット構成を持つもの
とされ、８ビットの記憶データを同時に入力又は出力す
る。このとき、パーシャルチップＡ及びＢに対するリフ
レッシュ動作は同様に選択的に実行されるが、各パーシ
ャルチップのロウアドレス空間の二分の１が正常である
ことから、ＤＲＡＭパッケージとしてのリフレッシュサ
イクルは８キロサイクル／６４ｍｓとなる。
【０１１４】２．４．評価 以上のように、この実施例の６４メガＤＲＡＭパッケー
ジは、そのロウアドレス又はカラムアドレス空間の二分
の１が正常に機能しうる２個の６４メガＤＲＡＭパーシ
ャルチップをダブルチップパッケージ方式によって１個
のパッケージに搭載することによって構成される。ＤＲ
ＡＭパッケージを構成する２個のパーシャルチップは、
所定のボンディングが選択的に実施されることで、その
正常に機能しえない部分が選択的に無効とされ、正常に
機能しうる部分の選択条件が選択的に設定される。これ
らの結果、 （１）その一部が正常に機能しえないＤＲＡＭチップを
組み合わせて、そのアドレス空間のすべてが正常に機能
しうる１個のフルチップで構成されたＤＲＡＭパッケー
ジと同一のインタフェースを有し、このようなＤＲＡＭ
パッケージと互換性を有するＤＲＡＭパッケージを構成
できる。 （２）図６０に例示されるように、その一部が正常に機
能しえないＤＲＡＭチップをパーシャルチップとして利
用し、救済できるため、ＤＲＡＭチップの製品歩留まり
を高めることができる。例えば、図６０の場合、その一
部が正常でないＤＲＡＭチップを利用しない従来の方法
では、１枚のウェハから４５個の６４メガＤＲＡＭパッ
ケージを得ることができるが、２個のパーシャルチップ
をダブルチップパッケージ方式によって組み合わせた場
合、合計７５個の６４メガＤＲＡＭパッケージを得るこ
とができる。その結果、相応してＤＲＡＭチップの製品
歩留まりを高め、ＤＲＡＭパッケージの低コスト化を図
ることができる。 （３）所定のボンディングが選択的に実行されること
で、各パーシャルチップの正常に機能しえない部分を選
択的に無効とし、正常に機能しうる部分の選択条件を選
択的に設定することができるため、例えば同じ部分が正
常に機能しえないパーシャルチップ等を任意に組み合わ
せて利用できる。等の効果が得られるものとなる。
【０１１５】３．ダブルチップパッケージ方式の応用例 これまでの実施例では、いずれも同一の機能を有しかつ
同一の条件で形成される複数のサブチップ又はパーシャ
ルチップを組み合わせて１個のＤＲＡＭパッケージを構
成する場合について述べてきたが、パッケージを構成す
る複数の半導体チップは、同一の機能を持つものである
必要はないし、同一の条件で製造されるものである必要
もない。以下、異なる複数の半導体チップを組み合わせ
たダブルチップパッケージ方式の応用例とその概要につ
いて説明する。
【０１１６】３．１．ＤＲＡＭパッケージの機能別チッ
プ分割 図６１には、異なる２個の半導体チップからなるＤＲＡ
Ｍパッケージの第１の実施例のブロック図が示されてい
る。図６１において、ＤＲＡＭパッケージ３１０は、２
個のサブチップ３１０Ａ（第１のサブチップ）及び３１
０Ｂ（第２のサブチップ）を基本構成とする。このう
ち、サブチップ３１０Ａは、特に制限されないが、メモ
リアレイ２０１とワードドライバ２０２，Ｘアドレスデ
コーダ２０３，Ｘプリデコーダ２０４，Ｘアドレスバッ
ファ２０５，センスアンプ２０６，Ｙアドレスデコーダ
２０７，Ｙプリデコーダ２０８，ライトアンプ２１８，
データ入力バッファ２１９，メインアンプ２２０及びデ
ータ出力バッファ２２１を含み、比較的集積度の高いブ
ロックから構成される。このため、サブチップ３１０Ａ
は、アレイサブチップと称され、いわゆる０．５μ（ミ
クロン）プロセスの製造工程によって形成される。一
方、サブチップ３１０Ｂは、ＲＡＳ２系クロック発生部
２１０，ＲＡＳ１系クロック発生部２１１，ＲＡＳバッ
ファ２１２，ＣＡＳ系クロック発生部２１３，ＣＡＳバ
ッファ２１４，ＷＥ系クロック発生部２１５，ＷＥバッ
ファ２１６，降圧部２２２及びモード設定部２２３等の
いわゆる間接周辺回路を含み、比較的集積度の低いブロ
ックから構成される。このため、サブチップ３１０Ｂ
は、制御回路サブチップと称され、いわゆる０．８μプ
ロセスの製造工程によって形成される。
【０１１７】サブチップ３１０Ａ及び３１０Ｂは、ダブ
ルチップパッケージ方式によって一体化され、１個のＤ
ＲＡＭパッケージを構成する。このとき、これらのサブ
チップは、それぞれ複数のパッドを介するワイヤボンデ
ィングによってＤＲＡＭパッケージの外部端子に結合さ
れるとともに、他の複数のパッドを介するワイヤボンデ
ィングによって互いに結合される。
【０１１８】このように、ＤＲＡＭパッケージを構成す
る複数のブロックを、その集積度や製造プロセスに従っ
て複数のサブチップに機能分割し、これらのサブチップ
をダブルチップパッケージ方式によって一体化すること
で、ＤＲＡＭパッケージの最適機能分割を図りつつ、製
造工程の簡素化を図ることができる。なお、サブチップ
３１０Ａ及び３１０Ｂは、その集積度や製造プロセスが
異なることから、それぞれ異なる製品歩留まりを呈す
る。従来のように、これらのブロックを１個の半導体チ
ップに納めた場合、サブチップ３１０Ｂに含まれ比較的
高いことを期待できるブロックの製品歩留まりが、サブ
チップ３１０Ａに含まれ比較的低い製品歩留まりのブロ
ックによって低くされる。この実施例のように、異なる
製品歩留まりを呈するブロックを２個の半導体チップに
納め、これらの半導体チップをダブルチップパッケージ
方式によって一体化することで、ＤＲＡＭパッケージと
しての総合的な製品歩留まりを高めることができるもの
となる。
【０１１９】３．２．ＤＲＡＭパッケージのビット別チ
ップ分割 図６２には、異なる２個の半導体チップからなるＤＲＡ
Ｍパッケージの第２の実施例のブロック図が示されてい
る。図６１において、ＤＲＡＭパッケージ３１１は、２
個のサブチップ３１１Ａ（第３のサブチップ）及び３１
１Ｂ（第４のサブチップ）を基本構成とする。このう
ち、サブチップ３１１Ａは、いわゆる８メガ×８ビット
のビット構成を有する比較的集積度の高いＤＲＡＭチッ
プであり、０．５μプロセスの製造工程により形成され
る。一方、サブチップ３１１Ｂは、いわゆる８メガ×１
ビットのビット構成を有する比較的集積度の低いＤＲＡ
Ｍチップであり、０．８μプロセスの製造工程により形
成される。
【０１２０】サブチップ３１１Ａ及び３１１Ｂは、ダブ
ルチップパッケージ方式によって一体化され、１個のＤ
ＲＡＭパッケージを構成する。このとき、これらのサブ
チップのアドレス入力パッドＡ０〜Ａ１２は、ＤＲＡＭ
パッケージのアドレス入力端子Ａ０〜Ａ１２にそれぞれ
共通結合される。また、サブチップ３１１Ａのデータ入
出力パッドＤＩＯ０〜ＤＩＯ７は、ＤＲＡＭパッケージ
の対応するデータ入出力端子ＤＩＯ０〜ＤＩＯ７にそれ
ぞれ結合され、サブチップ３１１Ｂのデータ入出力パッ
ドＤＩＯは、例えばＤＲＡＭパッケージのパリティビッ
ト用データ入出力端子に結合される。
【０１２１】このように、ＤＲＡＭパッケージを構成す
る複数のブロックを、記憶データの所定ビットに対応し
て分割し、これらのサブチップをダブルチップパッケー
ジ方式によって一体化することで、例えば一般的でない
ビット構成のＤＲＡＭパッケージを容易に実現すること
ができる。また、サブチップ３１１Ｂに代えて、サブチ
ップ３１１Ａと同一の製造プロセスによって形成された
パーシャルチップを用いることで、パーシャルチップの
救済が可能となる。
【０１２２】３．３．マイクロコンピュータパッケージ
の機能別チップ分割 図６４には、異なる２個の半導体チップからなるマイク
ロコンピュータパッケージの一実施例のブロック図が示
されている。図６４において、マイクロコンピュータパ
ッケージ３２０は、２個のサブチップ３２０Ａ（第５の
サブチップ）及び３２０Ｂ（第６のサブチップ）を基本
構成とする。このうち、サブチップ３２０Ａは、データ
ＲＡＭ（データＲＯＭ）３２１及びインストラクション
ＲＯＭ３２２を含み、比較的集積度の高いブロックから
構成される。このため、サブチップ３２０Ａは、いわゆ
るメモリサブチップと称され、０．５μプロセスの製造
工程によって形成される。一方、サブチップ３２０Ｂ
は、算術論理演算ユニット３２７及び乗算ユニット３２
５と、汎用レジスタ３２３，ＲＡＭポインタ（ＲＯＭポ
インタ）３２４，内部バス３２６，乗算ユニット出力レ
ジスタ３２８，アキュムレータ３２９，コントロール
（タイミング）ロジック３３０，プログラムカウンタ３
３１，ＩＯレジスタ３３２及びＩＯバッファ３３３を含
み、比較的集積度の低いブロックから構成される。この
ため、サブチップ３２０Ｂは、ＡＬＵサブチップと称さ
れ、０．８μプロセスの製造工程によって形成される。
【０１２３】サブチップ３２０Ａ及び３２０Ｂは、ダブ
ルチップパッケージ方式によって一体化され、１個のマ
イクロコンピュータパッケージを構成する。このとき、
これらのサブチップは、それぞれ複数のパッドを介する
ワイヤボンディングによってマイクロコンピュータパッ
ケージの外部端子に結合されるとともに、他の複数のパ
ッドを介するワイヤボンディングによって互いに結合さ
れる。
【０１２４】このように、マイクロコンピュータパッケ
ージを構成する複数のブロックを、その集積度や製造プ
ロセスに従って複数のサブチップに機能分割し、これら
のサブチップをダブルチップパッケージ方式によって一
体化することで、マイクロコンピュータパッケージの最
適機能分割を図りつつ、製造工程の簡素化を図ることが
できる。また、サブチップ３２０Ａ及び３２０Ｂは、そ
の集積度や製造プロセスが異なることでそれぞれ異なる
製品歩留まりを呈するが、図６３に示されるように、こ
れらのブロックが１個の半導体チップ内に構成される従
来のマイクロコンピュータパッケージに比較すると、マ
イクロコンピュータパッケージとしての総合的な製品歩
留まりは高められるものとなる。
【０１２５】以上、本発明者によってなされた発明を複
数の実施例に基づき具体的に説明したが、この発明は、
上記実施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることは言うまでもな
い。例えば、図１を初めとするＤＲＡＭパッケージのブ
ロック図において、サブチップの記憶容量やそのビット
構成は任意に設定できるし、ＤＲＡＭパッケージとして
の記憶容量及びビット構成も任意である。すなわち、例
えば、２個の３２メガＤＲＡＭサブチップをもとに６４
メガＤＲＡＭパッケージを構成することができるし、２
個の１２８メガＤＲＡＭサブチップをもとに２５６メガ
ＤＲＡＭパッケージを構成することもできる。また、各
サブチップ及びＤＲＡＭパッケージのビット構成は、例
えば×１６又は×３２ビット構成にすることも可能であ
る。このように多ビット化されたＤＲＡＭパッケージで
は、例えば２個のサブチップを同時アクセスし並行して
記憶データの入力又は出力動作を実行することで、各サ
ブチップ上に形成されるボンディングパッドの数を相当
削減することができる。ＤＲＡＭパッケージ及びＤＲＡ
Ｍサブチップは、アドレスマルチプレクス方式を採るこ
とを必要条件としないし、そのブロック構成も、これら
の実施例による制約を受けない。また、ＤＲＡＭパッケ
ージ及びＤＲＡＭサブチップのリフレッシュサイクルや
並列テスト及び高速カラムモード等も、その方式や種類
等において任意である。図５及び図６において、ＤＲＡ
Ｍサブチップのメモリアレイの分割方法は、他の種々の
実施形態を採りうるし、そのレイアウト及びアドレス割
り付けも同様である。また、半導体基板面に設けられる
ボンディングパッドの配置は、面対称に配置されること
を条件に、種々の実施例が考えられる。図１３ないし図
１８において、ＤＲＡＭパッケージは、ＳＯＪ以外の任
意のパッケージ形態を採りうるし、その具体的な構造も
これらの実施例による制約を受けない。図１９ないし図
２３において、ダブルチップパッケージ方式を用いたＤ
ＲＡＭパッケージの製造工程は、ほんの一例であって、
これらの製造工程によって発明がなんら制限を受けるも
のではない。図４７を初めとする６４メガＤＲＡＭパッ
ケージのブロック図において、パーシャルチップは、例
えばロウアドレス又はカラムアドレスの４分の１が正常
に機能しうるものとしてもよい。この場合、正常な部分
を指定するためのパッドや選択条件を設定するためのパ
ッド等を、これに対応して設けなくてはならない。図３
９，図４８，図４９，図５１及び図５２の回路図におい
て、Ｘアドレスバッファ及びＹアドレスバッファ等の論
理構成は、これらの実施例による制約を受けないし、電
源電圧の組み合わせや極性ならびにＭＯＳＦＥＴの導電
型等も種々の実施形態を採りうる。図６１において、Ｄ
ＲＡＭパッケージの機能分割は、例えばＸアドレスバッ
ファ２０５及びＹアドレスバッファ２０９等をサブチッ
プ３１０Ｂ側に含ませる等、任意である。図６４におい
て、マイクロコンピュータのブロック構成はこの実施例
による制約を受けないし、その機能分割も任意である。
【０１２６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＤＲ
ＡＭパッケージ及びマイクロコンピュータパッケージに
適用した場合について説明したが、それに限定されるも
のではなく、例えば、スタティック型ＲＡＭ等を基本構
成とする各種メモリパッケージやゲートアレイ集積回路
等を基本構成とする各種ディジタル集積回路パッケージ
等にも適用できる。この発明は、少なくとも複数の半導
体チップからなる半導体装置ならびにこのような半導体
装置を含むディジタルシステム等に広く適用できる。
【０１２７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。同一の構成にされた第１と第２のメモ
リチップの各々に対応して第１のリードと第２のリード
を設け、かかる第１と第２のリードのうちアドレス端子
及び制御端子の対応するもの同士を上下に重ね合わせて
共通接続し、データ入出力端子をそれぞれ独立に分離さ
せた状態で上記第１と第２のメモリチップを１つのパッ
ケージに収納することにより、簡単な構成で２倍の記憶
容量を持つ半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明が適用された１２８メガＤＲＡＭパッ
ケージの第１の実施例を示すブロック図である。
【図２】図１のＤＲＡＭパッケージの一実施例を示すタ
イミング図である。
【図３】図１のＤＲＡＭパッケージを構成する６４メガ
ＤＲＡＭサブチップの一実施例を示す標準仕様図であ
る。
【図４】図３のＤＲＡＭサブチップの一実施例を示すブ
ロック図である。
【図５】図４のＤＲＡＭサブチップの一実施例を示す基
板配置図である。
【図６】図４のＤＲＡＭサブチップの一実施例を示すア
ドレス割り付け図である。
【図７】この発明が適用された１２８メガＤＲＡＭパッ
ケージのバリエーションを示す一実施例の製品一覧図で
ある。
【図８】この発明が適用された１２８メガＤＲＡＭパッ
ケージの第２の実施例を示すブロック図である。
【図９】この発明が適用された１２８メガＤＲＡＭパッ
ケージの第３の実施例を示すブロック図である。
【図１０】この発明が適用された１２８メガＤＲＡＭパ
ッケージの第４の実施例を示すブロック図である。
【図１１】この発明が適用された１２８メガＤＲＡＭパ
ッケージの第５の実施例を示すブロック図である。
【図１２】この発明が適用された１２８メガＤＲＡＭパ
ッケージの第６の実施例を示すブロック図である。
【図１３】図１のＤＲＡＭパッケージの一実施例を示す
断面斜視図である。
【図１４】図１３のＤＲＡＭパッケージの一実施例を示
す平面図である。
【図１５】図１４のＤＲＡＭパッケージの一実施例を示
すＡ−Ｂ断面構造図である。
【図１６】図１４のＤＲＡＭパッケージの一実施例を示
すＣ−Ｄ切開平面図である。
【図１７】図１４のＤＲＡＭパッケージの第１の実施例
を示すＥ−Ｆ切開平面図である。
【図１８】図１４のＤＲＡＭパッケージの第２の実施例
を示すＥ−Ｆ切開平面図である。
【図１９】図１３のＤＲＡＭパッケージの第１の製造工
程を示す工程処理図である。
【図２０】図１３のＤＲＡＭパッケージの第２の製造工
程を示す工程処理図である。
【図２１】図１３のＤＲＡＭパッケージの第３の製造工
程を示す工程処理図である。
【図２２】図１３のＤＲＡＭパッケージの第４の製造工
程を示す工程処理図である。
【図２３】図１３のＤＲＡＭパッケージの第５の製造工
程を示す工程処理図である。
【図２４】図１３のＤＲＡＭパッケージに用いられるリ
ードフレーム及び絶縁フィルムの一実施例を示す平面図
である。
【図２５】この発明が適用されたＤＲＡＭパッケージの
第２の実施例を示す断面構造図である。
【図２６】この発明が適用されたＤＲＡＭパッケージの
第３の実施例を示す断面構造図である。
【図２７】この発明が適用されたＤＲＡＭパッケージの
第４の実施例を示す断面構造図である。
【図２８】この発明が適用されたＤＲＡＭパッケージの
第５の実施例に含まれるリードフレームの一実施例を示
す平面図である。
【図２９】図２８のＤＲＡＭパッケージの一実施例を示
す断面構造図である。
【図３０】この発明が適用されたＤＲＡＭパッケージの
第６の実施例を示す断面構造図である。
【図３１】この発明が適用されたＤＲＡＭパッケージの
第７の実施例を示す断面構造図である。
【図３２】図３のＤＲＡＭサブチップのボンディングオ
プションを示す一実施例の接続一覧表である。
【図３３】図１のＤＲＡＭパッケージの一実施例を示す
パッド接続図である。
【図３４】図８のＤＲＡＭパッケージの一実施例を示す
パッド接続図である。
【図３５】図９のＤＲＡＭパッケージの一実施例を示す
パッド接続図である。
【図３６】図１０のＤＲＡＭパッケージの一実施例を示
すパッド接続図である。
【図３７】図１１のＤＲＡＭパッケージの一実施例を示
すパッド接続図である。
【図３８】図１２のＤＲＡＭパッケージの一実施例を示
すパッド接続図である。
【図３９】図４のＤＲＡＭサブチップに含まれるＸアド
レスバッファの一実施例を示す部分的な回路図である。
【図４０】この発明が適用された１２８メガＤＲＡＭパ
ッケージの第６の実施例を示すブロック図である。
【図４１】図４０のＤＲＡＭサブチップの一実施例を示
すタイミング図である。
【図４２】この発明が適用された１２８メガＤＲＡＭパ
ッケージの第７の実施例を示すブロック図である。
【図４３】図４２のＤＲＡＭサブチップの書き込みモー
ドの一実施例を示すタイミング図である。
【図４４】図４２のＤＲＡＭサブチップの読み出しモー
ドの一実施例を示すタイミング図である。
【図４５】従来のＤＲＡＭパッケージの一実施例を示す
部分的な信号系統図である。
【図４６】図１のＤＲＡＭパッケージの一実施例を示す
部分的な信号系統図である。
【図４７】２個のＤＲＡＭパーシャルチップからなる６
４メガＤＲＡＭパッケージの第１の実施例を示すブロッ
ク図である。
【図４８】図４７のＤＲＡＭパッケージに含まれるＸア
ドレスバッファの部分的な回路図である。
【図４９】図４７のＤＲＡＭパッケージに含まれるＸア
ドレスバッファの他の部分的な回路図である。
【図５０】２個のＤＲＡＭパーシャルチップからなる６
４メガＤＲＡＭパッケージの第２の実施例を示すブロッ
ク図である。
【図５１】図５０のＤＲＡＭパッケージに含まれるＹア
ドレスバッファの部分的な回路図である。
【図５２】図５０のＤＲＡＭパッケージに含まれるＹア
ドレスバッファの他の部分的な回路図である。
【図５３】図４７及び図５０のＤＲＡＭパーシャルチッ
プのボンディングオプションを示す一実施例の接続一覧
表である。
【図５４】２個のＤＲＡＭパーシャルチップからなる６
４メガＤＲＡＭパッケージのバリエーションを示す一実
施例の製品一覧表である。
【図５５】２個のＤＲＡＭパーシャルチップからなる６
４メガＤＲＡＭパッケージの第３の実施例を示すブロッ
ク図である。
【図５６】２個のＤＲＡＭパーシャルチップからなる６
４メガＤＲＡＭパッケージの第４の実施例を示すブロッ
ク図である。
【図５７】２個のＤＲＡＭパーシャルチップからなる６
４メガＤＲＡＭパッケージの第５の実施例を示すブロッ
ク図である。
【図５８】２個のＤＲＡＭパーシャルチップからなる６
４メガＤＲＡＭパッケージの第６の実施例を示すブロッ
ク図である。
【図５９】２個のＤＲＡＭパーシャルチップからなる６
４メガＤＲＡＭパッケージの第７の実施例を示すブロッ
ク図である。
【図６０】ＤＲＡＭチップが形成されるウェハの一実施
例を示す平面図である。
【図６１】機能分割された２個のサブチップからなるＤ
ＲＡＭパッケージの一実施例を示すブロック図である。
【図６２】ビット分割された２個のサブチップからなる
ＤＲＡＭパッケージの一実施例を示すブロック図であ
る。
【図６３】従来のマイクロコンピュータパッケージの一
実施例を示すブロック図である。
【図６４】機能分割された２個のサブチップからなるマ
イクロコンピュータパッケージの一実施例を示すブロッ
ク図である。
【図６５】従来のＤＲＡＭパッケージの一例を示す基板
平面図である。
【図６６】従来のＤＲＡＭパッケージの他の一例を示す
断面構造図である。
【図６７】従来のＤＲＡＭパッケージのさらに他の一例
を示す断面構造図である。
【符号の説明】
１・・・ＤＲＡＭパッケージ、１Ａ〜１Ｎ・・・サブチ
ップ、２・・・モールド樹脂（樹脂封止型パッケー
ジ）、３・・・リードフレーム、３Ａ，３Ａ１〜３Ａ
２，３Ａａ〜３Ａｂ・・・インナーリード、３Ｂ・・・
アウターリード、３Ｃ・・・チップ支持用リード、４・
・・絶縁フィルム、５，８・・・ボンディングワイヤ、
６，１０・・・ハンダバンプ、７Ａ〜７Ｂ・・・配線基
板、９・・・モールド樹脂、１１・・・メタライズ部。
２０・・・ヒータープレス、２１・・・レーザ装置、２
２・・・ＹＡＧレーザビーム。２０１・・・メモリアレ
イ、２０２・・・ワードドライバ、２０３・・・Ｘアド
レスデコーダ、２０４・・・Ｘプリデコーダ、２０５・
・・Ｘアドレスバッファ、２０６・・・センスアンプ、
２０７・・・Ｙアドレスデコーダ、２０８・・・Ｙプリ
デコーダ、２０９・・・Ｙアドレスバッファ、２１０・
・・ＲＡＳ２系クロック発生部、２１１・・・ＲＡＳ１
系クロック発生部、２１２・・・ＲＡＳバッファ、２１
３・・・ＣＡＳ系クロック発生部、２１４・・・ＣＡＳ
バッファ、２１４・・・ＷＥ系クロック発生部、２１６
・・・ＷＥバッファ、２１７・・・コモンＩＯ線、２１
８・・・ライトアンプ、２１９・・・データ入力バッフ
ァ、２２０・・・メインアンプ、２２１・・・データ出
力バッファ、２２２・・・降圧部、２２３・・・モード
設定部。３１０，３１１・・・ＤＲＡＭパッケージ、３
１０Ａ〜３１０Ｂ，３１１Ａ〜３１１Ｂ・・・ＤＲＡＭ
サブチップ、３２０・・・マイクロコンピュータパッケ
ージ、３２０Ａ・・・ＡＬＵサブチップ、３２０Ｂ・・
・メモリサブチップ、３２１・・・データＲＡＭ（デー
タＲＯＭ）、３２２・・・インストラクションＲＯＭ、
３２３・・・汎用レジスタ、３２４・・・ＲＡＭポイン
タ（ＲＯＭポインタ）、３２５・・・乗算ユニット、３
２６・・・内部バス、３２７・・・算術論理演算ユニッ
ト、３２８・・・乗算ユニット出力レジスタ、３２９・
・・アキュムレータ、３３０・・・コントロール（タイ
ミング）ロジック、３３１・・・プログラムカウンタ、
３３２・・・ＩＯレジスタ、３３３・・・ＩＯバッフ
ァ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 泰紀 東京都青梅市今井2326番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 笠間 靖裕 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 武蔵工場内 (72)発明者 宇田川 哲 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 武蔵工場内 (72)発明者 宮本 英治 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 武蔵工場内 (72)発明者 松野 庸一 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 武蔵工場内 (72)発明者 佐藤 博 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 武蔵工場内 (72)発明者 野副 敦史 東京都青梅市今井2326番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 昭61−248541（ＪＰ，Ａ) 特開 昭59−98387（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 同一の仕様に製造された第１と第２のメ
    モリチップを、それが接合された第１と第２のリードフ
    レームを介して積層配置し、 上記第１と第２のメモリチップの各アドレス端子をそれ
    に対応され上記第１と第２のリードフレームの共通接続
    されるリードにそれぞれワイヤンディングし、 上記第１と第２のメモリチップの各データ入出力端子と
    それぞれ対応され、上記第１と第２のリードフレームに
    おいてそれぞれ独立に分離して設けられたリードにワイ
    ヤボンディングして、１つのパッケージに樹脂封止した
    半導体装置であって、 上記共通接続されたリードからのアドレス入力に対応し
    て、上記第１と第２のメモリチップに対して上記各デー
    タ出力端子に対応されたリードによりデータ入出力を行
    う ことを特徴とする半導体装置。
  2. 【請求項２】 請求項１において、 上記第１と第２のメモリチップは、その表面と直角をな
    す方向であって表面部が異なる向きに重ね合わされて積
    層化され、 上 記共通接続されるリードに対応された第１と第２のメ
    モリチップのボンディングパッドの接続は、上記ワイヤ
    ボンディングにより対応するもの同士が同じになるよう
    ミラー反転形態に接続されてなることを特徴とする半導
    体装置。
  3. 【請求項３】 請求項１又は２において、上記 データ入出力端子に対応したリードは、上記第１と
    第２のメモリチップの両方のデータ入出力端子に対応さ
    れて設けられ、そのうちの半分がダミーリードとされて
    なることを特徴とする半導体装置。
  4. 【請求項４】 請求項１ないし３のいずれかにおいて、 上記第１と第２のメモリチップと上記第１と第２のリー
    ドフレームの各リードとは、上記第１と第２のメモリチ
    ップの各々の表面に、上記第１と第２のリードフレーム
    のリードの各々が電気絶縁性をもって貼りつけられてな
    るＬＯＣ技術により組み立てられるものであることを特
    徴とする半導体装置。
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