TWI230395B - Lamination type semiconductor device - Google Patents

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TWI230395B TW092126387A TW92126387A TWI230395B TW I230395 B TWI230395 B TW I230395B TW 092126387 A TW092126387 A TW 092126387A TW 92126387 A TW92126387 A TW 92126387A TW I230395 B TWI230395 B TW I230395B
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Takashi Yoda
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Description

1230395 導體裝置。 習知技術方面，於日本專利第27601 88號中曾揭示一種一 個晶片具有複數之功能區塊，而以其他晶片替代不良區塊 之技術。具體言之，其係於每個功能區塊預先製作與各功 月匕區塊成鏡面對稱的晶片，而於不良功能區塊上積層鏡面 對稱之晶片者。但是，於積層鏡面對稱的晶片前必須預先 進行測試’導致時間及手續增加。再者，需對每個功能區 塊製作鏡面對稱晶片，此亦會導致時間及手續之增加。 於特開2000-349229號公報中，曾揭示將位址空間中一部 分未正常運作之不良晶片（部分晶片）加以組合，而構成積層 型DRAM之技術。但是，在進行積層之前必須預先測試晶 片是否不良，而會導致時間及手續之增加。 於特開平5-283606號公報中，曾揭示於積層有複數£)11八1^ 晶片之半導體裝置中，於各DRAM晶片設置冗餘電路之構 匕。但疋由於需事先於每個晶片設置冗餘電路，形成較多 的浪費，結果導致成本上升。 如上所述，雖有提案積層有複數之半導體積體電路晶片 之積層型半導體裝置，但於先前技術下難以得到既可在晶 片積層之狀態下進行測試，且可防止良率降低或多餘電路 增加之積層型半導體裝置。 【發明内容】 本發明之一觀點係一種積層型半導體裝置，其積層有特 疋之半導體積體電路晶片，及至少一個以上之半導體積體 電路晶片者；珂述至少一個以上之半導體積體電路晶片， 88167 1230395 圖3A〜3C所示之非特^晶片Μ可在任意組合下進行積 層。亦即，像是以僅有邏輯系晶片、僅有記憶系晶片、僅 有混合晶片等的方式’可以是單獨積層有同種晶片者，亦 可以是積層有異種晶片者。 路區塊、電路區塊…及川為記憶電路區塊所構成之晶片 (混合晶片）之例。再者，邏輯電路區塊係以藉由邏輯電=之 組合來進行特定動作的方式而構成者；記憶電路區塊為具 有排列有依照位址資訊而選擇之記憶單元之構造者。 當一或二個以上之非特定晶片3Q上包含邏輯電路區塊及 §己憶電路區塊兩者之情形時，存在著由邏輯電路區塊所组 成之群以及由記憶電路區塊所組成之群。包含於邏輯電路 =塊群之電路區塊，通常為相異之電路構成，進行相異之 %路動作。包含記憶電路區塊群之電路區，鬼，雖可為相異 之電路構成，但通常係形成相互等價之電路構成(實質上為 =电路構成）。再者，若像是DRAM區塊與eepr⑽區塊 等含有異種記憶電路區塊之情形，例如分別於〇讀區塊 群及EEPROM區塊群中，乃带士甘々& 見野T乃形成其各電路區塊相互等價之 電路構成。 圖2係表不半導體積體電路晶片⑽定晶片別之内部構成 例之區塊圖。 於半導體積體電路晶片2G内，包含不良資訊記憶部21、 替代電㈣22及進行替代電料22的控卿之控制部… 不良資訊記憶部21係於晶片3〇1或3〇2含有不良電路區塊 時’記憶用以表示該不良電路區塊之不良資訊者。例如， 88167 1230395 於不良資訊記憶部2 1係記憶有不良電路區塊之位址資訊。 此外，無不良電路區塊存在之情形時，亦可使其將該情形 記憶於不良資訊記憶部2 1。 不良資訊記憶部21可使用例如非揮發性（nonvolatile)記憶 體元件。該非揮發性記憶體元件雖可使用可電性寫入者， 然於本實施形態中，係使用可藉由來自外部之雷射光束予 以熔斷之保險絲。保險絲部係配置於可照射雷射光束之位 置。於本例中，如圖1所示，於晶片20與晶片3〇ι及3〇2不重 *之區域内，配置有保險絲部21a。再者，保險絲部2ia只 要配置於可照射雷射光束之位置即可，例如將特定晶片2〇 配置於最上方時，可於特定晶片2〇表面之所望位置配置保 險絲部21 a。 替代電路部22係於晶片3〇1或3〇2含有不良電路區塊時，用 於替代不良電路區塊。邏輯電路區塊替代用之替代電路部 22，係使:用可由外部程式化之可程式電路，例如心 Programmable Gate Array，現場可程式閘陣列）。當晶片％ 含有不&邏輯電路區塊之情形時，替代電路:係設 定（程式化）為與該不良邏輯電路區塊等價之電路。冬 或=未含不良邏輯電路區塊時，替代電路部22則Ζ在未 ^化狀態。記憶電路區塊替代用之替代電路心，係於 曰曰片積層前預先形成有與記憶電路區塊等價之電路。… 圖4係表示半導體積體電路晶片 屯。 成例之區塊圖。 疋日日片）3〇之内部構 電路區塊31a〜3ld連接於輸出入控制 輸出入控制部 88167 1230395 32係從晶片20内之不良資訊記憶部幻接收不良資訊，押制 電路區塊3la〜31d與晶片㈣之替代電路扣之間之輸:入 關係。亦即，電路區塊31a〜31d之中含有不良電路區塊時， 應輸入至不良電路區塊之訊號會經由輸出入控制㈣傳送 至替代電路部22。此外，從替代電路部黯由輸出入控制 部32傳來之訊號，會替代應從不良電路區塊輸出之訊號作 為輸出訊號使用。 圖5係針對圖4所示之輸出入控制部32，表示其具體例之 區塊圖。 ，如圖5所示，輸出入控制部32係具備：選擇部32a，其係 <於％路區塊3 1 a與電路區塊3丨a外的電路之間；選擇部 32b，其係設於電路區塊31b與電路區塊3ib外的電路之間； 選擇部32c，其係設於電路區塊31c與電路區塊外的電路 、門，選擇邵32d，其係設於電路區塊3丨d與電路區塊3丨d外 的電路之間：及選擇部32r，其係設於選擇部32a〜32d與晶 片2〇内的替代電路部22之間。各選擇部32a、3让、32c、32d 及32r係有來自晶片2〇内的不良資訊記憶部2i之不良資訊作 為選擇訊號輸入。 例如，假設電路區塊3 1 a為不良的情形進行說明。在此情 /下選擇電路32a會接收來自不良資訊記憶部2丨之不良資 訊使對於電路區塊3ia之輸出入訊號呈非選擇狀態，並 使對於替代電路部22之輸出入訊號呈選擇狀態。其結果， 應輸入至電路區塊之訊號Sa3會作為訊號Sa2而經由選擇 #321*送至替代電路部22。再者，替代原本應從電路區L31a 88167 1230395 輪出之訊號而改從替代電路部22經由選擇部32r送來之訊號 Sa2 ’則作為輸出訊號Sa3而供給電路區塊3 1 a外之電路。至 於電路區塊31a以外之正常之電路區塊31b、31(：及31(1，會 分別選擇訊號sbl、scl& sdl。此外，當電路區塊31a〜3 0均 非不良的情形時，選擇部32a〜32d會選擇訊號Sai〜Sdi，而不 會對替代電路部22進行訊號之收發。 圖5所示之輸出入控制部之構成，無論是邏輯電路區塊及 元憶電路區塊中任一者，對於該等之輸入部、輸出部（例如 像是記憶區塊之I/O端子，其輸入與輸出為共通者）均可適 用。 至於對記憶電路區塊及該記憶電路區塊之替代電路輸入 之位址訊號輸入，亦可採用與圖5所示之構成相異之構成。 圖6係表示採用該種構成之情形時，晶片2〇内之構成例之區 塊圖。 在本構成例中，在電路區塊（記憶電路區塊）31a〜31d之區 塊選擇訊號方面，係使用位址訊號之高位元（於本例為2位 元）。位址訊號不但會輸入至非特定晶片，用以選擇高位元 及低位元的記憶電路區塊及選擇包含於記憶電路區塊之記 L、卓元亦輸入至特定晶片2 0。晶片2 0之不氣資訊記憶部2 1 係記憶有表示不良電路區塊之位址資訊（於本例為2位元資 訊）作為不良資訊。 一旦從外部供給位址訊號，則位址訊號之高位元（2位元） 會被送至圖2所示的控制部23内含之選擇部24。當位址訊號 之高位元與記憶於不良資訊記憶部2 1之不良電路區塊之位 88167 -12- 1230395 致時，亦即當用以存取不良電路區塊之存取資訊送來 時，會藉由選擇部24而選擇替代電路部22。替代電路部22 即輸入位址訊號之低位元。因此，替代電路部22會選擇對 應於指定位址之記憶單元，而對所選擇之記憶單元進行資 科寫入或讀取1代電路部22之輸出人部料接於圖4所示 〈輸出人控制部32 ’經由輸出人控制部32進行資料之收發。 由此夫上it之例中，其向位元用於選擇記憶電路區塊之 h址訊號’除了供給非特定晶片之外’亦供給特定晶片。 藉由使用此種構成’對於位址訊號之輸入方面亦可不設如 圖5所示之私路。再者，除了位址訊號以外另有選擇記憶電 路區塊之區塊選擇訊號被輸入時，對於位址訊號輸入及區 塊選擇訊號輸入上，亦可採用不設如圖5所示之電路之構 成。 其次，參照圖7所示之流程圖，說明關於本實施形態之積 層型半導體裝置之製造方法。再者，於此假設積層型半導 體裝置中含有邏輯電路區塊及記憶電路區塊兩者之情形進 行說明。 首先，將各半導體積體電路晶片積層於基底基板上（Sl)。 接著，於晶片積層的狀態下進行模組全體之測試。其 次’根據測武結果判斷有無不良（S 3)。如無不良之情形時， 移向後述之取終測試。如有不良之情形時，將不良資孔寫 入不良資訊記憶部21(S4)。其次，判斷不良是否為邏輯電 路區塊之不良（S5)。如非邏輯電路區塊之不良時，亦即為 記憶電路區塊之不良時，移向後述之最終測試。如為邏輯 88167 -13- 1230395 電路區塊之不良時，於替 區塊等價之電路。例如 :^ 2 5又疋與不良邏輯t路 J如’於替代電路部22使用 FPGA設定程式為與不良 時於 後進行最終測試，判定模“區塊寺價之電路(S6)。其 ^疋扠組全體之最終 如上所述，依照本f銘ρ & (S?) 、 ’ 不灵她形態，於特定之晶片（特定曰於^， 设有·記憶邵，1己憶用以決定其他晶日 、 電路區塊之不良資訊；及 ：、 （晶片)的不艮 ^ , , 瞀代電路邵，用以替代不良電路 區塊。因此，將晶片藉爲 層後進行模組全體之測試，而檢測 出不良電路區塊時，可蕤士 M m Μ Λ向松測 了猎由使用替代電路部來補救不良電 路區塊。因此，不彳Η γ 了減低測試所耗費之時間或手續，又 可提高模組全體之良率。 3 此外，因設於特定晶片之 曰η兒路邵传以複數之電路區 塊共用’故可將替代用々 曰代用《電路抑制在最低限度。因此，可
製作出能夠防止交期征彳厘I 人功延遲或成本上升之優異的積 體裝置。. 土干导 附加優點及修訂將附隨於已成熟之技藝產生，故本發明 中之廣義特徵’不得受限於本申請書中所揭示及記述之詳 細内容及其具體實施形態。因此，在不達背追加申請及里 同質文件中所定義的-般發明概念之精神與領域下，得ς 未來提出不同的修訂内容。 【圖式簡單說明】 圖1係模式化表示本發明之實施形態相關之積層型半導體 裝置之構成例圖。 a 圖2係表示本發明之實施形態相關之半導體積體電路晶片 88167 -14- 1230395 (特足晶片）之内部構成例之區塊圖。 圖3 A乃至圖3C係表示本發明之實施形態相關之各個半導 體積體電路晶片（非特定晶片）之例圖。 圖4係表示本發明之實施形態相關之半導體積體電路晶片 (非特定晶片）之内部構成例之區塊圖。 圖5係表示圖4所示之輸出入控制部之具體例之區塊圖。 圖6係表示本發明之實施形態相關之半導體積體電路晶片 (特定晶片）之内部構成例之區塊圖。 圖7係表示本發明之實施形態相關之積層型半導體裝置之 製造方法之流程圖。 【圖式代表符號說明】 1〇··.基底基板（封裝基板等） 20.··半導體積體電路晶片 so!·.·半導體積體電路晶片 302…半導體積體電路晶片 21···不良資訊記憶部 2 1 a ·. ·保險絲部 22…替代電路部 23…控制部 24.··選擇部 3 la···電路區塊 31b···電路區塊 3 1 c…電路區塊 31d·..電路區塊 88167 -15- 1230395 32…輸出入控制部 40·.·凸塊（導電性連接構件） -16- 88167

Claims (1)

  1. 其特欲在於積層（stacked)有特定 及至少一個以上之半導體積體電 1230395 巧2申„專利申請案 申Μ專利範園替換本(的年^月） 拾、申請專利範園： L 一種積層型半導體裝置 之半導體積體電路晶片 路晶片； 、則述至少—個以上之半導體積體電路晶片，包含由複數 又電路區塊所組成之群； 、人：述特定之半導體積體電路晶片，具備：記憶部，其係 万m述群中含有不良電路區塊 、 、 才口己f思表不孩不艮電路區 鬼义不艮資訊，·及替代電路部，其 塊。 你曰代則述不艮電路區 甲知專利範園第1項之積層 包含於前述群之電路區塊係邏輯電路區塊。 3·如:請專利範園第2項之積層型半導體裝置，其中 I述替代電路部具有與前述不良電路區 4·如申請專利範圍第3項之積層型半導體裝置，並中 與前述不良電路區塊等價之電路， ” 積骨#雨跋曰泛说义 “；則U特疋半導| 少—一上之半導體積 知層後製作而成者。 各曰d 5.如申請專利範圍第2項之積層型半導體裝置，其中 :述替代電路部具有可製作成分別與 電路區塊等價之電路之構成。 j迂群< 6.如申請專利範園第1項之積層型半導體裝置，並中 包含於前述群之電路區塊係記憶電路展塊。 88167-93J1〇i.〇〇c 1230395 •如申請專利範園第6項之積層型半導體裝置，其中 8.如包t於前述群之電路區塊具有相互等價之電路。 .〇申請專利範園第7項之積層型半導體裝置，其中 ^替代電路部具有與包含㈣述群之電路區塊等價 < %路。 •如申請專利範圍第6項之積層型半導體裝置，其中 /述特定之半導體積體電路晶片，進—步具備： π，其係接收用以存取前述良 擇前述替代電路部。 艮书路应塊《存取資訊而選 1〇.如:請專利範園第9項之積層型半導體裝置，其中 前述選擇部係因應輸入至前述至少_個：上 =路晶片之位址訊號之高位元與記憶於前述記憶部： 艮貝訊，而選擇前述替代電路部。 U·如申請專利範圍第10項之積層型半導體裝置，其中 依據前述位址訊號之低位元， 電 之記憶單元。 “”路£塊内 12. 如I請專利範圍第U項之積層型半導體裝置，其中 ㈤述位址成號之低位元，亦輪 3 A 、 體電路晶片之前述替代電路部。” 半導體積 13. 如申凊專利知圍第j項之積層型半導體裝置，其中 前述至少-個以上之半導體積體電路晶片係包含輸出 路制邵_:其接收前述不良資訊而控制包料前述群之電 各區塊與瓦述替代電路部之間之輸出入關係。 14. 如申請專利範圍第i項之積層型半導體裝置 88167-931I01.doc 1230395 、、前述至少—個以上之半導體積體電路晶片，包含接收前 述不良資訊而選擇前述替代電路部之選擇部。 浚申μ專利範園第〗項之積層型半導體裝置，其中 、、，述記憶部係於前述特定之半導體積體電路晶片與前 k 土 y 1個以上 < 半導體積體電路晶片積層後，記憶前 良資訊。 16·如申請專利範圍第巧之積層型半導體裝置，其中 前述記憶部係於前述群之中未含不良電路區塊之情形 ?己憶表示前料中未含不良電路區塊之資訊。 17·如申清專利範圍第i項之積層型半導體裝置，其中 ’迟己^ ^係包含 <呆險絲邵’該保險絲部係配置於可由 外邵照射能量束之特定位置。 18.如:請專利範園第17項之積層型半導體裝置，其中 =特定位置係位於前述特定之半導體積體電路晶片 則迟至乂 —個以上之半導體積體電路晶片重疊之區域 内。 19·如^、專利範圍第p貝之積層型半導體裝置，其中 一迟土 ^個以上之半導體積體電路晶片係包含至少 固以上之半導體積體電路晶片。 2〇.如:請專利範圍第吻之積層型半導體裝置，其中 Tf二^ —個以上之半導體積體電路晶片可各自使用 刖述替代電路部。 88167-931101.DOC
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