CN114204804B - 一种电荷泵电路 - Google Patents
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Abstract
本申请公开了一种电荷泵电路，采用非交叠的开关控制方法，在每个时钟周期中，控制第一组晶体管中的至少一个晶体管按照电流充电路径的方向顺序关断，按照电流充电路径的反方向顺序导通，控制控制第二组晶体管中的至少一个晶体管按照电流放电路径的方向顺序关断，按照电流放电路径的反方向顺序导通，避免电荷泵开启和关闭过程中电路中的大电流对电路中的晶体管的损坏，提高电路可靠性。
Description
技术领域
本发明涉及功率转换器技术领域，更具体地，涉及一种电荷泵电路。
背景技术
电荷泵又称为开关负载电容式电压变换器，是一种利用所谓的“快速”或“泵送”负载电容来储能的变换器。可以使得输入电压升高或降低，也可以用于产生负电压，广泛应用于电源、存储器以及射频芯片中。
图1示出根据现有技术的电荷泵电路的结构示意图。如图1所示，电荷泵电路100包括依次连接于电压输入端Vin和地之间的晶体管Q1-Q4、飞跨电容CFly、输出电容Cout和驱动电路110。飞跨电容CFly的第一端与晶体管Q1和晶体管Q2的中间节点连接，第二端与晶体管Q3和晶体管Q4的中间节点连接。输出电容Cout连接于输出端Vout和地之间。驱动电路110用于输出驱动信号以控制晶体管Q1-Q4的导通和关断，从而得到稳定的输出电压。
开关电容型电荷泵的一个完整的充电周期包括充电阶段和放电阶段，当电荷泵电路100处于充电阶段时，晶体管Q1与晶体管Q3导通，电流经过晶体管Q1和飞跨电容CFly到晶体管Q3的源端，然后流过晶体管Q3给输出电容Cout充电；当电荷泵电路100处于放电阶段时，晶体管Q2与晶体管Q4导通，电流从飞跨电容CFly的上端流过晶体管Q2到达输出电容Cout的第一端，然后流入输出电容Cout，再从地流过晶体管Q4的源端到达飞跨电容CFly电容的第二端。开关电容型电荷泵的工作原理即为通过连续不断的重复充电周期以达到快速高效率的大电流充电。
现有技术的电荷泵电路100存在以下问题：当晶体管Q1与晶体管Q3或者晶体管Q2与晶体管Q4同时导通或关断时，由于电路通路中存在大电流，如果其中一个功率晶体管出现延时，则电路中的大电流可能会流过功率晶体管的体二极管而造成功率晶体管的损坏。例如，当晶体管Q1与晶体管Q3同时导通时，若晶体管Q3出现延时，则此时大电流经由晶体管Q1和飞跨电容CFly到达晶体管Q3的源端，由于此时晶体管Q3还未完全导通，则该电流通过晶体管Q3的体二极管流入输出电容Cout，当该电流较大时会造成晶体管Q3的损坏。
现有技术通过增大晶体管Q3和晶体管Q4的体二极管来使得他们可以承受更大的电流，但是这种方法不仅会增大晶体管的面积，提高电路成本，而且晶体管的体二极管中流过的电流还会通过寄生效应流入晶体管的衬底，造成各种次生效应，可靠性低。
发明内容
鉴于上述问题，本发明的目的在于提供一种电荷泵电路，解决电荷泵电路开关时电流流过晶体管的体二极管而造成晶体管的损坏的问题，提高电路可靠性。
根据本发明实施例的一方面，提供了一种电荷泵电路，包括：第一组晶体管、第二组晶体管以及耦合所述第一组晶体管和所述第二组晶体管的输出电容和至少一个飞跨电容，所述第一组晶体管耦合于所述电荷泵电路的输入端对所述至少一个飞跨电容的电流充电路径上，所述第二组晶体管耦合于所述至少一个飞跨电容对所述电荷泵电路的输出端的电流放电路径上，所述输出电容耦合于所述输出端；以及耦合所述第一组晶体管和所述第二组晶体管的驱动电路，所述驱动电路用于在每个时钟周期中控制所述第一组晶体管和所述第二组晶体管以互补的方式导通和关断，以在所述电荷泵电路的输出端提供输出电流，其中，所述驱动电路还被配置为：在每个时钟周期中控制所述第一组晶体管中的多个晶体管按照所述电流充电路径的方向顺序关断，按照所述电流充电路径的反方向顺序导通，和/或在每个时钟周期中控制所述第二组晶体管中的多个晶体管按照所述电流放电路径的方向顺序关断，按照所述电流放电路径的反方向顺序导通。
可选的，所述电荷泵电路包括依次串联连接于所述输入端和地之间的多个晶体管，其中，所述多个晶体管中的第奇数个晶体管组成所述第一组晶体管，所述多个晶体管中的第偶数个晶体管组成所述第二组晶体管。
可选的，所述第一组晶体管中每两个在所述电流充电路径上相邻的晶体管之间经相应的所述飞跨电容耦合相连。
可选的，所述驱动电路包括多个控制单元，每个所述晶体管的控制端分别与相应的所述控制单元相连以获得相应的控制信号，该控制信号为逻辑结果的延迟信号。
可选的，对于所述第一组晶体管中每个所述晶体管的控制信号，所述逻辑结果为相应的第一时钟信号与第一反馈信号进行或非逻辑运算而获得的结果，其中，所述第一时钟信号为时钟控制信号或所述时钟控制信号的延迟信号，所述第一反馈信号为所述第二组晶体管中的一个晶体管的控制信号的延迟信号。
可选的，对于所述第二组晶体管中每个所述晶体管的控制信号，所述逻辑结果为相应的第二时钟信号与第二反馈信号进行或非逻辑运算而获得的结果，其中，所述第二时钟信号为所述第一时钟信号的反相信号，所述第二反馈信号为所述第一组晶体管中的一个晶体管的控制信号的延迟信号。
可选的，所述第一组晶体管包括依次分布于所述飞跨电容的电流充电路径上的第一晶体管和第三晶体管，所述第二组晶体管包括依次分布于所述飞跨电容的电流放电路径上的第二晶体管和第三晶体管，其中，所述第一晶体管和所述第三晶体管的第一时钟信号依次延迟，延迟间隔为第三时延，所述第一晶体管的第一反馈信号由所述第二晶体管的控制信号延时获得，延迟间隔为第四时延，所述第三晶体管的第一反馈信号由所述第四晶体管的控制信号延时获得，延迟间隔为第二时延，所述第二晶体管和所述第四晶体管的第二时钟信号依次延迟，延迟间隔为所述第三时延，所述第二晶体管的第二反馈信号由所述第一晶体管的控制信号延时获得，延迟间隔为所述第四时延，所述第四晶体管的第二反馈信号由所述第三晶体管的控制信号延时获得，延迟间隔为所述第二时延。
可选的，所述第四时延等于二倍的所述第三时延和所述第二时延之和。
可选的，所述第一组晶体管包括依次分布于所述至少一个飞跨电容的电流充电路径上的第一晶体管、第五晶体管和第三晶体管，所述第二组晶体管包括依次分布于所述至少一个飞跨电容的电流放电路径上的第二晶体管、第四晶体管和第六晶体管，所述第一晶体管、所述第五晶体管和所述第三晶体管的第一时钟信号依次延迟，延迟间隔为第三时延，所述第一晶体管、所述第五晶体管和所述第三晶体管的第一反馈信号由所述第六晶体管的控制信号延时获得，延迟间隔分别为第六时延、第五时延和第二时延，所述第二晶体管、所述第四晶体管和所述第六晶体管的第二时钟信号依次延迟，延迟间隔为第三时延，所述第二晶体管、所述第四晶体管和所述第六晶体管的第二时钟信号由所述第三晶体管的控制信号延时获得，延迟间隔分别为第六时延、第五时延和第二时延。
可选的，所述第五时延等于二倍的所述第二时延，所述第六时延等于三倍的所述第二时延。
本发明的电荷泵电路采用一种非交叠的开关控制方法，在每个时钟周期中，控制第一组晶体管中的至少一个晶体管按照电流充电路径的方向顺序关断，按照电流充电路径的反方向顺序导通，控制控制第二组晶体管中的至少一个晶体管按照电流放电路径的方向顺序关断，按照电流放电路径的反方向顺序导通，避免电荷泵开启和关闭过程中电路中的大电流对电路中的晶体管的损坏，提高电路可靠性。
此外，本发明的电荷泵电路在开启和关闭过程中电路中不存在大电流，因此相对于传统的电荷泵电路，其中的晶体管可以采用击穿电压更低的晶体管，有利于减小晶体管的面积，降低电路成本。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据现有技术的电荷泵电路的结构示意图；
图2示出根据本发明第一实施例的电荷泵电路的结构示意图；
图3示出根据本发明第一实施例的电荷泵电路充电过程的示意性电路图；
图4示出根据本发明第一实施例的电荷泵电路放电过程的示意性电路图；
图5示出图2中的电荷泵电路的驱动电路的结构示意图；
图6示出图5中的驱动电路的工作时序图；
图7示出根据本发明第二实施例的电荷泵电路的结构示意图；
图8示出根据本发明第二实施例的电荷泵电路充电过程的示意性电路图；
图9示出根据本发明第二实施例的电荷泵电路放电过程的示意性电路图；
图10示出图7中的电荷泵电路的驱动电路的结构示意图；
图11示出图10中的驱动电路的工作时序图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
下面结合附图和实施例对本发明进一步说明。
图2示出根据本发明第一实施例的电荷泵电路的结构示意图。如图2所示，电荷泵电路200包括依次串联连接于电压输入端Vin和地之间的晶体管Q1-Q4、飞跨电容CFly、输出电容Cout和驱动电路210。晶体管Q2和晶体管Q3与飞跨电容CFly并联耦合，即飞跨电容CFly的第一端与晶体管Q1和晶体管Q2的中间节点连接，第二端与晶体管Q3和晶体管Q4的中间节点连接。晶体管Q3和晶体管Q4与输出电容Cout并联耦合，即输出电容Cout的第一端与晶体管Q2和晶体管Q3的中间节点连接，第二端接地。输出端Vout与输出电容Cout的第一端连接。驱动电路210用于根据一时间控制信号CTRL控制晶体管Q1-Q4的导通和关断，从而得到稳定的输出电压。
在一种实施例中，将图2中的电荷泵电路200中位于飞跨电容CFly的电流充电路径上的晶体管Q1和晶体管Q3作为一组晶体管，将位于飞跨电容CFly的电流放电路径上的晶体管Q2和晶体管Q4作为另一组晶体管。驱动电路210用于周期性地将第一组晶体管和第二组晶体管彼此相反地导通和关断，以循环充电和放电飞跨电容CFly，在电荷泵电路的输出端Vout提供输出电流。在一些实施例中，晶体管Q1和晶体管Q3统一操作，晶体管Q2和晶体管Q4统一操作。并且，在每个时钟周期中，晶体管Q1和晶体管Q2以互补的方式导通和关断，晶体管Q3和晶体管Q4以互补的方式导通和关断。
进一步的，如图2所示，驱动电路210根据所述时间控制信号CTRL生成控制信号VC1-VC4。控制信号VC1与晶体管Q1的控制端相连，以控制晶体管Q1的导通和关断，控制信号VC2与晶体管Q2的控制端相连，以控制晶体管Q2的导通和关断，控制信号VC3与晶体管Q3的控制端相连，以控制晶体管Q3的导通和关断，控制信号VC4与晶体管Q4的控制端相连，以控制晶体管Q4的导通和关断。控制信号VC1和控制信号VC3为同相信号，控制信号VC2和控制信号VC4为同相信号，且控制信号VC1和控制信号VC3与控制信号VC2和控制信号VC4为反相信号。在一个实施例中，晶体管Q1-Q4选自N型MOSFET(N-Channel-Metal-Oxide-Semiconductor，N型金属氧化物半导体场效应晶体管)，在控制信号为高电平时，对应的晶体管导通；在控制信号为低电平时，对应的晶体管关断。且控制信号VC1和控制信号VC3与控制信号VC2和控制信号VC4的高电平时间不完全重叠(也即控制信号VC1和控制信号VC3与控制信号VC2和控制信号VC4之间存在一定的死区时间)，避免晶体管Q1-Q4同时导通。
图3示出根据本发明第一实施例的电荷泵电路充电过程的示意性电路图。如图3所示，当电荷泵电路200处于充电阶段时，晶体管Q1与晶体管Q3导通，电流经过晶体管Q1和飞跨电容CFly到晶体管Q3的源端，然后流过晶体管Q3，从而给飞跨电容CFly和输出电容Cout充电，充电电流路径如图3中的虚线所示。
图4示出根据本发明第一实施例的电荷泵电路放电过程的示意性电路图。如图4所示，当电荷泵电路200处于放电阶段时，晶体管Q2与晶体管Q4导通，电流从飞跨电容CFly的上端流过晶体管Q2到达输出电容Cout的第一端，然后流入输出电容Cout，再从地流过晶体管Q4的源端到达飞跨电容CFly的第二端，从而通过飞跨电容CFly为输出电容Cout进行续流，电流放电路径如图4中的虚线所示，通过连续不断的重复充电和放电从而可以达到快速高效率的大电流充电。
为了解决电荷泵电路开关过程中大电流流过晶体管的体二极管造成晶体管的损坏的问题，本发明提出了一种非交叠的开关控制方法，在每个时钟周期中，控制第一组晶体管中的晶体管Q1和晶体管Q3按照电流充电路径的方向顺序关断，按照电流充电路径的反方向顺序导通。和/或控制第二组晶体管中的晶体管Q2和晶体管Q4按照电流放电路径的方向顺序关断，按照电流放电路径的反方向顺序导通。即，当需要导通晶体管Q1和晶体管Q3时，先导通晶体管Q3，延迟一定时间之后再导通晶体管Q1，这样当晶体管Q1导通之后，因为此时晶体管Q3已经完全导通，所以流过晶体管Q1和飞跨电容CFly的大电流可以直接流过晶体管Q3，而不是晶体管Q3的体二极管，避免大电流对晶体管Q3的损坏。同理，当需要关断晶体管Q1和晶体管Q3时，先关断晶体管Q1，延迟一定时间之后再关断晶体管Q3，则当晶体管Q3关断时电路中不存在大电流，从而避免了大电流直接流过晶体管Q3的体二极管造成晶体管Q3的损坏。同样的，当需要导通晶体管Q2和晶体管Q4时，先导通晶体管Q4，再导通晶体管Q2；当需要关断晶体管Q2和晶体管Q4时，先关断晶体管Q2，再关断晶体管Q4，保护晶体管Q4在电荷泵电路开关过程中不被大电流损坏。
图5示出图2中的电荷泵电路的驱动电路的结构示意图。如图5所示，驱动电路210包括控制单元211-214，控制单元211-214分别与晶体管Q1-Q4的控制端连接，以生成相应的控制信号VC1-VC4。其中，所述控制信号VC1-VC4为逻辑结果的延迟信号。进一步的，对于第一组晶体管中的每个晶体管的控制信号，所述逻辑结果为相应的第一时钟信号与第一反馈信号进行或非逻辑运算而获得的结果。对于第二组晶体管中的每个晶体管的控制信号，所述逻辑结果为相应的第二时钟信号与第二反馈信号进行或非逻辑运算而获得的结果。
如图5所示，控制单元211包括或非门NOR1、延时模块TD1和延时模块TD4，或非门NOR1用于将晶体管Q1对应的第一时钟信号CLK1_1和第一反馈信号进行或非逻辑运算，延时模块TD1用于将上述逻辑运算的结果延迟第一时延t1以生成所述控制信号VC1，延时模块TD4用于将控制信号VC1延迟第四时延t4(第四时延t4＝2*t3+t2)，并将延迟后的信号提供至控制单元212。其中，所述第一时钟信号CLK1_1为所述时钟控制信号CTRL，第一反馈信号为晶体管Q2对应的控制信号VC2的延迟信号。
控制单元212包括反相器INV1、或非门NOR2、延时模块TD1和延时模块TD4。反相器INV1用于根据第一时钟信号CLK1_1得到晶体管Q2对应的第二时钟信号CLK2_1，或非门NOR2用于将第二时钟信号CLK2_1和第二反馈信号进行或非逻辑运算，延时模块TD1将逻辑运算的结果延迟第一时延t1以生成控制信号VC2，延时模块TD4用于将控制信号VC2延时第四时延t4，然后将延迟后的信号提供至控制单元211。其中，第二反馈信号为晶体管Q1对应的控制信号VC1的延迟信号。
控制单元213包括或非门NOR3、延时模块TD1和延时模块TD2。或非门NOR3用于将晶体管Q3对应的第一时钟信号CLK1_2与第一反馈信号进行或非逻辑运算，延时模块TD1将逻辑运算的结果进行延迟第一时延t1以生成控制信号VC3，延时模块TD2用于将控制信号VC3延迟第二时延t2以得到晶体管Q4的第二反馈信号。其中，第一时钟信号CLK1_2为时钟控制信号CTRL的延迟信号，第一反馈信号为晶体管Q4的控制信号VC4的延迟信号。进一步的，驱动电路210还包括延时模块TD3，延时模块TD3用于将时钟控制信号CTRL延迟第三时延t3以生成晶体管Q3的第一时钟信号CLK1_2和晶体管Q4的第二时钟信号CLK2_2。
控制单元214包括反相器INV2、或非门NOR4、延时模块TD1和延时模块TD2。反相器INV2用于根据第一时钟信号CLK1_2得到晶体管Q4对应的第二时钟信号CLK2_2，或非门NOR4用于将第二时钟信号CLK2_2和第二反馈信号进行或非逻辑运算，延时模块TD1将逻辑运算的结果延迟第一时延t1以生成控制信号VC4，延时模块TD2用于将控制信号VC4延时第四时延t4，然后将延迟后的信号提供至控制单元213。其中，第二反馈信号为晶体管Q3对应的控制信号VC3的延迟信号。
图6示出图5中的驱动电路的工作时序图，在图6中分别示出了晶体管Q1的第一时钟信号CLK1_1、晶体管Q3的第一时钟信号CLK1_2、以及控制信号VC1-VC4的工作时序图。如这里所使用的，术语“时钟周期”指的是振荡器的两个相邻脉冲之间的时间周期，并且一个时钟周期由两个间隔组成：时钟周期的第一间隔和第一间隔之后的周期的第二间隔。在第一间隔，控制信号VC1和控制信号VC3为低(或者从高到低的转变)，而控制信号VC2和控制信号VC4为高(或者从低到高的转变)。相反的，在第二间隔中，控制信号VC1和控制信号VC3为高，控制信号VC2和控制信号VC4为低。图6中示出时钟周期的第一间隔下控制信号VC1-VC4的时序图。
在图6中，控制信号VC1-VC4的上升沿分别对应于晶体管Q1-Q4的导通时刻，控制信号VC1-VC4的下降沿分别对应于晶体管Q1-Q4的关断时刻。下面结合图6对本发明实施例提供的电荷泵电路的工作原理进行详细说明。
如图6所示，晶体管Q1的第一时钟信号CLK1_1和晶体管Q3的第一时钟信号CLK1_2依次延迟，延迟间隔为第三时延t3。所以，当第一时钟信号CLK1_1由低电平变为高电平时，控制信号VC1和控制信号VC3的下降沿依次延迟，延迟间隔为第三时延t3(如图6中的阴影部分所示)，控制信号VC4和控制信号VC2的上升沿依次延迟，延迟间隔为第三时延t3(如图6中的阴影部分所示)，从而可以在每个时钟周期的第一间隔内先关断晶体管Q1，延迟一段时间之后再关断晶体管Q3，以及在导通晶体管Q2和晶体管Q4的过程中，先导通晶体管Q4，延迟一段时间之后再导通晶体管Q2。
同样的，当第一时钟信号CLK1_1由高电平变为低电平时，控制信号VC3和控制信号VC1的上升沿依次延迟，延迟间隔为第三时延t3，控制信号VC2和控制信号VC4的下降沿依次延迟，延迟间隔为第三时延t3，从而可以在每个时钟周期的第二间隔内先关断晶体管Q2，延迟一段时间之后再关断晶体管Q4，以及在导通晶体管Q1和晶体管Q3的过程中，先导通晶体管Q3，延迟一段时间之后再导通晶体管Q1。
在上述实施例中，通过采用非交叠的开关控制方法，控制第一组晶体管中的晶体管Q1和晶体管Q3按照电流充电路径的方向顺序关断，按照电流充电路径的反方向顺序导通，控制第二组晶体管中的晶体管Q2和晶体管Q4按照电流放电路径的方向顺序关断，按照电流放电路径的反方向顺序导通。以晶体管Q1和晶体管Q3为例，当晶体管Q1导通之后，因为此时晶体管Q3已经完全导通，所以电路中的大电流可以直接流过晶体管Q3，而不是晶体管Q3的体二极管，避免大电流对晶体管Q3的损坏。同样的，当需要关断晶体管Q1和晶体管Q3时，可以先关断晶体管Q1，延迟一定时间之后再关断晶体管Q3，这样可以避免在晶体管Q3关断时电路中仍然存在大电流对晶体管Q3的损坏，电路可靠性更高。
进一步的，由于晶体管Q3和晶体管Q4导通之前电路中不存在大电流，因此相对于传统的电荷泵电路，本发明实施例的电荷泵电路中的晶体管Q3和晶体管Q4可以采用击穿电压更低的晶体管，有利于减小晶体管的面积，降低电路成本。
图7示出根据本发明第二实施例的电荷泵电路的结构示意图，本实施例与第一实施例的不同之处在于：电荷泵电路300包括依次串联连接于电压输入端Vin和地之间的晶体管Q1-Q6、飞跨电容CFly1和CFly2、输出电容Cout和驱动电路310。飞跨电容CFly1的第一端与晶体管Q1和晶体管Q2的中间节点连接，第二端与晶体管Q5和晶体管Q6的中间节点连接。飞跨电容CFly2的第一端与晶体管Q2和晶体管Q3的中间节点连接，第二端与晶体管Q4和晶体管Q5的中间节点连接。输出电容Cout的第一端与晶体管Q3和晶体管Q4的中间节点连接，第二端接地。输出端Vout与输出电容Cout的第一端连接。驱动电路310用于根据一时间控制信号CTRL控制晶体管Q1-Q6的导通和关断，从而得到稳定的输出电压。
同样的，将图7中的电荷泵电路300中位于飞跨电容CFly1和CFly2的电流充电路径上的晶体管Q1、晶体管Q5和晶体管Q3作为一组晶体管，将位于飞跨电容CFly1和CFly2的电流放电路径上的晶体管Q2、晶体管Q4和晶体管Q6作为另一组晶体管。驱动电路310用于周期性地将第一组晶体管和第二组晶体管彼此相反地导通和关断，以循环充电和放电飞跨电容CFly1和CFly2，在电荷泵电路的输出端Vout提供输出电流。在一些实施例中，晶体管Q1、晶体管Q5和晶体管Q3统一操作，晶体管Q2、晶体管Q4和晶体管Q6统一操作。
图8示出根据本发明第二实施例的电荷泵电路充电过程的示意性电路图。如图8所示，当电荷泵电路300处于充电阶段时，晶体管Q1、晶体管Q5和晶体管Q3导通，电流经过晶体管Q1、飞跨电容CFly1到晶体管Q5的源端，然后流经晶体管Q5、飞跨电容CFly2到达晶体管Q3的漏端，经过晶体管Q3到达输出端Vout，从而给飞跨电容CFly和输出电容Cout充电，充电电流路径如图8中的虚线所示。
图9示出根据本发明第二实施例的电荷泵电路放电过程的示意性电路图。如图9所示，当电荷泵电路300处于放电阶段时，晶体管Q2、晶体管Q4和晶体管Q6导通，电流从飞跨电容CFly1的上端流过晶体管Q2、飞跨电容CFly2和晶体管Q4到达输出电容Cout的第一端，然后流入输出电容Cout，再从地流过晶体管Q6的源端到达飞跨电容CFly1的第二端，从而通过飞跨电容CFly1和CFly2为输出电容Cout进行续流，电流放电路径如图9中的虚线所示，通过连续不断的重复充电和放电从而可以达到快速高效率的大电流充电。
图10示出图7中的电荷泵电路的驱动电路的结构示意图。如图10所示，驱动电路310包括控制单元311-316，控制单元311-316分别与晶体管Q1-Q6的控制端连接，以生成相应的控制信号VC1-VC6。其中，所述控制信号VC1-VC6为逻辑结果的延迟信号。进一步的，对于第一组晶体管中的每个晶体管的控制信号，所述逻辑结果为相应的第一时钟信号与第一反馈信号进行或非逻辑运算而获得的结果。对于第二组晶体管中的每个晶体管的控制信号，所述逻辑结果为相应的第二时钟信号与第二反馈信号进行或非逻辑运算而获得的结果。
如图10所示，控制单元311包括或非门NOR1、延时模块TD1和延时模块TD6，或非门NOR1用于将晶体管Q1对应的第一时钟信号CLK1_1和第一反馈信号进行或非逻辑运算，其中第一时钟信号CLK1_1等于时钟控制信号CTRL。延时模块TD1用于将上述逻辑运算的结果延迟第一时延t1以生成所述控制信号VC1。延时模块TD6用于将晶体管Q6对应的控制信号VC6延迟第六时延t6(第六时延t6＝3*t2)以得到第一反馈信号。
控制单元312包括反相器INV1、或非门NOR2、延时模块TD1和延时模块TD6。反相器INV1用于根据第一时钟信号CLK1_1得到晶体管Q2对应的第二时钟信号CLK2_1。或非门NOR2用于将第二时钟信号CLK2_1和第二反馈信号进行或非逻辑运算。延时模块TD1将逻辑运算的结果延迟第一时延t1以生成控制信号VC2。延时模块TD6用于将晶体管Q3对应的控制信号VC3延时第六时延t6以得到所述第二反馈信号。
控制单元313包括或非门NOR3、延时模块TD1和延时模块TD5。或非门NOR3用于将晶体管Q5对应的第一时钟信号CLK1_2与第一反馈信号进行或非逻辑运算，第一时钟信号CLK1_2为时钟控制信号CTRL的延迟信号，延迟间隔为第三时延t3。延时模块TD1将逻辑运算的结果进行延迟第一时延t1以生成控制信号VC5。延时模块TD5用于将控制信号VC6延迟第五时延t5(第五时延t5＝2*t2)以得到所述第一反馈信号。
控制单元314包括反相器INV2、或非门NOR4、延时模块TD1和延时模块TD5。反相器INV2用于根据第一时钟信号CLK1_2得到晶体管Q4对应的第二时钟信号CLK2_2。或非门NOR4用于将第二时钟信号CLK2_2和第二反馈信号进行或非逻辑运算。延时模块TD1将逻辑运算的结果延迟第一时延t1以生成控制信号VC4。延时模块TD5用于将控制信号VC3延时第五时延t5以得到所述第二反馈信号。
控制单元315包括或非门NOR5、延时模块TD1和延时模块TD2，或非门用于将第一时钟信号CLK1_3和第一反馈信号进行或非逻辑运算，其中第一时钟信号1_3为时钟控制信号CTRL的延迟信号，延迟间隔为二倍的第三时延t3。延时模块TD1将逻辑运算结果延迟第一时延t1以生成控制信号VC3。延时模块TD2用于将控制信号VC6延迟第二时延t2以得到所述第一反馈信号。
控制单元316包括反相器INV3、或非门NOR6、延时模块TD1和延时模块TD2，反相器INV3用于根据第一时钟信号CLK1_3得到晶体管Q6对应的第二时钟信号CLK2_3。或非门NOR6用于将第二时钟信号CLK2_3和第二反馈信号进行或非逻辑运算。延时模块TD1将逻辑运算的结果延迟第一时延t1以生成控制信号VC6。延时模块TD2用于将控制信号VC3延时第二时延t2以得到所述第二反馈信号。
图11示出图10中的驱动电路的工作时序图。在图11中分别示出了晶体管Q1的第一时钟信号CLK1_1、晶体管Q5的第一时钟信号CLK1_2、晶体管Q3对应的第一时钟信号CLK1_3以及控制信号VC1-VC6的工作时序图。
如图11所示，晶体管Q1、晶体管Q5和晶体管Q3的第一时钟信号依次延迟，延迟间隔为第三时延t3。所以，当第一时钟信号CLK1_1由低电平变为高电平时，控制信号VC1、控制信号VC5和控制信号VC3的下降沿依次延迟，延迟间隔为第三时延t3(如图11中的阴影部分所示)，控制信号VC6、控制信号VC4和控制信号VC2的上升沿依次延迟，延迟间隔为第二时延t2，从而可以在每个时钟周期的第一间隔内先关断晶体管Q1，延迟一段时间之后再关断晶体管Q5，再延迟一段时间之后关断晶体管Q3，以及在导通晶体管Q2、晶体管Q4和晶体管Q6的过程中，先导通晶体管Q6，延迟一段时间之后再导通晶体管Q4，再延迟一段时间之后导通晶体管Q2。
同样的，当第一时钟信号CLK1_1由高电平变为低电平时，控制信号VC3、控制信号VC5和控制信号VC1的上升沿依次延迟，延迟间隔为第二时延t2，控制信号VC2、控制信号VC4和控制信号VC6的下降沿依次延迟，延迟间隔为第三时延t3，从而可以在每个时钟周期的第二间隔内先关断晶体管Q2，延迟一段时间之后再关断晶体管Q4，再延迟一段时间之后关断晶体管Q6，以及在导通晶体管Q1、晶体管Q3和晶体管Q5的过程中，先导通晶体管Q5，延迟一段时间之后再导通晶体管Q3，最后导通晶体管Q1。
需要说明，本发明中的控制信号之间的延迟间隔不以上述实施例为限制，本领域技术人员可以根据具体情况通过设置驱动电路中的延时模块来改变控制信号之间的间隔时间。
需要说明，在上述实施例中虽然以四个晶体管和六个晶体管的结构的电荷泵电路对本发明的非交叠导通的开关控制方法进行说明，但是本发明的实现不限于此，本发明的开关控制方法同样适用于八个晶体管以及其他晶体管数量结构的电荷泵电路。
综上所述，本发明的电荷泵电路采用一种非交叠的开关控制方法，在每个时钟周期中，控制第一组晶体管中的至少一个晶体管按照电流充电路径的方向顺序关断，按照电流充电路径的反方向顺序导通，控制控制第二组晶体管中的至少一个晶体管按照电流放电路径的方向顺序关断，按照电流放电路径的反方向顺序导通，避免电荷泵开启和关闭过程中电路中的大电流对电路中的晶体管的损坏，提高电路可靠性。
此外，本发明的电荷泵电路在开启和关闭过程中电路中不存在大电流，因此相对于传统的电荷泵电路，其中的晶体管可以采用击穿电压更低的晶体管，有利于减小晶体管的面积，降低电路成本。
应当说明，尽管在本文中，将器件说明为某种N沟道或P沟道器件、或者某种N型或者P型掺杂区域，然而本领域的普通技术人员可以理解，根据本发明，互补器件也是可以实现的。本领域的普通技术人员可以理解，导电类型是指导电发生的机制，例如通过空穴或者电子导电，因此导电类型不涉及掺杂浓度而涉及掺杂类型，例如P型或者N型。本领域普通技术人员可以理解，本文中使用的与电路运行相关的词语“期间”、“当”和“当……时”不是表示在启动动作开始时立即发生的动作的严格术语，而是在其与启动动作所发起的反应动作(reaction)之间可能存在一些小的但是合理的一个或多个延迟，例如各种传输延迟等。本文中使用词语“大约”或者“基本上”意指要素值(element)具有预期接近所声明的值或位置的参数。然而，如本领域所周知的，总是存在微小的偏差使得该值或位置难以严格为所声明的值。本领域已恰当的确定了，至少百分之十(10％)(对于半导体掺杂浓度，至少百分之二十(20％))的偏差是偏离所描述的准确的理想目标的合理偏差。当结合信号状态使用时，信号的实际电压值或逻辑状态(例如“1”或“0”)取决于使用正逻辑还是负逻辑。
此外，还需要说明，在本文中的诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (5)
1.一种电荷泵电路，其特征在于，包括：
第一组晶体管、第二组晶体管以及耦合所述第一组晶体管和所述第二组晶体管的输出电容和至少一个飞跨电容，所述第一组晶体管耦合于所述电荷泵电路的输入端对所述至少一个飞跨电容的电流充电路径上，所述第二组晶体管耦合于所述至少一个飞跨电容对所述电荷泵电路的输出端的电流放电路径上，所述输出电容耦合于所述输出端；以及
耦合所述第一组晶体管和所述第二组晶体管的驱动电路，所述驱动电路用于在每个时钟周期中控制所述第一组晶体管和所述第二组晶体管以互补的方式导通和关断，以在所述电荷泵电路的输出端提供输出电流，
其中，所述驱动电路还被配置为：在每个时钟周期中控制所述第一组晶体管中的多个晶体管按照所述电流充电路径的方向顺序关断，按照所述电流充电路径的反方向顺序导通，和/或
在每个时钟周期中控制所述第二组晶体管中的多个晶体管按照所述电流放电路径的方向顺序关断，按照所述电流放电路径的反方向顺序导通，
其中，所述电荷泵电路包括依次串联连接于所述输入端和地之间的多个晶体管，其中，所述多个晶体管中的第奇数个晶体管组成所述第一组晶体管，所述第一组晶体管中每两个在所述电流充电路径上相邻的晶体管之间经相应的所述飞跨电容耦合相连，所述多个晶体管中的第偶数个晶体管组成所述第二组晶体管，
所述驱动电路包括多个控制单元，每个所述晶体管的控制端分别与相应的所述控制单元相连以获得相应的控制信号，该控制信号为逻辑结果的延迟信号，
对于所述第一组晶体管中每个所述晶体管的控制信号，所述逻辑结果为相应的第一时钟信号与第一反馈信号进行或非逻辑运算而获得的结果，其中，所述第一时钟信号为时钟控制信号或所述时钟控制信号的延迟信号，所述第一反馈信号为所述第二组晶体管中的一个晶体管的控制信号的延迟信号，
对于所述第二组晶体管中每个所述晶体管的控制信号，所述逻辑结果为相应的第二时钟信号与第二反馈信号进行或非逻辑运算而获得的结果，其中，所述第二时钟信号为所述第一时钟信号的反相信号，所述第二反馈信号为所述第一组晶体管中的一个晶体管的控制信号的延迟信号。
2.根据权利要求1所述的电荷泵电路，其特征在于，所述第一组晶体管包括依次分布于所述飞跨电容的电流充电路径上的第一晶体管和第三晶体管，所述第二组晶体管包括依次分布于所述飞跨电容的电流放电路径上的第二晶体管和第四晶体管，
其中，所述第一晶体管和所述第三晶体管的第一时钟信号依次延迟，延迟间隔为第三时延，
所述第一晶体管的第一反馈信号由所述第二晶体管的控制信号延时获得，延迟间隔为第四时延，
所述第三晶体管的第一反馈信号由所述第四晶体管的控制信号延时获得，延迟间隔为第二时延，
所述第二晶体管和所述第四晶体管的第二时钟信号依次延迟，延迟间隔为所述第三时延，
所述第二晶体管的第二反馈信号由所述第一晶体管的控制信号延时获得，延迟间隔为所述第四时延，
所述第四晶体管的第二反馈信号由所述第三晶体管的控制信号延时获得，延迟间隔为所述第二时延。
3.根据权利要求2所述的电荷泵电路，其特征在于，所述第四时延等于二倍的所述第三时延和所述第二时延之和。
4.根据权利要求1所述的电荷泵电路，其特征在于，所述第一组晶体管包括依次分布于所述至少一个飞跨电容的电流充电路径上的第一晶体管、第五晶体管和第三晶体管，所述第二组晶体管包括依次分布于所述至少一个飞跨电容的电流放电路径上的第二晶体管、第四晶体管和第六晶体管，
所述第一晶体管、所述第五晶体管和所述第三晶体管的第一时钟信号依次延迟，延迟间隔为第三时延，
所述第一晶体管、所述第五晶体管和所述第三晶体管的第一反馈信号由所述第六晶体管的控制信号延时获得，延迟间隔分别为第六时延、第五时延和第二时延，
所述第二晶体管、所述第四晶体管和所述第六晶体管的第二时钟信号依次延迟，延迟间隔为第三时延，
所述第二晶体管、所述第四晶体管和所述第六晶体管的第二时钟信号由所述第三晶体管的控制信号延时获得，延迟间隔分别为第六时延、第五时延和第二时延。
5.根据权利要求4所述的电荷泵电路，其特征在于，所述第五时延等于二倍的所述第二时延，所述第六时延等于三倍的所述第二时延。
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