KR20050040726A - 반도체회로디바이스 및 데이터처리시스템 - Google Patents

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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 반도체 회로 디바이스 및 데이터 처리 시스템에 관한 것으로서 스위치드 커패시터형 강압 회로(step-down circuit, 6)와 시리즈 레귤레이터형 강압 회로(2)를 갖고, 각각의 강압 회로의 강압 전압 출력 단자가 공통 접속된다. 쌍방의 강압 회로의 강압 전압 출력 단자가 공통 접속되는 것으로, 쌍방 병렬 구동, 선택 구동, 순차 구동이 가능하게 된다. 상기 순차 구동으로서 먼저 시리즈 레귤레이터형 강압 회로를 구동해 강압 전압을 부하에 공급한 후, 스위치드 커패시터형 강압 회로를 구동해도 스위치드 커패시터형 강압 회로는 부하에 의한 방전분만을 보충하면 좋고 커패시터에 대한 충전 전류 피크는 작게 끝난다. 스위치드 커패시터형 강압 회로의 동작을 개시했을 때 커다란 돌입전류를 발생시키지 않고 노이즈의 발생이 억제되며 전원 투입시의 강압 동작에 수반해 전원 노이즈가 발생하는 것을 억제하는 기술을 제공한다.

Description

반도체회로디바이스 및 데이터처리시스템{SEMICONDUCOR CIRCUIT DEVICE AND DATA PROCESSING SYSTEM}
본 발명은, 강압 회로를 가지는 반도체 회로 디바이스, 특히, 스위치드 커패시터형 강압 회로를 가지는 반도체 회로 디바이스, 또 스위치드 커패시터형 강압 회로와 시리즈 레귤레이터형 강압 회로를 가지는 반도체 회로 디바이스에 관하여, 예를 들면 휴대 통신 단말장치전용의 마이크로 컴퓨터나 시스템·온 칩의 반도회로 디바이스(시스템 LSI)에 적용해 유효한 기술에 관한 것이다.
반도체 회로 디바이스의 온 칩 강압 회로로서는 시리즈 레귤레이터형 강압 회로가 있다. 시리즈 레귤레이터형 강압 회로는 트랜지스터의 온 저항에 의해 전압을 강하시키고 있기 때문에 전압강하분이 그대로 전력 손실이 된다. 한편, 시리즈형 회로보다 전력 변환 효율이 좋은 방식으로서 교환 안정기형 강압 회로가 있다(특허 문헌 2의 도 1). 이것은 외부부착 부품으로서 인덕터가 필요하기 때문에 실장 면적 및 코스트의 점에서 문제가 있다. 인덕터가 필요없고 또 전력 변환 효율이 좋은 강압 회로로서 스위치드 커패시터형 강압 회로가 있다(특허 문헌 2의 도 9). 또, 특허 문헌 1의 도 1에는 시리즈 레귤레이터형 강압 회로에 스위치드 커패시터형 강압 회로를 직렬 접속해 시리즈 레귤레이터형 강압 회로로부터 출력되는 강압 전압을 스위치드 커패시터형 강압 회로가 받아 더욱 강압하는 회로가 나타난다.
[특허 문헌 1] 일본국 특개2002-325431호 공보
[특허 문헌 2] 일본국 특개2002-369552호 공보
본 발명자는, 휴대 기기용 LSI등의 강압 회로로서 인덕터가 필요없고 한편 전력 변환 효율이 좋은 스위치드 커패시터형 강압 회로를 검토했다. 검토 결과, 스위치드 커패시터형 강압 회로에는 특히 전원 개시시의 전원 전류(돌입전류)가 크다는 문제점이 있는 것을 본 발명자에 의해 찾아내졌다. 즉, 스위치드 커패시터형 강압 회로에서는 전력 효율을 좋게 하기 위해서는 스위치의 온 저항을 매우 작게 설계하는 것이 바람직하다. 그렇다면, 커패시터 충전시에 큰 전원 전류가 흐른다. 특히 전원 개시시는 커패시터가 전혀 충전되어 있지 않은 상태로부터 시작되기 때문에, 큰 돌입전류가 흐른다는 문제점이 있다. 이것에 의해, 전원 노이즈, EMI (electro magneticinterference:전자파 방해)등이 발생한다.
본 발명의 목적은, 강압 동작에 수반하는 전력 소비를 저감 할 수 있는 반도체 회로 디바이스를 제공하는 것에 있다.
본 발명의 다른 목적은, 전원 투입시의 강압 동작에 수반해 전원 노이즈가 발생하는 것의 억제 혹은 완화할 수가 있는 반도체 회로 디바이스를 제공하는 것에 있다.
본 발명의 다른 목적은 배터리 구동되는 데이터 처리 시스템의 저소비 전력에 이바지하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면 아래와 같다.
〔1〕반도체 회로 디바이스는 외부 전원 전압을 강압해 강압 전압을 생성하는 강압부를 갖고 상기 강압부는 스위치드 커패시터형 강압 회로와 시리즈 레귤레이터형 강압 회로를 갖고, 각각의 강압 회로의 강압 전압 출력 단자가 공통 접속된다. 쌍방의 강압 회로의 강압 전압 출력 단자가 공통 접속되는 것으로 쌍방 병렬 구동, 선택 구동, 순차 구동이 가능하게 된다. 상기 순차 구동으로서 먼저 시리즈 레귤레이터형 강압 회로를 구동해 강압 전압을 부하에 공급한 후 스위치드 커패시터형 강압 회로를 구동해도 스위치드 커패시터형 강압 회로는 부하에 의한 방전분만을 보충하면 좋고, 커패시터에 대한 충전 전류 피크는 작게 끝난다. 스위치드 커패시터형 강압 회로의 동작을 개시했을 때 큰 돌입전류를 생기게 하지 않고 노이즈의 발생이 억제된다.
반도체 회로 디바이스는 외부 전원 전압의 투입시 먼저 상기 시리즈 레귤레이터형 강압 회로의 강압 동작을 개시해 그 후에 스위치드 커패시터형 강압 회로의 강압 동작을 개시하는 기동 제어 회로를 가짐으로써, 스위치드 커패시터형 강압 회로의 동작을 개시했을 때 큰 돌입전류를 생기게 하지 않고 노이즈의 발생을 억제하는 것을 보증할 수가 있다.
상기 기동 제어 회로는 스위치드 커패시터형 강압 회로의 강압 동작을 개시한 후에 시리즈 레귤레이터형 강압 회로의 강압 동작을 정지해도 좋다. 스위치드 커패시터형 강압 회로만으로 전류 공급 능력이 충분할 경우에는 저소비 전력에 이바지할 수가 있다.
스위치드 커패시터형 강압 회로에 있어서의 커패시터 접속 전환에 의해 스위칭 노이즈의 주파수 스펙트럼을 특정 주파수에 집중하지 않도록(분산시키는 것) 하는 것을 고려하면 스위치드 커패시터형 강압 회로는 충방전 사이클에 있어서 커패시터의 접속 상태를 새로 바꾸는 타이밍을 랜덤화하는 것이 좋다. 예를 들면, 스위치드 커패시터형 강압 회로는 상기 전환 타이밍을 랜덤화하는데 난수 발생 회로를 갖고 발생되는 난수를 이용해 커패시터의 접속 상태를 새로 바꾸는 타이밍을 선택한다. 요컨데, 전원 투입시는 시리즈 레귤레이터형 강압 회로에 강압 동작을 담당시킴으로써, 피크 전류를 저감 할 수 있고, 전원 개시 후는 부하에 의한 방전분만큼을 스위치드 커패시터형 회로로 보충하면 좋기 때문에 그 피크 전류는 작고, 스위치드 커패시터형 강압 회로를 복수로 분할해 각각 위상을 지연하여 구동함으로써, 전원 전류의 피크는 더욱 작아진다.
상기 스위치드 커패시터형 강압 회로의 커패시터는 외부부착 커패시터, 혹은 온 칩 커패시터의 어느 쪽에도 대응할 수 있다. 온 칩 커패시터는 M0S 트랜지스터의 게이트 절연막이나 층간 절연막등을 유전체로서 이용해 구성하는 것이 가능하다.
본 발명의 구체적인 형태로서 강압 전압을 반도체 집적회로의 외부에 공급하는 외부 전원 공급 단자를 갖춘다. 이것에 의해, 강압 전압을 다른 반도체 회로 디바이스의 동작 전원에 이용하는 것이 가능하게 된다. 또, 상기 스위치드 커패시터형 강압 회로는 강압 전압을 에이징용으로 가변 제어 가능하다.
〔2〕반도체 회로 디바이스는, 반도체 칩에 형성되고 외부 전원 전압을 강압해 강압 전압을 생성하는 강압부를 갖고, 상기 강압부는 스위치드 커패시터형 강압 회로를 갖고, 스위치드 커패시터형 강압 회로를 구성하는 스위치 어레이를 복수개로 분할해 떨어져 배치하고 각각의 스위치 어레이에는 고유의 스위칭 용량이 개별 접속되어 평활 용량이 공통 접속된다. 평활 용량을 공통화함으로써 부품 개수의 증대를 억제할 수가 있다.
본 발명의 구체적인 형태로서 충방전 사이클에 있어서 상기 스위치 어레이에 의한 평활 용량과 스위칭 용량의 접속 변경 타이밍을 제어하는 강압 제어 회로를 갖고, 상기 강압 제어 회로는 복수개의 스위치 어레이에 대한 변경 타이밍을 지연하여 제어한다. 스위치 어레이에 있어서의 용량 접속의 전환을 위한 스위칭에 의한 고주파 노이즈의 주파수 스펙트럼을 분산시키는데 도움이 된다. 요컨데, 스위치드 커패시터형 강압 회로의 스위치 어레이를 복수로 분할해 각각 위상을 지연하여 구동함으로써 전원 전류의 피크는 작아진다.
더욱 상기 강압 제어 회로는 스위치 어레이마다 위상을 지연한 클럭 신호를 생성하고 생성된 각각의 클럭 신호에 근거해 상기 접속 변경 타이밍을 스위치 어레이마다 랜덤화한다. 스위치 어레이 단위에서도 상기 고주파 노이즈의 주파수 스펙트럼을 분산시키는데 도움이 되어, 고주파 노이즈의 피크는 더욱 작아진다. 상기 강압 제어 회로는, 상기 전환 타이밍을 랜덤화하는데 난수 발생 회로를 갖고, 발생되는 난수를 이용해 상기 접속 변경 타이밍을 선택한다.
본 발명의 바람직한 형태로서 상기 스위치 어레이는 상기 반도체 칩의 외부 접속 전극 형성 영역의 근방에 배치된다. 외부부착 용량 소자와의 거리를 단축할 수 있어 배선 저항이나 기생 용량에 의한 영향을 저감 하는 것이 가능하게 된다. 복수개의 상기 스위치 어레이의 스위칭 동작을 제어하는 강압 제어 회로는 복수개의 상기 스위치 어레이에 공통화되어, 상기 스위치 어레이로부터 떨어져 배치된다. 강압 제어 회로의 공통화는 강압부의 소형화에 이바지한다.
본 발명의 바람직한 형태로서 상기 강압 제어 회로와 함께 시리즈 레귤레이터형 강압 회로를 갖고, 상기 스위치드 커패시터형 강압 회로와 시리즈 레귤레이터형 강압 회로의 강압 전압 출력 단자가 공통 접속된다. 먼저 시리즈 레귤레이터형 강압 회로를 구동해 강압 전압을 부하에 공급한 후, 스위치드 커패시터형 강압 회로를 구동하면, 스위치드 커패시터형 강압 회로는 부하에 의한 방전분만을 보충하면 좋고, 커패시터에 대한 충전 전류 피크는 작게 끝난다. 스위치드 커패시터형 강압 회로의 동작을 개시했을 때 큰 돌입전류를 생기게 하지 않고, 노이즈의 발생이 억제된다.
외부 전원 전압의 투입시, 먼저 상기 시리즈 레귤레이터형 강압 회로의 강압 동작을 개시해, 그 후에 스위치드 커패시터형 강압 회로의 강압 동작을 개시하는 기동 제어 회로를 가짐으로써 스위치드 커패시터형 강압 회로의 동작을 개시했을 때 큰 돌입전류를 생기게 하지 않고, 노이즈의 발생을 억제하는 것을 보증할 수 있다.
〔3〕배터리 구동되는 데이터 처리 시스템에 상기 반도체 회로 디바이스를 채용한다. EMI를 저감 할 수가 있어 이동 통신 단말이나 휴대 통신 단말의 통신 성능의 향상에 이바지할 수가 있다.
도 1은 본 발명과 관련되는 반도체 집적회로가 칩내에 대비하는 강압 회로의 일례를 나타낸다. 동 도에 나타나는 강압 회로는 기준 전압 발생 회로(1), 시리즈 레귤레이터형 강압 회로(단순히 시리즈 레귤레이터로 기입. 2), 레벨 센서(3), 스위치 제어 회로(4) 및 스위치 어레이(5_1~5_n)로 이루어진다. 레벨 센서(3), 스위치 제어 회로(4) 및 스위치 어레이(5_1~5_n)는 도시를 생략 하는 외부부착 커패시터와 함께 스위치드 커패시터형 강압 회로(6)를 구성한다.
상기 기준 전압 발생 회로(1)는 온도나 전원 전압에 의하지 않는 안정된 기준 전압(VREF)을 발생한다. 예를 들어, 밴드 갭형 회로, M0S 트랜지스터의 임계치 전압차이를 취출하는 회로등으로 실현한다. 시리즈 레귤레이터(2)는 트랜지스터의 온 저항에 의해 전압강하를 실행하여 강압 전압(VDD)을 형성한다. 강압 전압(VDD)의 레벨은 기준 전압(VREF)에 일치하도록 제어된다.
상기 레벨 센서(3)는 강압 전압(VDD)과 기준 전압을 비교하여 스위치드 커패시터형 강압 회로의 강압 동작 정지 신호(STOPB)를 형성한다. 스위치 제어 회로(4)는 클럭 신호(CLK)에 근거해, 스위치 어레이(5_1~5_n)를 제어하는 복수 라인의 스위치 제어 신호(S)를 생성한다. 스위치 어레이(5_1~5_n)는 입력 전압을 받는 커패시터의 접속 상태를 순서대로 변경하면서 용량 분할을 행하는 스위치드 커패시터를 구성하기 위한 스위치 회로이다. VDDCPi는 입력 전압 단자, VDDi는 출력전압 단자, VSSi는 회로의 접지 단자, CPi와 CMi는 커패시터를 외부부착하기 위한 단자이다(i=1~n). 출력 단자(VDD1~VDDn)는 칩내에서 접속되고 있다. 접지 단자(VSS1~VSSn)도 마찬가지이다.
스위치드 커패시터형 강압 회로(6)의 출력과 시리즈 레귤레이터(2)의 출력은 공통 접속되고 있다. 즉, 스위치드 커패시터형 강압 회로(6)의 출력 단자(VDD1~VDDn)는 시리즈 레귤레이터(2)의 출력 단자에 공통 접속된다.
도 2A에는 스위치 어레이(5_1~5_n)내의 1개가 예시된다. 스위치 어레이(5_1~5_n)는 같은 구성을 갖고, 대표로 스위치 어레이 5_n도 적는다. 도 1의 스위치 제어 신호(S)는 여기에서는 SA, SB, SC의 3개의 스위치 제어 신호가 된다. 도 2A의 스위치 회로는 등가적으로 도 28의 스위치드 커패시터 회로를 구성 가능하게 한다. P채널 MOS 트랜지스터 MP1은 도 28의 스위치 SW1에 상당하고, N채널 MOS 트랜지스터 MN1은 도 28의 스위치 SW2에 상당하고, N채널 MOS 트랜지스터 MN2는 도 28의 스위치 SW3에 상당하고, N채널 MOS 트랜지스터 MN3는 도 28의 스위치 SW4에 상당한다. 도 2B에 예시되도록, 스위치 제어 신호 SB 와 SC는 동시로는 로 레벨로 되지 않고, 스위치 제어 신호(SA)는 스위치 제어 신호(SB)의 반전 신호가 된다.
도 2A의 회로에 있어서 도 28의 커패시터(C1, 스위칭 용량)는 단자(CM, CP)에 접속되고, 커패시터(C0, 평활 용량)는 회로의 접지 단자와 출력 단자(VDD)의 사이에 외부부착된다. 도 2B의 스위치 제어 타이밍에 따르면, 스위치 SW1 와 SW3이 온, SW2와 SW4가 오프로 되어, 커패시터 C0와 C1이 직렬로 접속되어 VCCP로 충전된다. 다음에 SW1과 SW3가 오프, SW2와 SW4가 온으로 되어, 커패시터 C0와 C1이 병렬로 접속된다. 출력전압(VDD)은 스위치의 온 저항을 무시하면 대강 VCCP/2가 된다. 이와 같이 하여 2개의 커패시터(C0 와 C1)의 선을 연결선을 절환함으로써 입력 전압(VCCP)을 강압해 출력전압(VDD)을 생성한다. 예를 들면, 입력 전압 단자(VCCP)에 2.8 V가 인가되면, 출력전압 단자(VDD)에는 1. 4 V가 출력된다.
도 2A에 있어서, MOS 트랜지스터의 채널폭/채널길이는, 예를 들면 MP1=3200/0.4, MN1=2800/0.4, MN2=2800/0.4, MN3=1200/0.4 (단위㎛). MN1, MN2가 MN3보다 사이즈가 크다. 이것은, 게이트·소스간 전압이 VCCP-VDD로 작고, 또 기판 바이어스(-VDD) 걸리기 때문에, 온 저항 저감을 위해서 채널폭을 크게 하고 있다.
MOS 트랜지스터 MP1, MN1, MN2는 저임계치전압, MOS 트랜지스터 MN3는 고임계치전압이 된다. MOS 트랜지스터 MP1, MN1, MN2를 저임계치전압으로 하는 이유는 온 저항 저감이기 때문이다. MOS 트랜지스터 MN3를 고임계치전압으로 하는 이유는 동작 정지시의 리크 전류를 저감 하기 위함이다. 동작 정지시에는 SA=하이레벨, SB=로 레벨, SC=하이레벨이 된다. 즉, MOS 트랜지스터 MP1과 MN2가 온, MOS 트랜지스터 MN1과 MN3가 오프가 된다. MOS 트랜지스터 MN3를 저임계치전압으로 하면, 드레인·소스간에는 VDD가 걸려 있기 때문에, 서브 슬레숄드 리크(sub-threshode leake) 전류가 흐를 가능성이 있다. MOS 트랜지스터(MN1)의 드레인·소스간 전압은 VCCP-VDD이지만, 기판 바이어스가 걸려 있기 때문에, 실효 임계치 전압이 높고, 리크 전류는 작다.
스위치 어레이 5_n안에 스위칭용의 MOS 트랜지스터 MP1, MN1~MN3 뿐만이 아니라 그 게이트를 구동하는 인버터(INV1~INV3)도 포함하는 것은 상기 스위치 제어 회로(4)와 스위치 어레이(5_1~5_n)를 떨어지게 배치했기 때문에 배선 저항의 영향을 경감하기 위함이다.
도 3에는 시리즈형 강압 회로(2)의 상세 회로가 예시된다. 이 강압 회로(2)는 차동앰프(DFAMP1)에 의해 기준 전압(VREF)과 전압(VDD)을 비교해, 출력 MOS 트랜지스터(MP10)를 제어한다. 상기 출력 M0S 트랜지스터(MP10)는 P채널형이고, 채널폭/채널길이는, 예를 들면 500/0. 4 (단위㎛)가 된다. 스위치 어레이의 M0S 트랜지스터(MP1)보다 사이즈가 작다. 전원 개시시의 전원 전류 피크를 저감 하기 위함이다. VCCA는 입력 전압 단자이고, 전압 레벨은 VCCP와 같다. EN2는 시리즈형 강압 회로(2)의 이네이블 신호이고, EN2=하이레벨일 때 이네이블, 로 레벨일 때 디스에이블로 된다.
도 4에는 상기 레벨 센서(3)의 상세 회로가 예시된다. 차동앰프(DFAMP2)는 전압(VDD)과 기준 전압(VREF)을 비교하고, 정지 신호(STOPB)를 생성한다. 전압(VDD)이 기준 전압(VREF)보다 낮을 때 STOPB=하이레벨, 전압(VDD)이 기준 전압(VREF)보다 높을 때 STOPB=로 레벨로 된다. EN1은 스위치드 커패시터형 강압 회로의 이네이블 신호이고, EN1=하이레벨 일때 이네이블, 로 레벨 일때 디스에이불을 지시 한다. EN1=로 레벨 일때는, STOPB는 전압(VDD)에 의하지 않고 로 레벨이 된다.
도 5에는 도 1의 스위치 제어 회로(4)의 상세 논리 회로가 예시된다. 클럭 (CLK)으로부터 내부 클럭(ICLK)을 생성하는 회로(41)와 내부 클럭(ICLK)으로부터 스위치 제어 신호(SA, SB, SC)를 생성하는 회로(42)를 가진다. INV는 인버터, NAND는 낸드게이트, AND는 앤드 게이트, NOR는 노어 게이트, D1는 지연 회로이다. CLK는 클럭 입력 단자, STOPB는 정지 신호, FRUN는 테스트용 프리 런 신호이다.
통상 동작시는 FRUN=로 레벨이다. 이 때 STOPB=하이 레벨이 되지 않고 내부 ICLK는 클럭(CLK)에 추종한다. STOPB=로 레벨이라면, 내부 클럭(ICLK)=로 레벨로 된다. 다만, 내부 클럭(ICLK)=하이레벨의 사이에 정지 신호(STOPB)가 하이레벨로부터 로 레벨로 천이 해도 내부 클럭(ICLK)은 바로 로 레벨이 되지 않고, 다음에 클럭(CLK)이 로 레벨이 되었을 때에 로 레벨이 된다.
FRUN=하이레벨이 되면, 내부 클럭(ICLK)은 정지 신호(STOPB)에 관계없이 클럭(CLK)에 추종한다. 지연 회로(D1)는, 도 2에 있어서 신호 SB와 SC가 동시에 로 레벨이 되어 관통 전류가 흐르는 것을 막기 위해서 설치되어 있다.
도 6에는 도 1의 강압 회로의 전원 개시시의 동작 파형이 예시된다. 시각 t0로부터 t1에 걸쳐서 전원(VCCP)이 개시된다. 시리즈형 강압 회로 이네이블 신호 EN2=VCCP이기 때문에 시리즈형 강압 회로(2)가 동작한다. 이것에 의해 VDD가 개시한다. 이 때는 EN1=로 레벨이기 때문에, 스위치드 커패시터형 강압 회로(6)는 아직 동작하지 않는다. 시각 t2로부터 클럭이 입력되어 시각 t3 에 있어서 EN1=하이레벨이 되면, 스위치드 커패시터형 강압 회로(6)가 동작을 개시한다. 또한, 클럭 입력과 EN1의 순서는 역이라도 좋다.
ICCP는 전원(VCCP)에 흐르는 전류이다. t0로부터 t3 에 있어서는 VDD를 시작하기 위해서 대전류가 흐르지만 동작하고 있는 것은 시리즈형 강압 회로(2)만이므로, 파형(60)에 나타나는 바와 같이 전류 파형은 완만하다. 이것은, 온 저항이 큰 MOS 트랜지스터(도 3의 MP10)를 통해 전류가 흐르기 때문이다. 스위치드 커패시터형 강압 회로(6)가 동작을 개시하면, 온 저항이 작은 스위치 MOS 트랜지스터가 온 하기 위해 전류 파형은 61에 나타나는 바와 같이 날카로워진다. 이 때, 이미 VDD는 개시한 후이므로 부하에 의한 방전분만을 공급하면 좋고 그 피크는 작다. 요컨데, 먼저 시리즈 레귤레이터(2)를 구동해 강압 전압을 부하에 공급한 후, 스위치드 커패시터형 강압 회로(6)를 구동해도, 스위치드 커패시터형 강압 회로(6)는 부하에 의한 방전분만을 보충하면 좋고 커패시터에 대한 충전 전류 피크는 작게 끝난다. 스위치드 커패시터형 강압 회로(6)의 동작을 개시했을 때 큰 돌입전류를 생기게 하지 않고, 노이즈의 발생을 억제 혹은 완화할 수가 있다.
또한, 전원이 개시한 후는 EN2=로 레벨로서 시리즈형 강압 회로(2)의 동작을 정지시켜도 괜찮다. 또, 동작 모드에 따라 시리즈형 강압 회로(2)를 동작시키거나 정지시켜도 괜찮다. 예를 들어, 소비 전류가 비교적 많은 동작 모드에서는 시리즈형 강압 회로(2)와 스위치드 커패시터형 강압 회로(6)의 양쪽 모두를 동작시켜 전류 공급 능력을 증가시키고 소비 전류가 비교적 적은 동작 모드에서는 스위치드 커패시터형 강압 회로(6)만을 동작시켜, 전력 변환 효율 좋게 하도록 하여 좋다.
도 7에는 도 1의 강압 회로의 LSI 칩내 배치의 예가 나타난다. 10은 반도체 집적회로의 칩(LSI 칩), 11은 본딩 패드이다. 특히, VCCP1~VCCP41은 입력 전압(VCCP)용 본딩 패드, VDD1~VDD4는 출력전압(VDD)용 본딩 패드, VSS1~VSS4는 접지용 본딩 패드이다. CP1~CP4, CM1~CM4는 커패시터 외부부착용 본딩 패드이다. LSI 칩 10에 있어서, 12로 나타나는 영역은 코어 회로부이고, 반도체 집적회로의 주요부가 배치되고 있는 영역이다. 13으로 나타나는 영역은 I/O영역이고, 주로 입출력 회로가 배치되어 있는 영역이다.
코어 회로부(12)에 배치된 회로 영역(14)에는, 상기 기준 전압 발생 회로(1), 시리즈형 강압 회로(2), 레벨 센서(3) 및 스위치 제어 회로(4)가 배치되고 있다. 이 회로 영역(14)에는 동작 전원으로서 전원(VCCA)이공급되고 있다. 회로 영역(14)에 동작 전원(VCCA)를 공급하는 전원 패드는, 전원 노이즈 방지 때문에, 전압 레벨은 같아도 스위치 어레이용의 전원 패드(VCCP1~VCCP4)와는 분리하는 것이 바람직하다. 또, 코어 회로부(12)내의 디지털 회로와는 접지 전압 배선도 분리하는 것이 바람직하다.
15_1, 15_2,15_3, 15_4는 I/O영역(13)내에 있는 스위치 어레이, 정전 파괴 방지를 위한 보호 소자가 배치되고 있는 영역이다.
도시는 생략 하지만, 스위치 제어 신호(SA, SB, SC)는 회로 영역(14)으로부터 회로 영역(15_1, 1 5_2, 15_3, 15_4)까지 배선되고 있다. 또, 전원 전압(VDD)은 코어 회로부(12)의 동작 전원으로서 LSI 칩(10)내에 메쉬 형상으로 배선되고 있다.
스위치 어레이나 배치되는 영역(15_1~15_4)은 대응하는 본딩 패드(11)의 근방인 I/0 영역에 배치되기 때문에, 배선에 의한 기생 용량 기생 저항을 작게 할 수가 있다. 또, 기준 전압 발생 회로(1)나 레벨 센서(3)의 전원(VCCA)과 스위치 어레이의 전원(VCCP)이 분리되어 있으므로, 스위치의 동작에 의한 전원 노이즈가 기준 전압 발생 회로(1)나 레벨센서(3)에 악영향을 주는 것을 방지할 수 있다.
도 8에는 도 1의 강압 회로를 탑재한 반도체 집적회로를 배선 기판에 실장한 상태를 예시한다. 20은 배선 기판(보드), 21은 반도체 집적회로의 패키지(LSI 패키지)이고, 도 7의 LSI 칩이 봉합되고 있다. 22는 반도체 집적회로의 외부 단자, 23 0은 칩 콘덴서와 같은 커패시터이고, 정전 용량은 예를 들면 1 μF가 되고 도 28의 용량(C0)에 상당한다. 23_1~23_4는 칩 콘덴서와 같은 커패시터이고 정전 용량은 예를들면 0.1μF가 되고 도 28의 C1에 상당한다. 24는 보드상 전원 VCC 배선, 25는 보드상 접지 전위 VSS 배선, 26은 보드상 강압 전압 VDD 배선이다.
스위치드 커패시터형 강압 회로(6)는 도 1의 회로 구성을 LSI 칩상에 4 세트 설치되고 있어 거기에 대응해 4개의 커패시터(23_1~23_4)가 실장되고 있다. 평활용 커패시터(23_0)는 4 세트의 회로에 공통으로 1개만 실장되고 있다. 공통화함으로써 코스트, 실장 면적을 저감 할 수 있다. 커패시터(23_1~23_4)는 기생 저항·기생 유도계수 저감이기 때문에 가능한 한 단자의 가깝게 실장하는 것이 바람직하다.
도 9에는 본 발명과 관련되는 반도체 집적회로가 칩내에 대비하는 강압 회로의 제 2의 예가 나타난다. 동 도에 나타나는 강압 회로는, 스위치 제어 회로(7)가도 1과 상이하다. 즉, 도 1과의 차이점은, 복수개(여기에서는 4개)의 스위치 어레이(5_1~5_4)를 각각 위상이 다른 제어 신호(S1~S4)로 구동한다. 제어 신호(S1)는 실제로는 도 10에 나타나는 바와 같이, S1A, S1B, S1C의 3개의 신호로부터 완성된다. S2~S4도 마찬가지이다. 이것에 의해, 전원 전류의 피크를 저감 할 수 있다. 이와 같이 복수개의 스위치 어레이(5_1~5_4)에 대한 변경 타이밍을 늦추어 제어하기 때문에 스위치 어레이(5_1~5_4)에 있어서의 용량 접속의 전환을 위한 스위칭에 의한 고주파 노이즈를 저감 하는데 도움이 된다. 환언 하면, 스위치드 커패시터형 강압 회로의 스위치 어레이를 복수로 분할해 각각 위상을 지연하여 구동함으로써, 전원 전류의 피크는 작게된다.
도 10에는 도 9의 스위치 제어 회로(7)의 상세 회로가 예시된다. 41_1~41_4는 도 5의 41의 회로와 같고, 대응하는 클럭(CLKi)으로부터 내부 클럭(ICLKi)을 생성한다(i=1~4). 42_1~42_4는 도 5의 42에 회로와 같고, 각각 대응하는 내부 클럭(ICLKi)으로부터 스위치 제어 신호 SiA, SiB, SiC (i=1~4)를 생성한다. 71로 나타나는 회로는 분주 회로이고, 클럭(CLK)을 분주해 클럭(CLK1~CLK4)을 생성한다. FF1, FF2는 클럭 입력(CK)의 개시 엣지로 동작을 행하는 D플립 플롭이다. CLK1, CLK2, CLK3, CLK4는, 주기가 클럭(CLK)의 2배로 90번씩 위상이 지연된 클럭이 된다. 이것에 의해 형성되는 클럭(CLK1~CLK4)에 파형은 도 30에 예시된다
도 30에 있어서, CLK1는 CLK의 개시로 변화한다. CLK2는 CLK의 하강으로 변화한다. CLK3는 CLK1의 반전 신호가 된다. CLK4는 CLK2의 반전 신호가 된다. 초기 상태에서는 신호(STOPB)가 로 레벨이고, ICLK1~ICLK4는 모두 로 레벨이 된다. 시각 t1로 신호(STOPB)가 하이레벨이 되면, 클럭 CLK1으로부터 ICLK1이, 클럭 CLK2로부터 ICLK2이 클럭 CLK3로부터 ICLK3이, 클럭 CLK4로부터 ICLK4가 각각 생성된다. 시각 t2로 신호(STOPB)가 로 레벨이 되어도, 이 시점에서 하이레벨인 클럭(ICLK1)은 바로 로 레벨이 되지 않고, 다음에 클럭(CLK1)이 로 레벨이 되었을 때에 로 레벨이 된다. 클럭 ICLK2도 마찬가지이다. 클럭 ICLK3과 ICLK4는 시각(t2)에서 로 레벨이므로 그대로 로 레벨 상태를 보관 유지한다.
도 11에는 본 발명과 관련되는 반도체 집적회로가 칩내에 대비하는 강압 회로의 제 3의 예가 나타난다. 도 9와의 차이점은 위상 랜덤화 회로(8)를 추가한 점이다. 위상 랜덤화 회로(8)는, 클럭(CLK)의 상승 하강의 타이밍을 랜덤에 이동한 클럭 RCLK을 생성해, 이것을 스위치 제어 회로(7)의 입력으로 한다. 이것에 의해, 노이즈의 고주파 성분의 스펙트럼을 분산시킬 있는 이점을 얻는다. 특히 휴대전화기등의 휴대 무선기기에 응용했을 경우, 방해 전파의 스펙트럼이 분산되므로 유효하다.
도 12에는 위상 랜덤화 회로(8)의 논리 구성이 예시된다. 80은 의사 난수 발생 회로, 81은 원 쇼트 펄스 발생 회로, 82_1~82_4는 래치 회로이다. 래치하는 신호 R, F는 복수 비트이기 때문에, 실제로는 상기 래치 회로(82_1~82_4)는 각각 복수개의 래치로부터 완성된다. 83_1~83_4는 가변 지연 회로이다. 지연 시간은 제어 신호 R1, R2, F2, R3, R4, F4로 정해진다. 84는 클럭 합성 회로이다
R, F는 의사 난수이다. 실제로는 각각 복수 비트(예를 들면 5 비트)로부터 완성된다. F는 R보다 반사이클 빠른 신호가 된다.
P1는 클럭(CLK)의 홀수 사이클의 상승엣지로 소정 시간만 하이레벨이 되는 원 쇼트 펄스이다. P2는 클럭(CLK)의 홀수 사이클의 하강 엣지로 소정 시간만 하이레벨이 되는 원 쇼트 펄스이다. P3은 클럭(CLK)의 짝수 사이클의 상승 엣지로 소정 시간만 하이레벨이 되는 원 쇼트 펄스이다. P4는 클럭(CLK)의 짝수 사이클의 하강 엣지로 소정 시간만 하이레벨이 되는 원 쇼트 펄스이다. P1D, P2D, P3D, P4D는 각각 P1, P2, P3, P4를 가변 지연 회로로 지연 시킨 신호이다.
도 12의 구성을 가지는 위상 랜덤화 회로(8)는 원 쇼트 펄스 발생 회로(8)로 클럭(CLK)의 상승/하강 엣지를 취출하고, 각각을 가변 지연 회로(83_1~83_4)에 통하게 하여, 각 사이클의 상승 하강 엣지의 지연량을 독립하여 제어할 수가 있다. 요컨데, P1, P3는 클럭(CLK)의 입상 동기에 펄스 변화되고 P2, P4는 클럭(CLK)에 서 하강 동기에 펄스 변화되어 래치(82_1~82_4)는 P1~P4의 대응 신호의 펄스 변화로 난수 R, F를 래치 하고, 가변 지연 회로(83_1~83_4)는 P1~P4의 대응 신호의 펄스 변화를 난수 R, F에 따라 지연 시켜 PD1~PD4로서 출력 하고, 클럭 합성 회로(84)는, PD1, PD3의 펄스 변화에 동기 해 클럭 RCLK를 하이레벨로, PD2, PD4의 펄스 변화에 동기 해 클럭 RCLK를 로 레벨로 변화한다. 이것에 의해, 클럭 RCLK는 클럭(CLK)에 대해서 랜덤화 된다.
도 13에는 도 12의 의사 난수 발생 회로(80)의 논리 구성이 예시된다. FF10~FF18은 클럭 입력(CK)의 상승 엣지로 동작하는 D플립 플롭이다. L4~L8은 래치이고, 이네이블 입력(E)이 하이레벨일때 통과시키고, 로 레벨 일때 래치 동작을 행한다. EOR는 배타적 논리합(exclusive OR) 게이트이다. RST는 리셋트 신호이다. 리셋트 신호(RST)를 하이레벨로 하는 것으로, D플립 플롭 FF10의 출력은 하이레벨, D플립 플롭 FF11~FF18의 출력은 로 레벨, 래치(L4~L8)의 출력은 로 레벨로 설정된다. D플립 플롭 FFl1~FF18 및 EOR에 의한 논리 구성은 의사 난수 발생 회로의 일반적인 구성이다. 래치(L4~L8)는 D플립 플롭 FF14~FF18보다 클럭(CLK)의 반사이클 먼저 그것과 동일한 입력을 래치 한다.
R[4]~R[8]은 의사 난수 출력이다. 9개의 플립 플롭의 출력에는 주기29-1=51 1의 의사 난수가 생성된다. 의사 난수로서는 9 비트 가운데 5 비트 R[4]~R[8]만을 이용한다. F[4]~F[8]은 각각 R[4]~R[8]보다 반사이클 빠른 신호가 된다.
도 14에는 도 12의 원 쇼트 펄스 발생 회로(8)의 논리 구성이 예시된다. FF21, FF22는 클럭 입력(CK)의 상승 엣지로 동작하는 D플립 플롭이다. D21, D22는 지연 회로이다. P1, P2, P3, P4는 출력 신호이다. P1는 클럭(CLK)의 홀수 사이클의 상승 엣지로, P2는 클럭(CLK)의 홀수 사이클의 하강 엣지로, P3는 클럭(CLK)의 짝수 사이클의 상승 엣지로, P4는 클럭(CLK)의 짝수 사이클의 상승 엣지로 각각 소정의 시간(D21, D22의 지연 시간)만 하이레벨이 된다.
도 15에는 도 12의 가변 지연 회로(83_2)의 논리 구성이 예시된다. 다른 가변 지연 회로(83_1,83_3,83_4)도 같은 구성을 갖춘다. A는 가산 회로, D3_1~D3-m는 단위 지연 회로, S1는 셀렉터, R2, F2는 각각 복수 비트의 제어 신호이다. 입력 신호 P2를 m개의 단위 지연 회로 D3_1~D3_m에 통하여 구해지는 신호 가운데, (R+F) 번째의 것을 셀렉터 S1으로 선택해 출력(P2D)으로 한다. 지연 시간은 td (R+F)가 된다. td는 단위 지연 회로의 지연 시간을 의미한다.
셀렉터(S1)에 공급되는 상기 (R+F) 번째의 선택 신호는 가산 회로(A)가 생성한다. P2, P4는 클럭 RCLK의 하강을 규정하고 이 하강은 P1, P3이 규정하는 상승보다 앞 타이밍으로 출현하지 않게 하기 위해서, P2D (P4D)는 P2 (P4)에 대해, R2와 그 반사이클전의 값인 F2와의 합(실질적으로 평균)을 이용해 셀렉터(S1)의 선택 신호로 한다. P1, P3는 클럭 RCLK의 첫 시작을 규정하므로 그러한 고려는 필요없고 가산 회로(A)에서는 R1+R1 (R3+R3)의 값을 이용해 셀렉터(S1)의 선택 신호로 한다. 요컨데, 83_1,83_3의 가변 지연 회로에 대해서는 가산 회로(A)를 설치하지 않아도, 2조의 제어 신호가 동일한 신호이므로, 단순한 1 비트 쉬프트로 대처할 수가 있다.
도 16에는 도 12의 클럭 합성 회로(84)의 논리 구성이 예시된다. S2는 셀렉터, RNDM는 위상 랜덤화 이네이블 신호이다. RNDM=하이레벨 일때는, 출력 RCLK는, PlD가 하이레벨이 되는 타이밍에서 하이레벨로, P2D가 하이레벨이 되는 타이밍에서 로 레벨로, P3D가 하이레벨이 되는 타이밍에서 하이레벨로, P4D가 하이레벨이 되는 타이밍에서 로 레벨이 된다. RNDM=로 레벨 일때는 입력 클럭(CLK)이 그대로 출력 클럭(RCLK)이 된다. 즉 위상 랜덤화는 행해지지 않는다.
도 17에는 도 12의 위상 랜덤화 회로(8)의 동작 파형이 예시된다. 클럭(CLK)의 상승 엣지(t 1, t 3, t 5,······) 마다 새로운 의사 난수 R이 생성된다(r1,r2, r3,······). 의사 난수 F는 그보다 반사이클 빠르게, 즉 CLK의 하강 엣지로 변화한다.
원 쇼트 펄스 P1은 CLK의 홀수 사이클의 상승 엣지(t1, t5,…···)로, P2는 CLK의 홀수 사이클의 하강 엣지(t2, t6,......)로, P3는 CLK의 짝수 사이클의 서 상승 엣지(t3, t7,······)로, P4는 CLK의 짝수 사이클의 하강 엣지(t 4, t 8,······)로 각각 소정 시간만 하이레벨이 된다.
래치 회로(82_1)의 출력 R1은, P1이 하이레벨이 되면 변화한다. 즉, 시각 t1으로 r1에, t5 로 r3으로, 등과 같이 된다. 래치 회로(82_2)의 출력 R2, F2는, P2가 하이레벨이 되면 각각 변화한다. 즉, 시각 t2로 각각 r1, r2에, t6로 각각 r3, r4에, 등과 같이 된다. 래치 회로(82_3)의 출력 R3는, P3이 하이레벨이 되면 변화한다. 즉, 시각 t3으로 r2에, t7로 r4에, 등과 같이 된다. 래치 회로(82_4)의 출력 R4, F4는, P4가 하이레벨이 되면 각각 변화한다. 즉, 시각 t4로 각각 r2, r3에, t8로 각각 r4, r5에, 등과 같이 된다.
가변 지연 회로(83_1)의 출력 P1D는, P1를 td(2·R1)만 지연 시킨 펄스가 된다. 가변 지연 회로(83_2)의 출력 P2D는, P2를 td (R2+F2)만 지연 시킨 펄스가 된다. 가변 지연 회로(83_3)의 출력 P3D는, P3를 td(2·R3)만 지연 시킨 펄스가 된다. 가변 지연 회로(83_4)의 출력 P4D는, P2를 td (R4+F4)만 지연 시킨 펄스가 된다.
출력 RCLK는, P1D가 하이레벨이 되는 타이밍에서 하이레벨로, P2D가 하이레벨이 되는 타이밍에서 로 레벨로, P3D가 하이레벨이 되는 타이밍에서 하이레벨로, P4D가 하이레벨이 되는 타이밍에서 로 레벨이 된다. 따라서, CLK의 시각 t1에 있어서의 상승 엣지는 td(2·r1)만 지연되고 t2에 있어서의 하강 엣지는 td (r1+r2)만 지연되고 t3에 있어서의 상승 엣지는 td (2·r2)만 지연되고 t4에 있어서의 하강 엣지는 td (t2+t3)만 지연된다.
위상 랜덤화 회로(8)에 의하면, 하강 엣지의 지연 시간은, 그 전후의 상승 엣지의 지연 시간의 평균치가 된다. 따라서, 지연 시간의 최대치를 매우 크게 설정해도 RCLK의 하이레벨 기간이 없어지거나 로 레벨 기간이 없어지거나 하는 경우는 없다. 이론적으로는 지연 시간의 최대치는 CLK의 주기로 동일하게 할 수가 있다.
도 18에는 도 12의 가변 지연 회로(83_2,83_1,83_3,83_4)의 다른 예가 나타난다.
도 18에는 도 12의 가변 지연 회로(83_2,83_1,83_3,83_4)의 다른 예가 나타난다. 도 18에 있어서 D4는 지연 회로, 90_1는 단위 가변 지연 회로이다. 이 회로는 2개의 단위 지연 회로(D5_1, D5_2)를 가진다. 제어 신호 R2[4], F2[4]가 함께 로 레벨 일때는, 입력 신호 P2D0는 단위 지연 회로를 통과하지 않고 출력된다. R2[4], F2[4]중 한쪽만이 하이레벨 일때는 D5_1만을 통과하고, R2[4], F2[4]가 함께 하이레벨 일때는 D5_1과 D5_2의 양쪽 모두를 통과하여 출력된다. 9 0_2, 90_3, 9 0_4, 90_5도 90_1과 같은 회로 구성을 가지는 단위 가변 지연 회로이다. 이것에 의해, 각각 5 비트의 R2와 F2에 각 대응 2 비트 마다의 논리치의 조합이(하이레벨, 하이레벨), (하이레벨, 로 레벨), (로 레벨, 로 레벨)의 어느쪽인가에 의해 3방법의 지연 시간으로부터 1개의 지연 시간이 선택되어 결과적으로, 32방법의 지연 시간으로부터 1개의 지연 시간을 선택해, P2에 대해서 P2D를 생성할 수가 있다. 또한, 단위 지연 회로의 지연 시간이 90_2에서는90_1의 2배, 90_3에서는 4배, 90_4에서는 8배, 90_5에서는 16배로 설정되어 있다.
입력 P2로부터 출력 P2D까지의 지연 시간은 논리 게이트의 지연 시간을 무시하면, td{(R2[4]+F2[4])+2(R2[5]+F2[5])+4(R2[6]+F2[6])+8(R2[7]+F2[7])+16 (R2[8]+F2[8])}+td4, 로 표현된다. td는 단위 지연 회로(D5_1, D5_2)의 지연 시간, td4는 지연 회로(D4)의 지연 시간이다.
지연 회로(D4)의 역할은, 제어 신호 R[4]~R[8], F[4]~F[8]에 의한 지연 시간의 설정이 완료하고 나서 입력 펄스(P2)를 단위 가변 지연 회로에 통과하도록 하기 위함이다.
도 18의 회로 구성은 도 15의 회로에 비해 가산 회로(A)가 불필요하기 때문에 회로 규모가 작다는 이점이 있다.
도 19에는 도 12의 가변 지연 회로(83_2,83_1,83_3,83_4)의 또 다른 예가 나타난다. A는 가산 회로, S3는 셀렉터, 91_1,91_2는 가변 지연 회로이다. 단위 지연 회로를 복수개 종속접속한 회로이지만 각 단위 지연 회로의 지연 시간은 바이어스 전압(Vbias)을 바꾸는 것으로 제어할 수 있다. 92는 챠지 펌프 회로이고, 업 신호 UP, 다운 신호 DOWN의 지시에 따라서, Vbias를 상승 또는 하강시킨다. 93은 위상 비교 회로이고, P2와 그것을 가변 지연 회로(91_1,92_2)에 통과한 신호 P2F와의 위상을 비교한다. P2F가 P2에 대해서 지연되어 있으면, 신호 UP을 출력 해 Vbias를 상승시키고, 가변 지연 회로(91_1,92_2)의 지연 시간을 짧게 한다. P2F가 P2에 대해서 진행되고 있으면, 신호 DOWN을 출력 해 Vbias를 하강시키고 가변 지연 회로(9 1_1,92_2)의 지연 시간을 길게 한다.
가변 지연 회로(91_1,91_2), 챠지 펌프(92) 및 위상 비교 회로(93)는, 예를 들어 아날로그 DLL (delay-1ockedloop) 회로로 이용되고 있는 것과 같은 회로 구성으로 실현될 수 있다.
도 19의 회로의 동작 원리는 도 15의 회로와 같다. 다만, Vbias에 의해 지연 시간을 제어할 수 있는 점이 다르다. 도 19의 회로 구성에 의한 이점은, 클럭(CLK)의 주기나 전압, 온도가 변화해도, 또 프로세스 격차가 있다고 해도, 입력 P2로부터 출력 P2D까지의 지연 시간의 최대치를 CLK의 주기에 동일하게 설정할 수가 있다, 라고 하는 것이다. P2와 P2F의 위상이 동일하다고 하면, 91_1,92_2의 지연 시간의 합계는 CLK의 주기의 2배에 동일하다. 따라서 P2로부터 P2D까지의 지연 시간의 최대치, 즉 91_1의 지연 시간은 CLK의 주기에 동일하다.
가변 지연 회로(91_2), 챠지 펌프(92) 및 위상 비교 회로(93)는 클럭(CLK)의 주기를 측정하기 위해서 설치한 회로이기 때문에, 도 12의 4개의 가변 지연 회로(83_1~83_4)로 공용할 수가 있다. 발생한 바이어스 전압 Vbias를 가변 지연 회로(83_1~83_4)로 분배하면 좋다.
도 20에는 도 12의 의사 난수 발생 회로(80)의 다른 예가 나타난다. 85는 의사 난수 발생 회로이고, 도 13과 같은 회로로 실현된다. 다만, F[4]~F[8]출력은 불필요하고, 따라서 L4~L8도 필요없게 된다. M은 곱셈 회로, 86_1 및 86_2는 래치 회로이다. D3_1~D3_m은 단위 지연 회로이고, 도 15의 D3_1~D3_m과 같은 것이다. 87은 위상 비교 회로이고, 펄스 P1을 D3_1~D3_m으로 지연 시킨 각 신호와 P3의 위상을 비교한다. 88은 인코더이고, 위상 비교 회로의 출력을 인코드 해 코드(Code)로서 출력. 코드(Code)는 실제로는 복수 비트로부터 완성된다
P1이 단위 지연 회로를 k개 통과한 신호와 P3이 동위상의 경우, Code=k가 된다. 요컨데, P1과 P3은 클럭 1 주기분 지연하고 있기 때문이다. Code=k와 의사 난수 PR을 곱하여 그 상위비트만을 취한 것이 Mu1이다. Mu1은 k이하의 값 밖에 받지 않는 의사 난수가 된다. 이것을 래치 한 신호 R, F를 출력으로 한다.
도 20의 회로 구성에 의하면, 도 19의 회로와 동일하게 클럭(CLK)의 주기나 전압, 온도가 변화해도 또 프로세스 격차가 있었다고 해도 지연 시간의 최대치를 CLK의 주기에 동일하게 설정할 수가 있다. 왜냐하면, Code=k라고 하는 것은 P1과 P3의 위상차이, 즉 CLK의 주기가 단위 지연 회로 k개분에 동일하다는 것이고, 도 12의 가변 지연 회로(83_1~83_4)의 지연 시간의 최대치는 단위 지연 시간 k개분, 즉 CLK의 주기가 되기 때문이다.
도 21에는 도 20의 의사 난수 발생 회로(80)의 동작 파형이 예시된다. 회로(85)는, 클럭(CLK)의 상승 엣지(t 1, t 3, t 5,······) 마다 새로운 의사 난수 PR를 생성한다(r1, r2, r3,······). 한편, 인코더의 출력 Code는 펄스 P3이 하이레벨이 될 때마다 변화한다(c1, c2,······). 곱셈 회로의 출력 Mu1은 t1, t3, t5,······으로 변화한다. 출력 F는 이것을 CLK의 하강 엣지(t2, t4, t6,······)로 래치 한 것, 출력 R은 또 그것을 CLK의 상승 엣지(t3, t5, t 7,······)로 래치 한 것이다.
도 20의 의사 난수 발생 회로(80)에 의하면 클럭(CLK)의 주기나 전압, 온도의 변화에 대한 응답이 빠르다는 이점이 있다. 클럭(CLK)의 주기를 나타내는 신호 Code는 2 사이클 마다 갱신되기 때문이다.
도 22에는 도 11의 위상 랜덤화 회로(8)의 다른 예가 나타난다. 이 예에서는 클럭 입력이 없고, 내부에서 자진 발진에 의해 클럭을 만들어 내고 있는 것이다. 즉, m개의 단위 지연 회로(D3_1~D3_m)와 낸드게이트(NAND)로 구성된 링 발진기(oscillator)에 의해 클럭을 발생하고 있다. m개의 출력 중 하나를 셀렉터(S1)로 랜덤에 선택함으로써 클럭의 위상을 랜덤화하고 있다. EN은 이네이블 신호이고, 이것을 하이레벨로함으로써 자진발진한다.
도 23A 및 도 23B에는 본 발명과 관련되는 강압 회로를 온 칩한 반도체 집적회로를 커패시터와 함께 동일 패키지에 봉합한 예를 나타낸다. 도 7, 도 8과 동일, 또는 상당하는 회로 부분에는 동일 참조 부호를 교부하고 있다. 도 23A는 LSI 칩(10)과 커패시터(23)를 인접시켜 배치하고, 그 사이를 본딩 와이어(103)로 접속하고 있다. 도 23B는 LSI 칩(10)상에 마련한 패드(105) 위에 납땜 볼(106)을 개입시켜 커패시터(23)를 재치하고 있다. 23은 도 8의 커패시터(23_0~23_4)를 총칭한다. 100은 다층 배선 기판등의 배선 기판, 101은 몰드 수지이다. 동 도에 나타나는 봉합 구조를 채용함으로써 커패시터를 보드(20)상에 실장하는 것을 필요로 하지 않고, 보드(20)상의 실장 면적을 저감 할 수 있다. 패키지에 봉합하는 커패시터(23)는 커패시터(23_0~23_4)의 모두를 필요로 하지 않는다. 예를 들면 23_1~23_4 만이라도 괜찮다.
도 24A, 도 24B에는 리드 단자 위에 커패시터를 탑재한 예를 나타낸다. 도 24A는 종단면도, 도 24B는 평면도를 나타낸다. 여기에서는 강압 회로는 2개의 스위치 어레이(5_1,5_2)를 가지고 있는 것으로 한다. 23_1,23_2은 도 7에 나타나는 바와 같은 패드(CPi, CMi)에 접속되는 커패시터이다. 107은 절연 테이프, 110은 리드이다. 이와 같은 구성에 의해도 보드(20)상의 실장 면적을 저감 할 수가 있다. 도 24A, 도 24B의 구성을 채용하는 경우에는 커패시터를 외부부착하기 위한 본딩패드(CPi, CMi)는 인접하고 있는 것이 바람직하다. 인접시킴으로써, 실장이 용이하게 될 뿐만 아니라 기생 유도계수도 저감 할 수 있다.
상기 스위치드 커패시터형 강압 회로의 커패시터는 LSI 칩(10)에 대해서 외부부착 커패시터(23) (23_1,23_2)로 한정되지 않는다. 특히 도시는 하지 않지만, LSI 칩(10)의 온 칩 커패시터로서도 좋다. 온칩 커패시터는 MOS 트랜지스터의 게이트 전극을 한쪽의 용량 전극으로 하고, 코먼 소스·드레인을 한쪽의 용량 전극으로 하는 M0S 용량, 혹은 폴리 실리콘등을 전극으로 한 용량으로 구성하는 것도 가능하다.
도 25에는 본 발명에 의한 강압 회로를 가지는 반도체 집적회로를 이용한 휴대전화기의 논리 구성이 예시된다. 어플리케이션 프로세서(250) 및 전용선 접속 시스템부(240)에 강압 회로(241, 251)를 탑재하고 있다. 200은 안테나, 210은 송수신 변환 회로, 220은 송신용 증폭기(high pover amplifier), 230은 고주파부, 240은 베이스 밴드부, 250은 어플리케이션 프로세서이다. 241은 베이스 밴드부(240)에 내장된 강압 회로, 251은 어플리케이션 프로세서(250)에 내장된 강압 회로이다. 260은 액정 표시부, 270은 리튬 전지, 280은 전원 IC이다. 전원 IC(280)는 예를 들면 시리즈형 강압 회로로 구성되고 있다. 290은 DC/DC컨버터, 300은 클럭 발생기, 310및 320은 메모리, 예를 들면 플래쉬메모리와 SRAM이다.
클럭 발생기(300)로 발생한 시스템 클럭(SCLK)은, RF부(230), 페이스 밴드부 (240) 및 어플리케이션 프로세서(250)에 시스템 클럭으로서 공급된다. 어플리케이션 프로세서(250)에 탑재된 강압 회로(251)는, 이것을 이용해 스위치드 커패시터형 강압 회로를 동작시킨다. 즉, 강압 회로(251)는 베이스 밴드나 어플리케이션프로세서와 동일한 주파수로 동작한다. 이것에 의해, 강압 회로(251)의 동작에 의해 발생하는 노이즈는 베이스 밴드나 어플리케이션 프로세서가 발생하는 노이즈와 동일한 주파수가 되므로, 특히 도 11과 같은 클럭의 위상 랜덤화를 실시하지 않아도 좋다.
어플리케이션 프로세서가 정지하고 있을 때는 클럭(SCLK)의 공급도 정지된다. 이것에 의해 스위치드 커패시터형 강압 회로는 동작하지 않게 되지만, 병렬로 접속되고 있는 시리즈형 강압 회로에 의해 출력전압은 보관 유지된다. 베이스 밴드부에 탑재된 강압 회로(241)에 대해서도 같다.
전지(270)로부터 강압 회로(251)의 출력까지의 전력 변환 효율과 전지 수명에 대한 계산예를 설명한다. 먼저, 이하의 가정을 한다. 리튬 전지(270)의 출력=3. 7 V, 리튬 전지의 용량=600 mAh, 전원 IC(280)의 출력=2.8 V, 강압 회로(251)의 출력=1.0 V, 어플리케이션 프로세서의 소비 전류=200 mA, 그 외의 LSI는 대기 상태(소비 전류~O).
본 발명을 이용하지 않고 시리즈형 강압 회로만을 이용했을 경우는, 전력 변환 효율=1.0/3.7=27%, 전지의 출력 전류=200 mA, 전지 수명=3시간이 된다.
본 발명을 이용했을 경우(스위치드 커패시터형 회로의 효율을 90%로 가정), 전력 변환 효율=1.0/3.7×2×90 %=49 %, 전지의 출력 전류=200/2/90 %=111 mA, 전지 수명=5.4시간이 된다. 본 발명을 이용하는 것으로 전지의 수명을 1.8배로 늘릴 수가 있다.
도 2A의 예는 강압비가 대강 2:1이었다. 그 이외의 예로서 도 26은 강압비가3:1, 도 27은 강압비가 3:2의 경우의 스위치 어레이의 회로도를 나타낸다. CP11, CM11, CP12, CM12는 커패시터(스위칭 용량)를 외부부착하기 위한 단자이다. 제어 신호(SA, SC, SB)의 동작 파형은 도 2B와 같다. 특히 도시는 하지 않지만, 도 26에 있어서 강압비를 1/3로 할 때 2개의 스위칭 용량과 1개의 평활 용량을 직렬로 접속 해 충전해, 그 후 3개의 용량을 병렬로 접속하면 좋다. 도 27에 있어서 강압비를 2/3로 하는 경우, 도 33에 예시되도록 최초, 스위칭 용량(C1과 C2)를 병렬 접속해, 이것을 평활 용량(CO)에 직렬 접속해 충전해, 그 후, 스위칭 용량(C1과 C2)을 직렬 접속해, 이것에 평활 용량(C0)을 병렬 접속하면 좋다.
도 29에는 도 25의 어플리케이션 프로세서(250)의 상세가 예시된다. 251은 본 발명에 의한 강압 회로이다. 252는 어플리케이션 프로세서(250)의 코어 회로이고, 강압 전원 VDD를 동작 전원으로서 동작한다. 253은 입출력 회로이고, 입출력 회로용의 전원 VCCQ를 동작 전원으로서 동작한다. 입출력 회로용의 전원 VCCQ은, 전압 레벨은 VCCP, VCCA와 같지만, 출력 회로로 발생하는 전원 노이즈가 다른 회로 부분에 전파 하는 것을 방지하기 위해 그외는 전원을 분리하고 있다. 입출력 회로(253)는 시스템 클럭(SCLK)의 입력 회로를 포함한다. 입력한 시스템 클럭 SCLK에 동기 해 코어 회로(252)용의 클럭 CCLK (전압 레벨은 VDD), 및 강압 회로(251)용의 클럭(CLK) (전압 레벨은 VCCQ)를 출력 한다. 입출력 회로(253)은 물론 다른 신호용의 입력 회로 및 출력 회로도 갖추고 있지만 여기에서는 기재를 생략 한다. 254는 전원 전압의 투입을 검출하는 전원 온 검출 회로이다. 이것은, 전원(VCCA)의 개시를 검출해, 코어 회로(252)의 리셋트 신호(RST) 및 강압 회로(251)의 이네이블 신호(EN2)를 생성한다. 이네이블 신호(EN2)는 지연 회로로 지연 시킴으로써 이네이블 신호(EN1)가 생성된다.
반도체 집적회로의 번인시에 출력전압(VDD)을 통상보다 높게 하는 수법에 대해서 나타낸다. 이것을 실현하기 위해서는, 기준 전압(VREF)이 번인시에 높아지도록 하면 좋다. 실현 수법은 도 31A와 도 31B의 2방법이 있다. 각 도에 있어서 N은 통상 동작시의 동작점(VCC=VCC1, VREF=VREF1)이고, B는 번인시의 동작점(VCC=VCC2, VREF=VREF2)이다. 동작점 N, B가 모두 VREF=VCC/2의 직선(도안의 일점쇄선)보다 아래에 있으면 좋다.
제 1의 실현 방법은, 통상 동작시는 VREF를·VCC에 대해서 안정화 해, VCC가 통상보다 높아지면 VREF도 추종해 높아지도록 한다. 이것은 일본국 특허 제 2685469호에 기재의 기술을 적용해 실현될 수 있다. 제 2의 실현 방법은 통상 동작 모드와 번인모드로 VREF의 레벨을 변경하면 된다.
도 32에는 도 31B의 수법을 실현하기 위한 기준 전압 발생 회로(1)가 예시된다. 30은 밴드 갭 회로이고, 온도나 전원 전압에 의존하지 않는 안정인 전압(VBGR)를 발생한다. 31은 전압 레벨 변환 회로이고, 차동증폭기(32), P채널 MOS 트랜지스터(MP30), 저항(R1, R2, R3) 및 변환 스위치(33)로부터 완성되어, 전압(VBGR)을 기초로 기준 전압(VREF)을 발생한다. 모드 전환 신호(Mode)에 의해, 기준 전압(VREF)을 취출하는 탭 위치를 바꾼다.
이상 본 발명자에 의해 된 발명을 실시 형태에 근거해 구체적으로 설명했지만, 본 발명은 거기에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위 에 있어서 여러 가지 변경 가능한 것은 말할 필요도 없다.
예를 들면, LSI상에 복수의 스위치드 커패시터형 회로가 탑재되고 있는 경우, 동작 모드에 의해 그 중의 일부만을 동작시키도록 해도 괜찮다. 동작 모드에 따라 더욱 소비 전류를 저감 할 수가 있다. 혹은 동작 모드에 따라 소비 전류를 최적화할 수가 있다.
시스템으로 이용하는 복수개의 LSI 가운데의 1개에 강압 회로를 탑재해, 거기서 발생한 전압을 다른 LSI에 공급하는 것도 가능하다. 특히, 1개의 패키지내에 복수개의 LSI 칩을 봉합한 멀티 칩 모듈(MCM)에 적용하면 효과가 크다.
본 발명은 단회로 모듈과 함께 집적되는 형식의 반도체 집적회로 뿐만이 아니고, 단독의 전압 변환 IC와 같은 반도체장치에도 적용할 수가 있다.
본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 아래와 같다.
즉, 강압 동작에 수반하는 전력 소비를 저감 할 수가 있다.
전원 투입시의 강압 동작에 수반해 전원 노이즈가 발생하는 것의 억제 혹은 완화가 가능하다.
배터리 구동되는 데이터 처리 시스템의 저소비 전력에 이바지할 수가 있다.
도 1은 본 발명에 관한 반도체 집적회로가 칩내에 구비하는 강압 회로를 예시하는 블럭도이다.
도 2A는강압 회로에 포함되는 스위치 어레이의 회로도이다.
도 2B는 도 2A에 스위치 어레이에 대한 스위치 제어 타이밍을 나타내는 타이밍 차트이다.
도 3은 시리즈형 강압 회로의 상세를 예시하는 회로도이다.
도 4는 레벨 센서의 상세를 예시하는 회로도이다.
도 5는 스위치 제어 회로의 상세를 예시하는 논리 회로도이다.
도 6은 강압 회로의 전원 개시시의 동작 파형을 예시하는 타이밍 차트이다.
도 7은 강압 회로의 LSI 칩내 배치를 예시하는 레이아웃도이다.
도 8은 강압 회로를 탑재한 반도체 집적회로를 배선 기판에 실장한 상태를 예시하는 평면도이다.
도 9는 본 발명과 관련되는 반도체 집적회로가 칩내에 대비하는 강압 회로의 제 2의 예를 나타내는 블럭도이다.
도 10은 도 9의 스위치 제어 회로의 상세를 예시하는 논리 회로도이다.
도 11은 본 발명과 관련되는 반도체 집적회로가 칩내에 대비하는 강압 회로의 제 3의 예를 나타내는 블럭도이다.
도 12는 위상 랜덤화 회로의 논리 구성을 예시하는 논리 회로도이다.
도 13은 도 12의 의사 난수 발생회로(pseudo-난수 발생) 회로의 논리 구성을 예시하는 논리 회로도이다.
도 14는 도 12의 원 쇼트(원 쇼트) 펄스 발생 회로의 논리 구성을 예시하는 논리 회로도이다.
도 15는 도 12의 가변 지연 회로의 논리 구성을 예시하는 논리 회로도이다.
도 16은 도 12의 클럭 합성 회로의 논리 구성을 예시하는 논리 회로도이다.
도 17은 도 12의 위상 랜덤화 회로의 동작 파형을 예시하는 타이밍 차트이다.
도 18은 도 12의 가변 지연 회로의 다른 예를 나타내는 논리 회로도이다.
도 19는 도 12의 가변 지연 회로의 또 다른 예를 나타내는 논리 회로도이다.
도 20은 도 12의 의사 난수 발생 회로의 다른 예를 나타내는 논리 회로도이다.
도 21은 도 20의 의사 난수 발생 회로의 동작 파형을 예시하는 타이밍 차트이다.
도 22는 도 11의 위상 랜덤화 회로의 다른 예를 나타내는 논리 회로도이다.
도 23A는 본 발명과 관련되는 강압 회로를 온 칩한 반도체 집적회로를 커패시터와 함께 동일 패키지에 봉합한 제 1의 예를 나타내는 종단면도이다.
도 23B는 본 발명과 관련되는 강압 회로를 온 칩한 반도체 집적회로를 커패시터와 함께 동패키지에 봉합한 제 2의 예를 나타내는 종단면도이다.
도 24A는 본 발명과 관련되는 강압 회로를 온 칩한 반도체 집적회로와 함께 리드 단자 위에 커패시터를 탑재해 수지 봉합한 예를 나타내는 종단면도이다.
도 24B는 도 24A의 평면도이다.
도 25는 본 발명에 의한 강압 회로를 가지는 반도체 집적회로를 이용한 휴대전화기의 논리 구성을 예시하는 블럭도이다.
도 26은 강압비를 3:1로 할 때의 스위치 어레이의 구성을 나타내는 회로도이다.
도 27은 강압비를 3:2로 할 때의 스위치 어레이의 구성을 나타내는 회로도이다.
도 28은 도 2A의 스위치 회로를 등가적으로 나타낸 설명도이다.
도 29는 도 25의 어플리케이션 프로세서(250)의 상세를 예시하는 블럭도이다.
도 30은 도 10의 스위치 제어 회로의 동작 파형을 예시하는 타이밍 차트이다.
도 31A는 전원 전압이 통상보다 높아지면 기준 전압도 따라서 높아지도록 하여 기준 전압을 번인시의 고전압에 대응시킬 때의 방식 설명도이다.
도 31B는 통상 동작 모드와 번인모드로 기준 전압의 레벨을 절환하도록 하여 기준 전압을 번인시의 고전압에 대응시킬 때의 방식 설명도이다.
도 32는 도 31B의 수법을 실현하기 위한 기준 전압 발생 회로를 예시하는 회로도이다.
도 33은 도 27에 있어서 강압비 2/3로 하는 경우의 용량 접속 형태를 나타내는 등가 회로도이다.
<주요부위를 나타내는 도면 부호의 설명>
1 : 기준 전압 발생 회로 2 : 시리즈형 강압 회로
3 : 레벨 센서 4 : 스위치 제어 회로
5_1~5_ n : 스위치 어레이 6 : 스위치드 커패시터형 강압 회로
8 : 위상 랜덤화 회로 VCCP : 입력 전압
VDD : 강압 전압 VSS : 접지 전압
CP, CM : 커패시터 접속용 외부 단자
EN1 : 스위치드 커패시터형 강압 회로 이네이블 신호
EN2 : 시리즈형 강압 회로 이네이블 신호
CLK : 클럭 STOPB : 정지 신호
10 : LSI 칩 11 : 본딩 패드
VCCP1~VCCP4 : 입력 전압(VCCP)용 본딩 패드
VDD1~VDD4 : 강압 전압용 본딩 패드
VSS1~VSS4 : 접지 전압용 본딩 패드 12 : 코어 회로부
13 : I/O영역
14 : 기준 전압 발생 회로, 시리즈형 강압 회로, 레벨 센서 및 스위치 제어 회로의 배치 영역
20 : 보드 21 : LSI 패키지
22 : LSI패키지 23_0~23_4 : 커패시터
24 : 보드상 VCC 배선 25 : 보드상 접지 배선
26 : 보드상 VDD 배선 100 : 기판
101 : 몰드 수지 102, 103 : 본딩 와이어
104 : 단자 105 : 패드
106 : 납땜 볼 110 : 리드
200 : 안테나 210 : 송수신 절환회로
220 : 송신용 증폭기 230 : 고주파부
240 : 베이스 밴드부 250 : 어플리케이션 프로세서
241, 251 : 강압회로 252 : 프로세서의 코어회로부
253 : 입출력회로 254 : 전원 온 검출회로
260 : 액정표시부 270 : 리튬전지
300 : 클럭발생기 310, 320 : 메모리

Claims (20)

  1. 외부 전원 전압을 강압해 강압 전압을 생성하는 강압부를 갖고, 상기 강압부는 스위치드 커패시터형 강압 회로와 시리즈 레귤레이터형 강압 회로를 갖고, 각각의 강압 회로의 강압 전압 출력 단자가 공통 접속되는 것을 특징으로 하는 반도체 회로 디바이스.
  2. 청구항 1에 있어서,
    외부 전원 전압의 투입시 먼저 상기 시리즈 레귤레이터형 강압 회로의 강압 동작을 개시해 그 후에 스위치드 커패시터형 강압 회로의 강압 동작을 개시하는 기동 제어 회로를 가지는 것을 특징으로 하는 반도체 회로 디바이스.
  3. 청구항 2에 있어서,
    상기 기동 제어 회로는, 스위치드 커패시터형 강압 회로의 강압 동작을 개시한 후에, 시리즈 레귤레이터형 강압 회로의 강압 동작을 정지하는 것을 특징으로 하는 반도체 회로 디바이스.
  4. 청구항 1에 있어서,
    스위치드 커패시터형 강압 회로는, 충방전 사이클에 있어서 커패시터의 접속 상태를 절환하는 타이밍을 랜덤화하는 것을 특징으로 하는 반도체 회로 디바이스.
  5. 청구항 4에 있어서,
    스위치드 커패시터형 강압 회로는, 상기 전환 타이밍을 랜덤화하는데 난수 발생 회로를 갖고 발생되는 난수를 이용해 커패시터의 접속 상태를 절환하는 타이밍을 선택하는 것을 특징으로 하는 반도체 회로 디바이스.
  6. 청구항 1에 있어서,
    스위치드 커패시터형 강압 회로의 커패시터는 외부부착 커패시터인 것을 특징으로 하는 반도체 회로 디바이스.
  7. 청구항 1에 있어서,
    스위치드 커패시터형 강압 회로의 커패시터는 온 칩 커패시터인 것을 특징으로 하는 반도체 회로 디바이스.
  8. 청구항 1에 있어서,
    강압 전압을 반도체 집적회로의 외부에 공급하는 외부 전원 공급 단자를 가지는 것을 특징으로 하는 반도체 회로 디바이스.
  9. 청구항 1에 있어서,
    상기 스위치드 커패시터형 강압 회로는, 강압 전압을 에이징용으로 가변 제어 가능한 것을 특징으로 하는 반도체 회로 디바이스.
  10. 반도체 칩에 형성되고 외부 전원 전압을 강압해 강압 전압을 생성하는 강압부를 갖고, 상기 강압부는 스위치드 커패시터형 강압 회로를 갖고, 스위치드 커패시터형 강압 회로를 구성하는 스위치 어레이를 복수개로 분할해 떨어져 배치하고, 각각의 스위치 어레이에는 고유의 스위칭 용량이 개별 접속되고 평활 용량이 공통 접속되는 것을 특징으로 하는 반도체 회로 디바이스.
  11. 청구항 10에 있어서,
    상기 스위칭 용량과 평활 용량은 반도체 칩에 외부부착 되는 것을 특징으로 하는 반도체 회로 디바이스.
  12. 청구항 10 에 있어서,
    상기 스위칭 용량과 평활 용량은 반도체 칩에 온 칩되는 것을 특징으로 하는 반도체 회로 디바이스.
  13. 청구항 10에 있어서,
    충방전 사이클에 있어서 상기 스위치 어레이에 의한 평활 용량과 스위칭 용량의 접속 변경 타이밍을 제어하는 강압 제어 회로를 갖고, 상기 강압 제어 회로는 복수개의 스위치 어레이에 대한 변경 타이밍을 지연하여 제어하는 것을 특징으로 하는 반도체 회로 디바이스.
  14. 청구항 13에 있어서,
    상기 강압 제어 회로는 스위치 어레이마다 위상을 지연한 클럭 신호를 생성하고, 생성된 각각의 클럭 신호에 근거해 상기 접속 변경 타이밍을 스위치 어레이마다 랜덤화하는 것을 특징으로 하는 반도체 회로 디바이스.
  15. 청구항 14에 있어서,
    상기 강압 제어 회로는, 상기 전환 타이밍을 랜덤화하는데 난수 발생 회로를 갖고, 발생되는 난수를 이용해 상기 접속 변경 타이밍을 선택하는 것을 특징으로 하는 반도체 회로 디바이스.
  16. 청구항 10에 있어서,
    상기 스위치 어레이는 상기 반도체 칩의 외부 접속 전극 형성 영역의 근방에 배치되는 것을 특징으로 하는 반도체 회로 디바이스.
  17. 청구항 16에 있어서,
    복수개의 상기 스위치 어레이의 스위칭 동작을 제어하는 강압 제어 회로는 복수개의 상기 스위치 어레이에 공통화되어, 상기 스위치 어레이로부터 떨어져 배치되는 것을 특징으로 하는 반도체 회로 디바이스.
  18. 청구항 13 또는 17 에 있어서,
    상기 강압 제어 회로와 함께 시리즈 레귤레이터형 강압 회로를 갖고, 상기 스위치드 커패시터형 강압 회로와 시리즈 레귤레이터형 강압 회로의 강압 전압 출력 단자가 공통 접속되는 것을 특징으로 하는 반도체 회로 디바이스.
  19. 청구항 18에 있어서,
    외부 전원 전압의 투입시, 먼저 상기 시리즈 레귤레이터형 강압 회로의 강압 동작을 개시해, 그 후에 스위치드 커패시터형 강압 회로의 강압 동작을 개시하는 기동 제어 회로를 가지는 것을 특징으로 하는 반도체 회로 디바이스.
  20. 청구항 1 내지 19중 어느 한항의 기재의 반도체 회로 디바이스를 탑재하고 배터리 구동되는 것을 특징으로 하는 데이터 처리 시스템.
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