JP3501183B2 - 半導体集積回路の内部電源電圧供給回路 - Google Patents

半導体集積回路の内部電源電圧供給回路

Info

Publication number
JP3501183B2
JP3501183B2 JP31480194A JP31480194A JP3501183B2 JP 3501183 B2 JP3501183 B2 JP 3501183B2 JP 31480194 A JP31480194 A JP 31480194A JP 31480194 A JP31480194 A JP 31480194A JP 3501183 B2 JP3501183 B2 JP 3501183B2
Authority
JP
Japan
Prior art keywords
power supply
supply voltage
internal power
circuit
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31480194A
Other languages
English (en)
Other versions
JPH07271455A (ja
Inventor
哲▲みん▼ 丁
煕哲 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH07271455A publication Critical patent/JPH07271455A/ja
Application granted granted Critical
Publication of JP3501183B2 publication Critical patent/JP3501183B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dram (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Control Of Electrical Variables (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、高集積メモリに採用される技術であって、外部電
源電圧を所定のレベルにして内部電源電圧を発生し供給
する内部電源電圧供給回路（internal Vcc generator）
に関する。
【０００２】
【従来の技術】最近の飛躍的な半導体素子製造技術の発
展により、メモリに代表される半導体集積回路の集積度
はますます向上している。このような高集積の集積回路
に採用される技術の１つに、線幅のより小さくなった各
信号線を用いて製造される素子の信頼性を高くし、また
素子の動作電圧の変化に従う特性を安定化させるために
提案された内部電源電圧供給回路がある。この技術は、
内部電源電圧供給回路を集積回路に内蔵して、それによ
り外部から印加される外部電源電圧を電圧降下させて内
部電源電圧を発生して供給することで、集積回路内部に
は外部電源電圧が変化しても一定レベルの電源電圧が供
給されるようにした技術で、現在では広く採用されてい
る。
【０００３】このような内部電源電圧供給回路には、よ
く知られているように、外部電源電圧を入力として所定
の内部電源電圧を出力する内部電源ドライバ回路、外部
電源電圧を入力としてその入力レベルが所定のレベルに
なるか否かを判断するための参照信号として基準電圧を
発生する基準電圧発生回路、そして内部電源ドライバ回
路を通じて出力される内部電源電圧が所定のレベルを維
持するか否かを検出する検出回路等が必須的に備えられ
る。このような構成において、集積回路内には内部電源
ドライバ回路から内部電源電圧の供給が行われ、したが
って内部電源ドライバ回路は、外部電源電圧の印加によ
り正確で且つ安定した内部電源電圧を供給しなければな
らない。
【０００４】これに関連して、図７に、現在の最も一般
的な内部電源電圧供給回路における内部電源ドライバ回
路を示す。この回路構成は、全体的にみると、基準信号
ＳＲＥＦ及び内部電源電圧ｉｎｔ．Ｖｃｃを差動入力と
した差動増幅器からなる比較器の構成であることが分か
る。
【０００５】基準信号ＲＥＦは例えばＢＧＲ（band gap
reference）回路のような基準電圧発生回路から出力さ
れる基準信号で、動作電圧や温度変化等にあまり影響さ
れず一定の電圧で供給される信号である。ＢＧＲ回路に
関しては、本願出願人による韓国特許出願第９１−１０
１９３号『基準電圧発生回路』、あるいは、Suresh M.
Menon の米国特許第４，７９５，９１８号等に詳細に開
示されている。そして基準信号ＳＲＥＦ（level Shifti
ng ＲＥＦ）は、基準信号ＲＥＦをより高い電圧にレベ
ル変換した信号であり、基準信号ＲＥＦの電圧が実際に
使用される内部電源電圧ｉｎｔ．Ｖｃｃのレベルより低
いので、その基準電圧レベルを一定な比率で高めた信号
である。
【０００６】図７の回路の動作特性を簡単に説明すると
次のようなものとなる。集積回路がパワーアップ（電源
ＯＮ）されると外部電源電圧ｅｘｔ．Ｖｃｃが供給さ
れ、基準信号ＳＲＥＦをゲートに受けるＮＭＯＳトラン
ジスタ１０の電流により接続ノード６の電圧は接地電圧
ＧＮＤ端へ放電される。これによりＰＭＯＳドライバ１
８が導通して出力ノードとしての内部電源ノード２０が
充電される。そして、内部電源ノード２０の電圧が上昇
して基準信号ＳＲＥＦの電圧より高くなると、ＮＭＯＳ
トランジスタ１２がＯＮ・ＯＦＦする結果、内部電源電
圧ｉｎｔ．Ｖｃｃが所定の電圧レベルに維持される。
【０００７】このような内部電源ドライバ回路の構成で
は、比較器としての出力を負帰還（negative feedbac
k）してあり、つまり比較器の入力を仮想短絡（virtual
shor：Ｖ＋＝Ｖ−，Ｉ＝０）させる概念をそのまま利
用している。したがって、基準信号ＳＲＥＦの電圧は内
部電源電圧ｉｎｔ．Ｖｃｃと同じとされ、集積回路内全
体に供給される電源電圧はＰＭＯＳドライバ１８を通じ
て供給されるようになっている。そのため、内部電源電
圧を駆動するＰＭＯＳドライバ１８のサイズを大きく
し、その動作制御を行う差動増幅器（２、４、１０、１
２、１６）の電流レベル、特にＮＭＯＳトランジスタ１
６を通じて流れる電流レベルを、待機電流抑制のために
相対的に小さくする必要がある。その結果として、ＰＭ
ＯＳドライバ１８のリアクションタイム、すなわちＰＭ
ＯＳドライバ１８を制御するゲート制御信号が基準信号
ＳＲＥＦと内部電源電圧ｉｎｔ．Ｖｃｃとの間の電圧差
により変化する際に必要な時間が長くなってしまう。
【０００８】このような現象により、集積回路の重要な
動作変換点で内部電源電圧ｉｎｔ．Ｖｃｃが不必要に変
動し得ることになる。例えばメモリの場合、メモリが非
選択状態にあると仮定すると内部電源ノード２０から流
れる電流はほとんどないので、ＰＭＯＳドライバ１８の
ゲートの接続ノード６はＰＭＯＳドライバ１８を非導通
化させるレベルの電圧となる。そして非選択状態から選
択状態に変換すると、内部電源ノード２０から流れる電
流が急激に増加して接続ノード６によりＰＭＯＳドライ
バ１８が導通となる。このとき、内部電源ノード２０へ
電流を供給するまでに上記のような理由から一定の時間
τ１を要するので、この時間τ１の間に内部電源電圧ｉ
ｎｔ．Ｖｃｃのレベルがダウンしてしまいメモリの動作
に影響する。また逆に、メモリが選択状態から非選択状
態に移る場合には、接続ノード６の制御電圧によりＰＭ
ＯＳドライバ１８の電流が制御されるまでに時間τ１を
要するため、その間に余分な電流が流れて内部電源電圧
ｉｎｔ．Ｖｃｃの電圧レベルが外部電源電圧ｅｘｔ．Ｖ
ｃｃのレベルへキックアップ（kick−up）することにな
ってしまう。
【０００９】図８の電圧波形図に、このような現象を説
明する図７の回路の動作特性を示す。図２（Ａ）を参照
すると分かるように、動作状態に応じて時間τ１により
内部電源電圧ｉｎｔ．Ｖｃｃは変動し、特に時点ｔ１で
は、内部電源電圧ｉｎｔ．Ｖｃｃが外部電源電圧ｅｘ
ｔ．Ｖｃｃのレベルへキックアップしている。このよう
に内部電源電圧ｉｎｔ．Ｖｃｃがキックアップを起こす
と、図７の回路では、これを放電して待機電流とするま
でかなりの時間を要する。これは、しばらくの間内部電
源電圧ｉｎｔ．Ｖｃｃのレベルが定められたレベルより
高く維持される結果を招くので、信頼性に影響するおそ
れがある。さらには、上記のような時間τ１の存在は集
積回路のチップ選択信号バーＣＳの遷移時間の長短によ
り動作速度が変化するという問題を発生させる。
【００１０】また、図７の回路では、外部電源電圧ｅｘ
ｔ．Ｖｃｃと内部電源電圧ｉｎｔ．Ｖｃｃの各電圧が近
いレベルにある場合、差動増幅器（２、４、１０、１
２、１６）の差動利得が減少してしまい、時間τ１がよ
り長くなる。このようになると、接続ノード６がＰＭＯ
Ｓドライバ１８を常に導通させる方へバイアスをかける
ことになり、ＤＣ曲線に内部電源電圧ｉｎｔ．Ｖｃｃの
キックアップ現象が現れやすくなる。図９にそのキック
アップ現象の電圧波形を示す。このような現象は特に、
外部電源電圧ｅｘｔ．Ｖｃｃのレベルが３Ｖ程度にあ
り、内部電源電圧ｉｎｔ．Ｖｃｃを３Ｖとして動作する
ような場合に深刻となる。
【００１１】
【発明が解決しようとする課題】以上のような従来技術
に着目して、本発明の目的は、信頼性の高い内部電源電
圧供給回路を提供することにある。具体的には、第１
に、内部電源電圧のキックアップ現象を防止できるよう
な内部電源電圧供給回路を提供する。第２に、内部電源
電圧の変動に起因した内部回路の動作速度低下を防止で
きるような内部電源電圧供給回路を提供する。第３に、
集積回路（チップ）の選択・非選択切り換えによる内部
電源電圧のレベル降下、上昇現象を極力抑制できるよう
な内部電源電圧供給回路を提供する。第４に、パワーア
ップ等に際して継続的に差動増幅動作を遂行してより安
定的な内部電源電圧を供給できるような内部電源ドライ
バ回路を有する内部電源電圧供給回路を提供する。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明による内部電源電圧供給回路は、内部電
源ドライバ回路への入力にオフセットを発生させるオフ
セット発生回路を備え、このオフセットに対応してドラ
イバから内部電源電圧を出力するようにする。また、オ
フセット発生回路によるオフセット電圧に対応させて内
部電源電圧を電圧変化させるパワーアップ制御回路を設
け、差動増幅器を常時アクティブ状態に維持するように
する。さらに、基準信号及び内部電源電圧を所定レベル
電圧降下させて差動増幅器の差動入力とするレベルダウ
ン回路を設け、外部電源電圧より低い中間レベルで比較
動作を行えるようにして外部電源電圧と内部電源電圧の
レベルが近い場合でもキックアップ現象を防止できるよ
うにする。
【００１３】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図面中の同じ部分には可
能限り同じ符号を付し、重複する説明は省略する。
【００１４】本明細書で用いている『内部電源ドライバ
回路』は、実質的に内部電源電圧ｉｎｔ．Ｖｃｃを出力
するＰＭＯＳドライバと、このＰＭＯＳドライバにより
出力される内部電源電圧ｉｎｔ．Ｖｃｃ及び基準信号を
差動入力として比較し差動増幅を行う差動増幅器と、を
少なくとも含んだ回路を意味するものとする。尚、当然
ながら、ＮＭＯＳ、ＰＭＯＳの各電界効果トランジスタ
はユニポーラ素子である。
【００１５】図１に、本発明による内部電源電圧供給回
路における内部電源ドライバ回路の構成例を概略的に示
す。発生される内部電源電圧ｉｎｔ．Ｖｃｃは外部電源
電圧ｅｘｔ．Ｖｃｃを所定レベル電圧降下させたもので
あり、また、基準信号ＳＲＥＦは、内部電源電圧ｉｎ
ｔ．Ｖｃｃに相応する電圧を有し、内部電源電圧ｉｎ
ｔ．Ｖｃｃのレベルを感知するための参照信号として使
用される信号である。
【００１６】本実施例の内部電源電圧供給回路は、基準
信号ＳＲＥＦを受けてレベルダウンさせるための第１レ
ベルダウン回路（ＬＤＳ：level down shifter）２６
と、内部電源電圧ｉｎｔ．Ｖｃｃを受けてレベルダウン
させるための第２レベルダウン回路２８と、第１レベル
ダウン回路２６及び第２レベルダウン回路２８の各出力
信号を入力とし、これらに応答して差動入力にオフセッ
トを発生するオフセット発生回路２４と、このオフセッ
ト発生回路２４の出力に応答して内部電源電圧ｉｎｔ．
Ｖｃｃを発生する内部電源ドライバ回路２２と、基準信
号ＳＲＥＦ及び内部電源電圧ｉｎｔ．Ｖｃｃを入力と
し、パワーアップ時等に電源電圧の変動を防止するため
基準信号ＳＲＥＦ及び内部電源電圧ｉｎｔ．Ｖｃｃの各
電圧を調節するパワーアップ制御回路３０と、から構成
される。
【００１７】図１に示すように、この実施例ではオフセ
ット発生回路２４を内部電源ドライバ回路２２内に含め
た構成としている（具体的には後述する）が、特にこれ
に限定されるものではなく、独立した回路として設計す
ることも可能である。
【００１８】図２に、図１のような内部電源電圧供給回
路の具体例を示す。同図に示す基準信号ＲＥＦは、例え
ば上述の従来例と同様にして発生された温度等の変動に
鈍感な特性を有する基準信号であり、基準信号ＳＲＥＦ
はその基準信号ＲＥＦを増幅して得た基準信号である。
【００１９】この例の内部電源電圧供給回路は、内部電
源ドライバ回路２２として、チャネルが外部電源電圧ｅ
ｘｔ．Ｖｃｃ端と接続ノード３６との間に形成され、ゲ
ートが接続ノード３８に接続されたＰＭＯＳトランジス
タ３２と、チャネルが外部電源電圧ｅｘｔ．Ｖｃｃ端と
接続ノード３８との間に形成され、ゲートが接続ノード
３８に接続されたＰＭＯＳトランジスタ３４と、接続ノ
ード３６にドレインが接続されたＮＭＯＳトランジスタ
４０と、接続ノード３８にドレインが接続されたＮＭＯ
Ｓトランジスタ４２と、チャネルがＮＭＯＳトランジス
タ４０、４２の各ソースと接地電圧ＧＮＤ端との間に形
成され、ゲートに基準信号ＲＥＦを受けるＮＭＯＳトラ
ンジスタ５０と、チャネルが外部電源電圧ｅｘｔ．Ｖｃ
ｃ端と内部電源ノード６０との間に形成され、ゲートが
接続ノード３６に接続されたＰＭＯＳドライバ５４と、
を備えている。
【００２０】また、第１レベルダウン回路２６として、
基準信号ＳＲＥＦをレベルダウンさせてＮＭＯＳトラン
ジスタ４０のゲートが接続された接続ノード４６に出力
するダイオード４４、そして、第２レベルダウン回路２
８として、内部電源ノード６０における内部電源電圧ｉ
ｎｔ．ＶｃｃをレベルダウンさせてＮＭＯＳトランジス
タ４２のゲートが接続された接続ノード５８に出力する
ダイオード５６を備える。そしてさらに、チャネルが接
続ノード４６と接地電圧ＧＮＤ端との間に形成され、ゲ
ートに基準信号ＲＥＦを受けるＮＭＯＳトランジスタ４
８と、チャネルが接続ノード５８と接地電源ＧＮＤ端と
の間に形成され、ゲートに基準信号ＲＥＦを受けるＮＭ
ＯＳトランジスタ５２と、を有し、パワーアップ制御回
路３０として、基準信号ＳＲＥＦをソースに受け、接続
ノード６６にドレイン及びゲートが共通接続されたＰＭ
ＯＳトランジスタ６２と、内部電源電圧ｉｎｔ．Ｖｃｃ
をソースに受け、接続ノード６６にゲートが接続される
と共に接続ノード６８にドレインが接続されたＰＭＯＳ
トランジスタ６４と、接続ノード６６と接地電圧ＧＮＤ
端との間にチャネルが形成され、基準信号ＲＥＦをゲー
トに受けるＮＭＯＳトランジスタ７０と、接続ノード６
８と接地電源ＧＮＤ端との間にチャネルが形成され、基
準信号ＲＥＦをゲートに受けるＮＭＯＳトランジスタ７
２と、内部電源ノード６０と接地電源ＧＮＤ端との間に
コレクタ−エミッタが接続されると共に接続ノード６８
にベースが接続されたＮＰＮ形バイポーラトランジスタ
７４と、を備えている。
【００２１】この内部電源電圧供給回路において、オフ
セット発生回路２４としては実質的にＮＭＯＳトランジ
スタ４０、４２（ＮＭＯＳトランジスタ５０を含めても
よい）が該当する。また、ＮＭＯＳトランジスタ４８、
５２は、ノード４６、５８の電圧が負荷の変動に敏感に
反応して変化するのを防止するために設けられており、
基準信号ＲＥＦを利用してノード４６、５８の瞬間的な
電圧変化を監視するようになっている。
【００２２】この回路の動作特性について次に説明す
る。図３にレベルダウン回路２６、２８を適用した場合
の差動増幅器の利得、図４にこの例の内部電源電圧供給
回路におけるＤＣ曲線上での内部電源電圧ｉｎｔ．Ｖｃ
ｃと外部電源電圧ｅｘｔ．Ｖｃｃとの関係、図５にオフ
セット発生回路２４及びパワーアップ制御回路３０を用
いた場合の内部電源電圧ｉｎｔ．Ｖｃｃの変化を表す電
圧波形、図６にこの例の内部電源電圧供給回路における
選択・非選択切り換え時の内部電源電圧ｉｎｔ．Ｖｃｃ
の変化を表す電圧波形をそれぞれ示す。
【００２３】図２に示す回路によれば、内部電源電圧ｉ
ｎｔ．Ｖｃｃ及び基準信号ＳＲＥＦの電圧（Ｖｓｒｅ
ｆ）が外部電源電圧ｅｘｔ．Ｖｃｃに近い場合、差動増
幅器（３２、３４、４０、４２、５０）の感度が鈍って
反応速度が低下することを防止するために、ＬＤＳを使
用して、接続ノード４６、５８にかかる電圧を外部電源
電圧ｅｘｔ．Ｖｃｃの中間レベルとしてＮＭＯＳトラン
ジスタ４０、４２の動作で比較するようにしてある。こ
れにより、ＤＣ状態で内部電源電圧ｉｎｔ．Ｖｃｃが外
部電源電圧ｅｘｔ．Ｖｃｃへ向かうキックアップ現象を
防止する。すなわち、第１、第２レベルダウン回路２
６、２８による差動増幅器（３２、３４、４０、４２、
５０）の動作範囲は図３に示すようになる。また、図４
に示す波形のように、従来例に関する図９で示したよう
なキックアップ現象が防止できる。
【００２４】また、従来技術で問題となっていた集積回
路（チップ）の選択・非選択が切り替わる場合における
内部電源電圧ｉｎｔ．Ｖｃｃのレベルダウン、キックア
ップ現象を防止するために、オフセット発生回路（offs
et generator）２４が備えられている。すなわち、この
実施例においては、ＮＭＯＳトランジスタ４２のサイズ
をＮＭＯＳトランジスタ４０より小く形成することでオ
フセット発生回路２４としている。これにより差動増幅
器（３２、３４、４０、４２、５０）の差動入力にオフ
セットを発生させる。具体的には、ＮＭＯＳトランジス
タ４０のＷ／Ｌ（width/length）を２０／１、ＮＭＯＳ
トランジスタ４２のＷ／Ｌを１５／１で形成してある。
そして、このオフセット発生回路２４を効果的に利用す
るためにパワーアップ制御回路３０を併用するようにな
っている。
【００２５】パワーアップ制御回路３０について説明す
ると、例えば内部電源電圧ｉｎｔ．Ｖｃｃが基準信号Ｓ
ＲＥＦ以上のある程度の電圧になると、ＰＭＯＳトラン
ジスタ６４が導通してバイポーラトランジスタ７４のベ
ース電流が流れ、そしてこのベース電流に内部電源ノー
ド６０からコレクタ電流が加わることにより、内部電源
電圧ｉｎｔ．Ｖｃｃのレベルは基準信号ＳＲＥＦのレベ
ルへ降下する。このようなパワーアップ制御回路３０を
設けることにより、例えば電源線のバンプテスト（bump
test）でパワーダウンを円滑に行うことも可能にな
る。
【００２６】さらに、パワーアップ制御回路３０のＰＭ
ＯＳトランジスタ６２、６４、ＮＭＯＳトランジスタ７
０、７２のサイズを調整すれば、基準信号ＳＲＥＦ及び
内部電源電圧ｉｎｔ．Ｖｃｃとの間の感知電圧差を０．
１Ｖ〜０．３Ｖ程度の範囲で調節可能である。加えて、
選択切り換えに伴う内部電源電圧ｉｎｔ．Ｖｃｃのレベ
ルダウン、キックアップ現象を防止するため、常に一定
電流が内部電源ノード６０に流れるアクティブ状態で差
動増幅器（３２、３４、４０、４２、５０）を待機させ
ることが可能となる。この目的のためであれば、パワー
アップ制御回路３０を単独で設けても可能である。
【００２７】図５には、これらオフセット発生回路２４
及びパワーアップ制御回路３０を用いたときの内部電源
電圧ｉｎｔ．Ｖｃｃについて示してある。すなわち、オ
フセット発生回路２４による差動入力のオフセット発生
で、出力される内部電源電圧ｉｎｔ．Ｖｃｃのレベルは
オフセット分増加する（ＩＶＣ１）。そして、オフセッ
トで増加した内部電源電圧ｉｎｔ．Ｖｃｃがパワーアッ
プ制御回路３０で感知されてＩＶＣ２レベルにダウンさ
せられる。つまり、待機状態でも内部電源ドライバ回路
２２は実質的にアクティブ状態として継続的に動作する
ことになる。その結果、内部電源ドライバ回路２２は、
選択・非選択の切り替わりを区別できない状態とされる
ので、図６に示すように、全体的なＡＣ特性が安定した
内部電源電圧ｉｎｔ．Ｖｃｃを得ることができる。
【００２８】図１のブロック構成に基づく図２の具体的
回路構成は、本発明の技術的思想を最適に実現した実施
例であるが、当該技術分野で通常の知識を有する者なら
ば、信号の論理やデバイス特性等を考慮して各種変形を
行えることは容易に推測できるであろう。尚、図３〜図
６に示した各波形図はシミュレーション結果であり、電
源電圧のレベル等により多少の変化があり得るが、その
特性自体には大きな変化はない。
【００２９】
【発明の効果】以上述べてきたように、本発明による内
部電源電圧供給回路は、レベルダウン回路を介して基準
信号及び内部電源電圧を受けて比較するようにしたこと
で、内部電源電圧のキックアップ現象を効果的に抑制で
きる。また、差動入力にオフセットを発生させるオフセ
ット発生回路、そしてパワーアップ制御回路を備えるよ
うにしたことで、集積回路の選択・非選択切り換え時に
おける内部電源電圧のレベルダウン、キックアップ現象
を効果的に抑制することができる。したがって、非常に
安定した内部電源電圧を常に供給する信頼性の高い内部
電源電圧供給回路を提供することが可能で、そして内部
電源電圧の変動に起因した内部回路の動作速度の低下、
不安定化を防止できるようになる。
【図面の簡単な説明】
【図１】本発明による内部電源電圧供給回路のブロック
構成図。
【図２】本発明による内部電源電圧供給回路の具体例を
示す回路図。
【図３】本発明に係るレベルダウン回路を使用した場合
の差動増幅器の動作範囲を示す波形図。
【図４】本発明による内部電源電圧供給回路におけるＤ
Ｃ曲線上での内部電源電圧と外部電源電圧の関係を示す
波形図。
【図５】本発明に係るオフセット発生回路及びパワーア
ップ制御回路の動作特性による内部電源電圧の状態を示
す波形図。
【図６】本発明による内部電源電圧供給回路における選
択・非選択切り換え時の内部電源電圧の状態を示す波形
図。
【図７】従来技術による内部電源電圧供給回路を示す回
路図。
【図８】図７の回路の特性を説明する各種波形図。
【図９】従来技術による内部電源電圧供給回路における
ＤＣ曲線上での内部電源電圧と外部電源電圧の関係を示
す波形図。
【符号の説明】
２２ 内部電源ドライバ回路 ２４ オフセット発生回路 ２６ 第１レベルダウン回路 ２８ 第２レベルダウン回路 ３０ パワーアップ制御回路 ｅｘｔ．Ｖｃｃ 外部電源電圧 ｉｎｔ．Ｖｃｃ 内部電源電圧 ＲＥＦ、ＳＲＥＦ 基準信号 ＧＮＤ 接地
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−35924（ＪＰ，Ａ) 特開 昭55−97616（ＪＰ，Ａ) 特開 昭53−71252（ＪＰ，Ａ) 実開 昭60−174920（ＪＰ，Ｕ) 実開 平４−67819（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/445 G05F 1/56 G05F 1/613 G05F 1/618 G11C 11/34 H01L 27/04 H01L 21/82

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 基準信号及び内部電源電圧を差動入力と
    する差動増幅器によりドライバを制御して内部電源電圧
    を出力するようになった内部電源電圧供給回路におい
    て、差動入力となる基準信号と内部電源電圧との間にオフセ
    ットを発生させることにより、そのオフセット分増加さ
    せた内部電源電圧をドライバから出力させるオフセット
    発生回路と、これによりドライバから出力されるオフセ
    ット分増加した内部電源電圧を電圧降下させることによ
    り、差動増幅器を常時アクティブ状態とするパワーアッ
    プ制御回路と、を備えた ことを特徴とする内部電源電圧
    供給回路。
  2. 【請求項２】 差動入力をゲートに受ける差動増幅器の
    トランジスタをサイズ調整することでオフセット発生回
    路を構成した請求項１記載の内部電源電圧供給回路。
  3. 【請求項３】 基準信号及び内部電源電圧を電圧降下さ
    せてオフセット発生回路に入力するレベルダウン回路を
    更に設けた請求項１又は請求項２記載の内部電源電圧供
    給回路。
  4. 【請求項４】 レベルダウン回路は、基準信号をレベル
    ダウンさせてオフセット発生回路に入力する第１レベル
    ダウン回路と、内部電源電圧をレベルダウンさせてオフ
    セット発生回路に入力する第２レベルダウン回路と、か
    らなる請求項３記載の内部電源電圧供給回路。
  5. 【請求項５】 レベルダウン回路をダイオード素子で構
    成した請求項３又は請求項４記載の内部電源電圧供給回
    路。
  6. 【請求項６】 パワーアップ制御回路は、基準信号を入
    力とし且つダイオード接続とされた第１ユニポーラトラ
    ンジスタと、第１ユニポーラトランジスタと接地端との
    間に設けられ、基準信号より低レベルの第２の基準信号
    によりゲート制御される第２ユニポーラトランジスタ
    と、内部電源電圧を入力とし、ゲートが第１ユニポーラ
    トランジスタのゲートに接続された第３ユニポーラトラ
    ンジスタと、第３ユニポーラトランジスタと接地端との
    間に設けられ、前記第２の基準信号によりゲート制御さ
    れる第４ユニポーラトランジスタと、第３及び第４ユニ
    ポーラトランジスタに並列接続され、ベースに第３トラ
    ンジスタの出力を受けるバイポーラトランジスタと、か
    ら構成される請求項１〜５のいずれか１項に記載の内部
    電源電圧供給回路。
  7. 【請求項７】 基準信号及び内部電源電圧を差動入力と
    する差動増幅器によりドライバを制御して内部電源電圧
    を出力するようになった内部電源電圧供給回路におい
    て、 基準信号をレベルダウンさせる第１レベルダウン回路
    と、内部電源電圧をレベルダウンさせる第２レベルダウ
    ン回路と、第１レベルダウン回路の出力と第２レベルダ
    ウン回路の出力との間にオフセットを発生させて差動入
    力とすることにより、そのオフセット分増加させた内部
    電源電圧をドライバから出力させるオフセット発生回路
    と、これによりドライバから出力されるオフセット分増
    加した内部電源電圧を電圧降下させることにより、差動
    増幅器を常時アクティブ状態とするパワーアップ制御回
    路と、を備えたことを特徴とする内部電源電圧供給回
    路。
  8. 【請求項８】 第１、第２レベルダウン回路をダイオー
    ドで構成した請求項７記載の内部電源電圧供給回路。
  9. 【請求項９】 差動入力をゲートに受ける差動増幅器の
    トランジスタをサイズ調整することでオフセット発生回
    路を構成した請求項７又は請求項８記載の内部電源電圧
    供給回路。
  10. 【請求項１０】 パワーアップ制御回路は、基準信号を
    入力とし且つダイオード接続とされた第１ユニポーラト
    ランジスタと、第１ユニポーラトランジスタと接地端と
    の間に設けられ、基準信号より低レベルの第２の基準信
    号によりゲート制御される第２ユニポーラトランジスタ
    と、内部電源電圧を入力とし、ゲートが第１ユニポーラ
    トランジスタのゲートに接続された第３ユニポーラトラ
    ンジスタと、第３ユニポーラトランジスタと接地端との
    間に設けられ、前記第２の基準信号によりゲート制御さ
    れる第４ユニポーラトランジスタと、第３及び第４ユニ
    ポーラトランジスタに並列接続され、ベースに第３トラ
    ンジスタの出力を受けるバイポーラトランジスタと、か
    ら構成される請求項７〜９のいずれか１項に記載の内部
    電源電圧供給回路。
JP31480194A 1993-12-18 1994-12-19 半導体集積回路の内部電源電圧供給回路 Expired - Fee Related JP3501183B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1993P28363 1993-12-18
KR93028363A KR970010284B1 (en) 1993-12-18 1993-12-18 Internal voltage generator of semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
JPH07271455A JPH07271455A (ja) 1995-10-20
JP3501183B2 true JP3501183B2 (ja) 2004-03-02

Family

ID=19371562

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31480194A Expired - Fee Related JP3501183B2 (ja) 1993-12-18 1994-12-19 半導体集積回路の内部電源電圧供給回路

Country Status (3)

Country Link
US (1) US5592121A (ja)
JP (1) JP3501183B2 (ja)
KR (1) KR970010284B1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900772A (en) * 1997-03-18 1999-05-04 Motorola, Inc. Bandgap reference circuit and method
KR100240874B1 (ko) * 1997-03-18 2000-01-15 윤종용 반도체장치의내부전압발생회로
US5907257A (en) * 1997-05-09 1999-05-25 Mosel Vitelic Corporation Generation of signals from other signals that take time to develop on power-up
US5949274A (en) * 1997-09-22 1999-09-07 Atmel Corporation High impedance bias circuit for AC signal amplifiers
US5963083A (en) * 1998-04-28 1999-10-05 Lucent Technologies, Inc. CMOS reference voltage generator
DE19950541A1 (de) * 1999-10-20 2001-06-07 Infineon Technologies Ag Spannungsgenerator
JP3846293B2 (ja) * 2000-12-28 2006-11-15 日本電気株式会社 帰還型増幅回路及び駆動回路
US20020071225A1 (en) * 2001-04-19 2002-06-13 Minimed Inc. Direct current motor safety circuits for fluid delivery systems
JP2003022697A (ja) * 2001-07-06 2003-01-24 Mitsubishi Electric Corp 半導体集積回路装置
JP3494635B2 (ja) 2001-09-19 2004-02-09 沖電気工業株式会社 内部降圧電源回路
JP3759069B2 (ja) * 2002-05-14 2006-03-22 Ｎｅｃマイクロシステム株式会社 内部電圧制御回路
US7285990B1 (en) * 2004-01-14 2007-10-23 Fairchild Semiconductor Corporation High-precision buffer circuit
JP4354360B2 (ja) * 2004-07-26 2009-10-28 Ｏｋｉセミコンダクタ株式会社 降圧電源装置
JP4627651B2 (ja) * 2004-09-30 2011-02-09 シチズンホールディングス株式会社 定電圧発生回路
KR100920840B1 (ko) * 2008-03-12 2009-10-08 주식회사 하이닉스반도체 반도체 메모리 장치의 버퍼링 회로
US20120218034A1 (en) * 2011-02-28 2012-08-30 Sebastian Turullols Voltage calibration method and apparatus

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0782404B2 (ja) * 1989-07-11 1995-09-06 日本電気株式会社 基準電圧発生回路
KR930009148B1 (ko) * 1990-09-29 1993-09-23 삼성전자 주식회사 전원전압 조정회로
KR930001577A (ko) * 1991-06-19 1993-01-16 김광호 기준전압 발생회로
KR940008286B1 (ko) * 1991-08-19 1994-09-09 삼성전자 주식회사 내부전원발생회로
US5268871A (en) * 1991-10-03 1993-12-07 International Business Machines Corporation Power supply tracking regulator for a memory array
JP2803410B2 (ja) * 1991-10-18 1998-09-24 日本電気株式会社 半導体集積回路
JP2697412B2 (ja) * 1991-10-25 1998-01-14 日本電気株式会社 ダイナミックｒａｍ
US5373226A (en) * 1991-11-15 1994-12-13 Nec Corporation Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor

Also Published As

Publication number Publication date
JPH07271455A (ja) 1995-10-20
US5592121A (en) 1997-01-07
KR970010284B1 (en) 1997-06-23
KR950021490A (ko) 1995-07-26

Similar Documents

Publication Publication Date Title
JP3501183B2 (ja) 半導体集積回路の内部電源電圧供給回路
US7095272B2 (en) Internal power supply voltage generation circuit that can suppress reduction in internal power supply voltage in neighborhood of lower limit region of external power supply voltage
US6944071B2 (en) Active termination circuit and method for controlling the impedance of external integrated circuit terminals
JP2925422B2 (ja) 半導体集積回路
JP3512332B2 (ja) 内部電圧発生回路
JPH0644774A (ja) 改良式チップ・オン電源制御装置を有する集積回路
JP3238526B2 (ja) 基準電位発生回路とそれを用いた半導体集積回路
JPH07101374B2 (ja) 電源電圧調整回路
JP3686176B2 (ja) 定電流発生回路及び内部電源電圧発生回路
US5990671A (en) Constant power voltage generator with current mirror amplifier optimized by level shifters
US5936388A (en) N-channel voltage regulator
JPH05101658A (ja) ダイナミツク型ランダムアクセスメモリ装置
US7420358B2 (en) Internal voltage generating apparatus adaptive to temperature change
US7212046B2 (en) Power-up signal generating apparatus
JP2002373942A (ja) 半導体集積回路
US6392472B1 (en) Constant internal voltage generation circuit
JP2000156097A (ja) 電圧調整が可能な内部電源回路を有する半導体メモリ装置
JP4743938B2 (ja) 半導体集積回路装置
JP4303930B2 (ja) 電圧発生装置
JPH11507452A (ja) 電圧を安定にするための回路および方法
JP7103742B1 (ja) 電圧生成回路
JP2765631B2 (ja) 入力バッファの安定化回路
US6060944A (en) N-channel voltage regulator
JP3383151B2 (ja) 半導体メモリ装置の電源電圧発生回路
JP7273599B2 (ja) 半導体装置およびメモリの読み出し方法

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031125

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071212

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081212

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091212

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091212

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101212

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees