JP3775929B2 - 半導体記憶装置とその制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置とその制御方法に係わり、特に、選択行の一部へのデータ転送を行うことを可能にした半導体記憶装置とその制御方法に関する。
【０００２】
【従来の技術】
大容量メインメモリに対する高速化、高周波数対応化への要求は年々増すばかりであるが、従来のメインメモリであるＤＲＡＭをその要求通りに性能向上させることは困難である。そこでメインメモリ内部に高速メモリを搭載することが考えられる。このように構成することで外部とのデータ授受は高速メモリ部で対応し、メモリ容量についてはＤＲＡＭ部で対応することで、即ち、メインメモリ内部の多層化により高速化と大容量化の両方を達成することができる。
【０００３】
しかし、高速メモリ部の動作サイクルに対し、ＤＲＡＭ部の動作サイクルは遅い。従って、高速メモリ部とＤＲＡＭ部間のデータ転送ビット数を増すことで一度に多くのデータを高速メモリ部とＤＲＡＭ部間でやりとりできるようにし、その動作速度のギャップを無くす必要がある。
したがって、従来は図１２、図１３のようにＤＲＡＭ部のセンスアンプ１行と高速メモリとしてのＳＲＡＭ部のセル１行を対応させることで一度に多数のデータ授受を行うことができる機能を持たせてきた。この形式において、ＳＲＡＭ部からＤＲＡＭ部へのデータ転送動作の高速化のために、転送時にはＤＲＡＭ部センスアンプの電源／ＧＮＤのどちらかもしくは両方の供給を停止するという方法がある。
【０００４】
しかし、この転送動作の高速化を行うことができるのはＤＲＡＭ部センスアンプとＳＲＡＭ部セルが一対一に対応した状態となる場合のみであり、ＤＲＡＭ部センスアンプ行の一部のみにデータ転送を行う場合には、データ転送されないＤＲＡＭ部センスアンプのデータ（ＤＲＡＭ部セルデータ）を保証することが困難となる。
【０００５】
そこで、同一行にデータ転送される部分と転送されない部分が混在している場合、センスアンプとＤＲＡＭセル部及びデータ転送回路間の接続を図１４のような構成とすることでデータ転送を行っている。ここではＳＲＡＭ部からＤＲＡＭ部センスアンプへ行データ転送を高速に行うために、ＤＲＡＭ部センスアンプ行の一部にデータ転送を行う場合は、それぞれのセンスアンプ電源／ＧＮＤを分離して設置し、これらを別々にコントロールする。即ち、転送時には、転送されるセンスアンプ電源／ＧＮＤ供給を停止し、簡単にセンスアンプ部のデータ書き換えが行われるようにする。転送されないセンスアンプの電源／ＧＮＤは通常に供給されつづけるため、隣接のセンスアンプでデータ転送が行われてもそのノイズによりデータに影響を受けることはない。
【０００６】
しかし、この制御を行うためには複数のセンスアンプ電源／ＧＮＤ供給線またはその制御信号線を設置しなければならず、センスアンプの占有面積増加は避けられない。
このように、同一ワードにより選択されるセル行の一部にのみデータ転送する場合、セルデータをセンスアンプで増幅する前に転送した場合には、その隣接のデータ転送しないセルのデータはビット線間容量により破壊される可能性があり、また、セルデータをセンスアンプで増幅した後に行った場合には、ビット線がフル振幅されておりさらにセンスアンプによる駆動を受け続けるため非常に転送データが書き込みにくくなるという欠点があった。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、選択行の一部へのデータ転送を行うことを可能にし、しかも、データ転送時には小さい能力でセンスアンプを駆動することで、データ転送の際の書込みを容易にすると共に、隣接のデータ転送のされないビット線のデータを確実に保持し、データの破壊を防止する新規な半導体記憶装置とその制御方法を提供するものである。
【０００８】
又、本発明の他の目的は、ＳＲＡＭ部からＤＲＡＭ部へのデータ転送を高速に行うことを可能にした新規な半導体記憶装置とその制御方法を提供するものである。
【０００９】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
即ち、本発明に係わる半導体記憶装置の第１態様は、
ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置において、
前記ＤＲＡＭは、一つのバンクにおいて、同一の行線上に前記ＳＲＡＭからのデータ転送される列と、データ転送されない列を有し、前記データ転送される列のセンスアンプと前記データ転送されない列のセンスアンプに対して同じ電源を供給すると共に、前記電源の電源供給の能力を制御する制御回路を設け、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記制御回路の電源供給の能力を低減し、転送終了後、前記制御回路の電源供給能力を高めるように制御することを特徴とするものであり、
又、第２態様は、
ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置において、
前記ＤＲＡＭは、一つのバンクにおいて、同一の行線上に前記ＳＲＡＭからのデータ転送される列と、データ転送されない列を有し、前記データ転送される列のセンスアンプと前記データ転送されない列のセンスアンプに対して同じ電源を供給する為の電源供給の能力が低い第１の回路と、電源供給の能力が高い第２の回路とを設け、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記第１の回路で前記ＤＲＡＭのセンスアンプを駆動し、転送終了後、前記第２の回路で前記ＤＲＡＭのセンスアンプを駆動することを特徴とするものであり、
又、第３態様は、
前記転送する際、セル部のビット線とセンスアンプ近傍のビット線とを切り離すように構成したことを特徴とするものであり、
又、第４態様は、
前記ＳＲＡＭからＤＲＡＭへのデータの転送は、（１／ｎ）行単位（ｎは１以上の整数）で転送することを特徴とするものである。
【００１０】
又、本発明に係わる半導体記憶装置の制御方法の第１態様は、
ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置の制御方法において、
前記ＤＲＡＭは、一つのバンクにおいて、同一の行線上に前記ＳＲＡＭからのデータ転送される列と、データ転送されない列を有し、前記データ転送される列のセンスアンプと前記データ転送されない列のセンスアンプに対して同じ電源を供給し、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記ＤＲＡＭのセンスアンプを電源供給能力が低い状態にしてデータを転送し、転送終了後、前記ＤＲＡＭのセンスアンプの電源供給能力を高くすることを特徴とするものであり、
又、第２態様は、
前記データを転送する際、ＤＲＡＭのセル部のビット線と前記センスアンプ近傍のビット線とを切り離すことを特徴とするものである。
【００１１】
【発明の実施の形態】
本発明に係わる半導体記憶装置は、
ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置において、
前記ＤＲＡＭのセンスアンプの電源供給の能力を制御する制御回路を設け、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記制御回路の電源供給の能力を低減し、書込み終了後、前記制御回路の電源供給能力を高めるように制御するものである。
【００１２】
従って、データ転送時には小さい能力でセンスアンプを駆動することで、データ転送の際の書込みを容易にすると共に、隣接のデータ転送のされないビット線のデータを確実に保持し、データの破壊を防止する。
【００１３】
【実施例】
以下に、本発明に係わる半導体記憶装置とその制御方法の具体例を図面を参照しながら詳細に説明する。
図６は、本発明に係わる半導体記憶装置とその制御方法の具体例の構造を示す図であって、図６には、
ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置において、
前記ＤＲＡＭのセンスアンプＤＳＡの電源供給の能力を制御する制御回路１５１〜１５４を設け、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記制御回路の電源供給の能力を低減し、書込み終了後、前記制御回路の電源供給能力を高めるように制御する半導体記憶装置が示されている。
【００１４】
以下に、本発明を更に詳細に説明する。
図１は本発明の一具体例による半導体記憶装置の全体の構成を概略的に示すブロック図である。図１において、半導体記憶装置１００は、主メモリとしてＤＲＡＭ部１０１、副メモリとしてＳＲＡＭ部１０２、ＤＲＡＭ部１０１とＳＲＡＭ部１０２との間でデータ転送を行うための双方向データ転送回路１０３を有している。
【００１５】
ＤＲＡＭ部１０１は、行及び列からなるマトリックス状に配列された複数のダイナミック型メモリセルＤＭＣを備えるＤＲＡＭアレイ１１０と、内部アドレス信号ｉＡ０〜ｉＡ１３からＤＲＡＭ行選択信号とバンク選択信号を出力するＤＲＡＭ行制御回路１１５と、ＤＲＡＭ行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信号ｉＡＤ１３を受けてＤＲＡＭアレイ１１０の対応行を選択するＤＲＡＭ行デコーダ１１３と、内部アドレス信号ｉＡ５とｉＡ６からＤＲＡＭ列選択信号を出力するＤＲＡＭ列制御回路１１６と、ＤＲＡＭ列制御回路１１６の出力であるＤＲＡＭ列選択信号ｉＡＤＣ５とｉＡＤＣ６を受けて対応列を選択するＤＲＡＭ列デコーダ１１４を有する。さらにＤＲＡＭアレイ１１０は、メモリセル部１１１と、選択されたＤＲＡＭセルに保持されたデータを検知し増幅するセンスアンプ１１２を備える。またＤＲＡＭアレイ１１０はバンクと呼ばれる複数のブロックに分割されており、本具体例では２つのバンクＡ，バンクＢに分割され、バンク選択信号ｉＡＤ１３によりバンクが選択される。
【００１６】
ＳＲＡＭ部１０２は、行及び列からなるマトリックス状に配列された複数のスタティック型メモリセルＳＭＣを備えるＳＲＡＭアレイ１２０と、内部アドレス信号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号ｉＡＳＲ０〜３を発生するＳＲＡＭ行制御回路１２４と、ＳＲＡＭ行選択信号ｉＡＳＲ０〜ｉＡＳＲ３を受けて分割されたＳＲＡＭセル群（本具体例では行毎に分割されたセル群）の選択を行うＳＲＡＭ行デコーダ１２１と、内部アドレス信号ｉＡ０〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡＭ列選択信号を発生するＳＲＡＭ列制御回路１２２と、ＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列選択を行うＳＲＡＭ列デコーダ１２３を有する。
【００１７】
更に、外部入力信号を受けて半導体記憶装置内の動作を制御する動作制御回路１５０と外部とのデータ入出力の制御をするデータ制御回路１６０を有する。
この具体例では主記憶部にＤＲＡＭを用い副記憶部にＳＲＡＭを用いているが、本発明はこれに制限されることはない。
図２はこの発明の一例を示す半導体記憶装置のアレイ配置を概略的に示すアレイレイアウト図である。このアレイ配置の構成においては、ＤＲＡＭアレイ全体をＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１０−２に２分割し、この２つのＤＲＡＭアレイの間にＳＲＡＭアレイ１２０とＳＲＡＭ列デコーダ１２３が設けられる。これによりＤＲＡＭアレイ１１０−１と１１０−２に隣接するＤＲＡＭ行デコーダ１１３で選択されるＤＲＡＭのどの行上のセル群でも、ＳＲＡＭアレイ１２０に隣接するＳＲＡＭ行デコーダ１２１で選択されるＳＲＡＭの行上のセル群との間でデータの転送ができ、ダイレクトマッピング方式、セットアソシアティブ方式のマッピング方式を可能としている。
【００１８】
データ転送を行うデータ転送バス線はＴＢＬ、ＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１０−２とＳＲＡＭアレイ１２０とＳＲＡＭ用列デコーダ１２３を横断するように配置される。本具体例ではＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１０−２はそれぞれバンクＡとバンクＢに対応する。
このデータ転送バス線ＴＢＬの配置を模式的に示したのが図３である。データ転送バス線ＴＢＬは、各列毎にＤＲＡＭアレイの複数（ｎ行）のセンスアンプとＳＲＡＭアレイを接続するように複数（ｍ対）並列に配置される。
【００１９】
図４には図２の構成に加えて、ＤＲＡＭアレイ１１０−１、１１０−２とＳＲＡＭアレイ１２０の間に転送選択回路１３１を設け、データ転送バス線ＴＢＬが選択的に接続されるように構成している。この構成により、ＤＲＡＭアレイ１１０−１、１１０−２を選択する信号を使用して動作しない側のＤＲＡＭアレイのデータ転送バス線を切り離すことができ、データ転送時の充放電電流の低減やデータ転送の高速化の効果が得られる。図２と同様に、図４の場合も、ＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１０−２はそれぞれバンクＡとバンクＢに対応する。
【００２０】
なお、ＤＲＡＭアレイをさらに分割して、データ転送バス線に接続するための転送選択回路を更に設けてもよい。また、ＳＲＡＭアレイをさらに分割して、データ転送バス線に接続するための選択回路を設けてもよい。
図１に示したＤＲＡＭ部とデータ転送回路の具体的な構成を図５に示す。
図５において、ＤＲＡＭ部１０１は行列状に配置された複数のダイナミック型メモリセルＤＭＣを持つ。メモリセルＤＭＣは１個のメモリトランジスタＮ１と１個のメモリキャパシタＣ１を含む。メモリキャパシタＣ１の対極には、一定の電位Ｖｇｇ（１／２Ｖｃｃ等）が与えられる。さらにＤＲＡＭ部１０１は、行状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭワード線ＤＷＬと、それぞれ列状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビット線ＤＢＬを持つ。ビット線はそれぞれ相補的な対で構成されている。ＤＲＡＭセルＤＭＣはワード線ＤＷＬとビット線ＤＢＬの交点にそれぞれ設置される。またＤＲＡＭ部１０１は、ビット線ＤＢＬに対応したＤＲＡＭセンスアンプＤＳＡを持つ。
【００２１】
センスアンプＤＳＡは、対になったビット線間の電位差を検知し増幅する機能を持ち、センスアンプ制御信号ＤＳＡＰ及びＤＳＡＮにより動作制御される。ここではＤＲＡＭアレイは×８ビットの２バンク構成の６４Ｍビットであるため、ワード線はＤＷＬ１〜ＤＷＬ８１９２を持ち、ビット線はＤＢＬ１〜ＤＢＬ５１２を持ち、センスアンプはＤＳＡ１〜ＤＳＡ５１２を持つ。これは１バンクの×１ビット分の構成である。
【００２２】
ＤＲＡＭ部１０１はバンク選択信号ｉＡＤ１３とＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２に基づきワード線ＤＷＬ１〜ＤＷＬ８１９２の選択を行うためＤＲＡＭ行デコーダ１１３と、内部アドレス信号ｉＡ０〜ｉＡ１３に基づきＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２及びバンク選択信号ｉＡＤ１３を発生するＤＲＡＭ行制御回路１１５とを備えている。
【００２３】
また、ＤＲＡＭ部１０１はＤＲＡＭビット線選択回路ＤＢＳＷを持ち、ＤＲＡＭ列デコーダ１１４より発生するＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４により４対のビット線から１対のビット線を選択し、データ転送回路１０３を介してデータ転送バス線ＴＢＬとの接続を行う。さらに、ＤＲＡＭ列デコーダ１１４にて使用されるＤＲＡＭ列アドレス信号ｉＡＤＣ５とｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１６を備える。
【００２４】
図６にセンスアンプとメモリセル部１１１及びデータ転送回路１０３との接続部の構成を示す。転送線ＴＢＬまたはデータ転送回路１０３からの信号は、ＤＲＡＭビット線選択回路ＤＢＳＷを介して列選択信号ＤＢＳにより選択されたビット線と接続される。センスアンプはセンスアンプ制御信号ＤＳＡＰ、ＤＳＡＮにより制御され、そのセンスアンプ制御信号はセンスアンプ制御回路１５１〜１５４により供給される。ここではセンスアンプ制御回路１５１と１５２はＤＳＡＰの供給を行い、センスアンプ制御回路１５３と１５４はＤＳＡＮの供給を行うものとする。又、図６は、ＤＲＡＭ列選択は２系統、センスアンプ制御回路は１信号に付き２台の例を示しているが、この数に制限されるものではない。本構成では、センスアンプ内やセルアレイ内に追加される配線や回路は存在しないため、占有面積の増加はほとんど無い。
【００２５】
図７は図１に示すＳＲＡＭ部、データ転送回路、データ入出力端子間の具体的構成の一例を示す図であり、外部データ入出力端子ＤＱの１ビット分に対する構成を抽出して示している。なおこの例は、１６ＫビットのＳＲＡＭアレイを有した、×８ビット構成についての例であるが、本発明はこれに制限されることはなく主記憶部の構成との組み合わせを含めて、様々な構成においても同様のことが実現できる。
【００２６】
ＳＲＡＭメモリセルＳＭＣは図８に一例を示すように、フリップフロップ回路（本例ではフリップフロップ回路だがスタティックにデータを記憶する回路であればこれに制限されるものではない）の両端にＤＲＡＭ部からくるデータ転送バス線ＴＢＬと接続するための接続回路３１２と、ＳＲＡＭビット線ＳＢＬと接続するための接続回路３１３と、ＤＲＡＭセルとＳＲＡＭセルとの間でデータ転送を行う際、前述したデータ転送バス線との接続回路を活性化させるＳＲＡＭセルデータ転送用行選択信号ＴＷＬ１〜ＴＷＬ１６及び、ＳＲＡＭセルに対して読み出しまたは書き込みを行う際、前述したＳＲＡＭビット線ＳＢＬとの接続回路を活性化させるＳＲＡＭセル読み書き用行選択信号ＳＷＬ１〜ＳＷＬ１６を発生するＳＲＡＭ行デコーダ１２３と、そのＳＲＡＭ行デコーダ１２３に入力されるＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ３を、内部アドレス信号ｉＡ０〜ｉＡ３とＳＲＡＭ部制御信号とに基づき発生させるＳＲＡＭ行制御回路１２４とを有する。勿論、ＳＲＡＭセルデータ転送用行選択信号ＴＷＬと、ＳＲＡＭセル読み書き用行選択信号ＳＷＬは共通にすることも可能である。また、ＳＲＡＭビット線ＳＢＬは、ビット線の平衡化やプリチャージを行うＳＲＡＭビット線制御回路３０３と、データ入出力線ＳＩＯとＳＲＡＭビット線ＳＢＬを導通させるＳＲＡＭ列選択回路３０４を有しており、このＳＲＡＭ列選択回路３０４に入力する選択信号ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デコーダ１２１と、そのＳＲＡＭ列デコーダ１２１に入力するＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ１０を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡＭ部制御信号により発生するＳＲＡＭ列制御回路１２２を有している。ここでＳＲＡＭビット線制御回路３０３は、ＳＲＡＭビット線ＳＢＬのレベルを検知し増幅するセンスアンプ回路を有してもよい。さらにデータ入出力線ＳＩＯは外部データ入出力端子ＤＱと、データ入出力回路３０８及びリード／ライトアンプ３０７を介して接続されている。データ入出力線ＳＩＯについては、ライト用とリード用に分離しても構わない。
【００２７】
また、ＳＲＡＭセルに対する読み出し動作もしくは書き込み動作は、データ転送を行う転送バス線ＴＢＬと読み出しを行うＳＲＡＭビット線ＳＢＬをそれぞれ備えているため、データ転送動作に関係なく外部回路へ読み出しを行うことが可能である。
ＳＲＡＭメモリセルＳＭＣの具体例を図９及び図１０に示す。
【００２８】
次に、上記した構成において、ＳＲＡＭアレイからＤＲＡＭアレイにデータ転送（リストア転送）を行う際の動作について説明する。
まず、図１１の様にセルデータをセンスアンプにて増幅後にリストア転送を行う場合について述べる。リストア転送を行うときにはセルデータの増幅後であり、セルデータに基づいてＤＲＡＭのビット線の差電位は十分開いている。ＳＲＡＭアレイからの転送データは、転送線ＴＢＬまたはデータ転送回路１０３からの信号線により、ビット線選択回路ＤＢＳＷで列選択信号ＤＢＳ１により選択されたビット線ＤＢＬ１へと伝えられる。この時、センスアンプ活性化信号ＤＳＥ２はセンスアンプ制御回路１５２および１５４の動作を停止させ、制御信号ＤＳＡＰは制御回路１５１、制御信号ＤＳＡＮは制御回路１５３によってのみ駆動される。
【００２９】
これにより、センスアンプの能力が落ち、転送データの書き込みが容易になり、転送速度が上がる。そして、選択されたビット線のデータが転送データに書き直された後にセンスアンプ制御回路１５２および１５４は動作を開始させることで、転送データの増幅とＤＲＡＭセルへの書き込みが行われる。
この転送方式では、転送するビット線間のバランスおよびプリチャージを行う必要はなく、その分の制御が簡素化され、リストア転送に全体に要する時間も短縮される。
【００３０】
また、リストア転送動作時にセンスアンプとメモリセル部間の接続信号ＴＧの制御を行うことでさらに転送速度を上げることができる。
隣接の転送を行わないビット線は、すでに転送前に十分差電位が付いていることとセンスアンプ制御回路１５１と１５３からの駆動を受けているため、隣接のビット線の転送データ書き込みによる影響はない。
【００３１】
転送時にセンスアンプ制御回路の片側を停止させるのではなく、センスアンプ制御回路１５１と１５２及び１５３と１５４の切り替えを行うことで制御信号ＤＳＡＰ、ＤＳＡＮの駆動能力を変化させてもよい。
セルデータをセンスアンプにて増幅する前にリストア転送する場合には、センスアンプでの駆動能力には依存しないため、特に従来との差はない。
【００３２】
【発明の効果】
本発明に係わる半導体記憶装置とその制御方法は、上述のように構成したので、選択行の一部へのデータ転送を行うことが可能にし、しかも、データ転送時には小さい能力でセンスアンプを駆動することで、データ転送の際の書込みを容易にすると共に、隣接のデータ転送のされないビット線のデータを確実に保持し、データの破壊を防止する。
【００３３】
従って、データを破壊することなく、高速に選択行の一部へデータを転送することができるという優れた効果を有する。
【図面の簡単な説明】
【図１】本発明に係わる半導体記憶装置のブロック図である。
【図２】二つのＤＲＡＭアレイとＳＲＡＭセルとをデータ転送バスを介して接続した状態を示す図である。
【図３】ｍ対のデータ転送バス線でＤＲＡＭとＳＲＡＭを接続した状態を示す図である。
【図４】転送選択回路を設けた例を示す図である。
【図５】ＤＲＡＭ部を示すブロック図である。
【図６】本発明のＤＲＡＭのセンスアンプとその制御回路を示すブロック図である。
【図７】ＳＲＡＭ部を示すブロック図である。
【図８】ＳＲＡＭ部を示すブロック図である。
【図９】ＳＲＡＭセル部を示すブロック図である。
【図１０】ＳＲＡＭセル部を示すブロック図である。
【図１１】転送動作を示すタイミング図である。
【図１２】従来技術によるＤＲＡＭとＳＲＡＭを接続した状態を示す図である。
【図１３】従来技術を示す図である。
【図１４】従来技術を示す図である。
【符号の説明】
１０１ ＤＲＡＭ部
１０２ ＳＲＡＭ部
１０３ データ転送回路
１１０ ＤＲＡＭアレイ
１１１ ＤＲＡＭメモリセル部
１１２ センスアンプ
１２０ ＳＲＡＭアレイ
１３１ 転送選択回路
１５１〜１５４ センスアンプ制御回路
３０３ ＳＲＡＭの制御回路
３０４ ＳＲＡＭの列選択回路
ＤＢＬ ＤＲＡＭのビット線
ＤＷＬ ＤＲＡＭのワード線
ＤＭＣ ＤＲＡＭのメモリセル
ＤＳＡ ＤＲＡＭのセンスアンプ
ＤＳＡＰ、ＤＳＡＮ ＤＲＡＭのセンスアンプの制御信号
ＤＢＳＷ ＤＲＡＭビット線選択回路
ＳＭＣ ＳＲＡＭのメモリセル
ＳＢＬ ＳＲＡＭのビット線
ＴＢＬ ＳＲＡＭのデータ転送バス線、データ転送バス線
ＴＷＬ ＳＲＡＭのデータ転送用行選択信号
ＳＷＬ ＳＲＡＭの読み書き用信号
【発明の属する技術分野】
本発明は、半導体記憶装置とその制御方法に係わり、特に、選択行の一部へのデータ転送を行うことを可能にした半導体記憶装置とその制御方法に関する。
【０００２】
【従来の技術】
大容量メインメモリに対する高速化、高周波数対応化への要求は年々増すばかりであるが、従来のメインメモリであるＤＲＡＭをその要求通りに性能向上させることは困難である。そこでメインメモリ内部に高速メモリを搭載することが考えられる。このように構成することで外部とのデータ授受は高速メモリ部で対応し、メモリ容量についてはＤＲＡＭ部で対応することで、即ち、メインメモリ内部の多層化により高速化と大容量化の両方を達成することができる。
【０００３】
しかし、高速メモリ部の動作サイクルに対し、ＤＲＡＭ部の動作サイクルは遅い。従って、高速メモリ部とＤＲＡＭ部間のデータ転送ビット数を増すことで一度に多くのデータを高速メモリ部とＤＲＡＭ部間でやりとりできるようにし、その動作速度のギャップを無くす必要がある。
したがって、従来は図１２、図１３のようにＤＲＡＭ部のセンスアンプ１行と高速メモリとしてのＳＲＡＭ部のセル１行を対応させることで一度に多数のデータ授受を行うことができる機能を持たせてきた。この形式において、ＳＲＡＭ部からＤＲＡＭ部へのデータ転送動作の高速化のために、転送時にはＤＲＡＭ部センスアンプの電源／ＧＮＤのどちらかもしくは両方の供給を停止するという方法がある。
【０００４】
しかし、この転送動作の高速化を行うことができるのはＤＲＡＭ部センスアンプとＳＲＡＭ部セルが一対一に対応した状態となる場合のみであり、ＤＲＡＭ部センスアンプ行の一部のみにデータ転送を行う場合には、データ転送されないＤＲＡＭ部センスアンプのデータ（ＤＲＡＭ部セルデータ）を保証することが困難となる。
【０００５】
そこで、同一行にデータ転送される部分と転送されない部分が混在している場合、センスアンプとＤＲＡＭセル部及びデータ転送回路間の接続を図１４のような構成とすることでデータ転送を行っている。ここではＳＲＡＭ部からＤＲＡＭ部センスアンプへ行データ転送を高速に行うために、ＤＲＡＭ部センスアンプ行の一部にデータ転送を行う場合は、それぞれのセンスアンプ電源／ＧＮＤを分離して設置し、これらを別々にコントロールする。即ち、転送時には、転送されるセンスアンプ電源／ＧＮＤ供給を停止し、簡単にセンスアンプ部のデータ書き換えが行われるようにする。転送されないセンスアンプの電源／ＧＮＤは通常に供給されつづけるため、隣接のセンスアンプでデータ転送が行われてもそのノイズによりデータに影響を受けることはない。
【０００６】
しかし、この制御を行うためには複数のセンスアンプ電源／ＧＮＤ供給線またはその制御信号線を設置しなければならず、センスアンプの占有面積増加は避けられない。
このように、同一ワードにより選択されるセル行の一部にのみデータ転送する場合、セルデータをセンスアンプで増幅する前に転送した場合には、その隣接のデータ転送しないセルのデータはビット線間容量により破壊される可能性があり、また、セルデータをセンスアンプで増幅した後に行った場合には、ビット線がフル振幅されておりさらにセンスアンプによる駆動を受け続けるため非常に転送データが書き込みにくくなるという欠点があった。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、選択行の一部へのデータ転送を行うことを可能にし、しかも、データ転送時には小さい能力でセンスアンプを駆動することで、データ転送の際の書込みを容易にすると共に、隣接のデータ転送のされないビット線のデータを確実に保持し、データの破壊を防止する新規な半導体記憶装置とその制御方法を提供するものである。
【０００８】
又、本発明の他の目的は、ＳＲＡＭ部からＤＲＡＭ部へのデータ転送を高速に行うことを可能にした新規な半導体記憶装置とその制御方法を提供するものである。
【０００９】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
即ち、本発明に係わる半導体記憶装置の第１態様は、
ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置において、
前記ＤＲＡＭは、一つのバンクにおいて、同一の行線上に前記ＳＲＡＭからのデータ転送される列と、データ転送されない列を有し、前記データ転送される列のセンスアンプと前記データ転送されない列のセンスアンプに対して同じ電源を供給すると共に、前記電源の電源供給の能力を制御する制御回路を設け、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記制御回路の電源供給の能力を低減し、転送終了後、前記制御回路の電源供給能力を高めるように制御することを特徴とするものであり、
又、第２態様は、
ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置において、
前記ＤＲＡＭは、一つのバンクにおいて、同一の行線上に前記ＳＲＡＭからのデータ転送される列と、データ転送されない列を有し、前記データ転送される列のセンスアンプと前記データ転送されない列のセンスアンプに対して同じ電源を供給する為の電源供給の能力が低い第１の回路と、電源供給の能力が高い第２の回路とを設け、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記第１の回路で前記ＤＲＡＭのセンスアンプを駆動し、転送終了後、前記第２の回路で前記ＤＲＡＭのセンスアンプを駆動することを特徴とするものであり、
又、第３態様は、
前記転送する際、セル部のビット線とセンスアンプ近傍のビット線とを切り離すように構成したことを特徴とするものであり、
又、第４態様は、
前記ＳＲＡＭからＤＲＡＭへのデータの転送は、（１／ｎ）行単位（ｎは１以上の整数）で転送することを特徴とするものである。
【００１０】
又、本発明に係わる半導体記憶装置の制御方法の第１態様は、
ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置の制御方法において、
前記ＤＲＡＭは、一つのバンクにおいて、同一の行線上に前記ＳＲＡＭからのデータ転送される列と、データ転送されない列を有し、前記データ転送される列のセンスアンプと前記データ転送されない列のセンスアンプに対して同じ電源を供給し、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記ＤＲＡＭのセンスアンプを電源供給能力が低い状態にしてデータを転送し、転送終了後、前記ＤＲＡＭのセンスアンプの電源供給能力を高くすることを特徴とするものであり、
又、第２態様は、
前記データを転送する際、ＤＲＡＭのセル部のビット線と前記センスアンプ近傍のビット線とを切り離すことを特徴とするものである。
【００１１】
【発明の実施の形態】
本発明に係わる半導体記憶装置は、
ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置において、
前記ＤＲＡＭのセンスアンプの電源供給の能力を制御する制御回路を設け、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記制御回路の電源供給の能力を低減し、書込み終了後、前記制御回路の電源供給能力を高めるように制御するものである。
【００１２】
従って、データ転送時には小さい能力でセンスアンプを駆動することで、データ転送の際の書込みを容易にすると共に、隣接のデータ転送のされないビット線のデータを確実に保持し、データの破壊を防止する。
【００１３】
【実施例】
以下に、本発明に係わる半導体記憶装置とその制御方法の具体例を図面を参照しながら詳細に説明する。
図６は、本発明に係わる半導体記憶装置とその制御方法の具体例の構造を示す図であって、図６には、
ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置において、
前記ＤＲＡＭのセンスアンプＤＳＡの電源供給の能力を制御する制御回路１５１〜１５４を設け、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記制御回路の電源供給の能力を低減し、書込み終了後、前記制御回路の電源供給能力を高めるように制御する半導体記憶装置が示されている。
【００１４】
以下に、本発明を更に詳細に説明する。
図１は本発明の一具体例による半導体記憶装置の全体の構成を概略的に示すブロック図である。図１において、半導体記憶装置１００は、主メモリとしてＤＲＡＭ部１０１、副メモリとしてＳＲＡＭ部１０２、ＤＲＡＭ部１０１とＳＲＡＭ部１０２との間でデータ転送を行うための双方向データ転送回路１０３を有している。
【００１５】
ＤＲＡＭ部１０１は、行及び列からなるマトリックス状に配列された複数のダイナミック型メモリセルＤＭＣを備えるＤＲＡＭアレイ１１０と、内部アドレス信号ｉＡ０〜ｉＡ１３からＤＲＡＭ行選択信号とバンク選択信号を出力するＤＲＡＭ行制御回路１１５と、ＤＲＡＭ行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信号ｉＡＤ１３を受けてＤＲＡＭアレイ１１０の対応行を選択するＤＲＡＭ行デコーダ１１３と、内部アドレス信号ｉＡ５とｉＡ６からＤＲＡＭ列選択信号を出力するＤＲＡＭ列制御回路１１６と、ＤＲＡＭ列制御回路１１６の出力であるＤＲＡＭ列選択信号ｉＡＤＣ５とｉＡＤＣ６を受けて対応列を選択するＤＲＡＭ列デコーダ１１４を有する。さらにＤＲＡＭアレイ１１０は、メモリセル部１１１と、選択されたＤＲＡＭセルに保持されたデータを検知し増幅するセンスアンプ１１２を備える。またＤＲＡＭアレイ１１０はバンクと呼ばれる複数のブロックに分割されており、本具体例では２つのバンクＡ，バンクＢに分割され、バンク選択信号ｉＡＤ１３によりバンクが選択される。
【００１６】
ＳＲＡＭ部１０２は、行及び列からなるマトリックス状に配列された複数のスタティック型メモリセルＳＭＣを備えるＳＲＡＭアレイ１２０と、内部アドレス信号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号ｉＡＳＲ０〜３を発生するＳＲＡＭ行制御回路１２４と、ＳＲＡＭ行選択信号ｉＡＳＲ０〜ｉＡＳＲ３を受けて分割されたＳＲＡＭセル群（本具体例では行毎に分割されたセル群）の選択を行うＳＲＡＭ行デコーダ１２１と、内部アドレス信号ｉＡ０〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡＭ列選択信号を発生するＳＲＡＭ列制御回路１２２と、ＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列選択を行うＳＲＡＭ列デコーダ１２３を有する。
【００１７】
更に、外部入力信号を受けて半導体記憶装置内の動作を制御する動作制御回路１５０と外部とのデータ入出力の制御をするデータ制御回路１６０を有する。
この具体例では主記憶部にＤＲＡＭを用い副記憶部にＳＲＡＭを用いているが、本発明はこれに制限されることはない。
図２はこの発明の一例を示す半導体記憶装置のアレイ配置を概略的に示すアレイレイアウト図である。このアレイ配置の構成においては、ＤＲＡＭアレイ全体をＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１０−２に２分割し、この２つのＤＲＡＭアレイの間にＳＲＡＭアレイ１２０とＳＲＡＭ列デコーダ１２３が設けられる。これによりＤＲＡＭアレイ１１０−１と１１０−２に隣接するＤＲＡＭ行デコーダ１１３で選択されるＤＲＡＭのどの行上のセル群でも、ＳＲＡＭアレイ１２０に隣接するＳＲＡＭ行デコーダ１２１で選択されるＳＲＡＭの行上のセル群との間でデータの転送ができ、ダイレクトマッピング方式、セットアソシアティブ方式のマッピング方式を可能としている。
【００１８】
データ転送を行うデータ転送バス線はＴＢＬ、ＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１０−２とＳＲＡＭアレイ１２０とＳＲＡＭ用列デコーダ１２３を横断するように配置される。本具体例ではＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１０−２はそれぞれバンクＡとバンクＢに対応する。
このデータ転送バス線ＴＢＬの配置を模式的に示したのが図３である。データ転送バス線ＴＢＬは、各列毎にＤＲＡＭアレイの複数（ｎ行）のセンスアンプとＳＲＡＭアレイを接続するように複数（ｍ対）並列に配置される。
【００１９】
図４には図２の構成に加えて、ＤＲＡＭアレイ１１０−１、１１０−２とＳＲＡＭアレイ１２０の間に転送選択回路１３１を設け、データ転送バス線ＴＢＬが選択的に接続されるように構成している。この構成により、ＤＲＡＭアレイ１１０−１、１１０−２を選択する信号を使用して動作しない側のＤＲＡＭアレイのデータ転送バス線を切り離すことができ、データ転送時の充放電電流の低減やデータ転送の高速化の効果が得られる。図２と同様に、図４の場合も、ＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１０−２はそれぞれバンクＡとバンクＢに対応する。
【００２０】
なお、ＤＲＡＭアレイをさらに分割して、データ転送バス線に接続するための転送選択回路を更に設けてもよい。また、ＳＲＡＭアレイをさらに分割して、データ転送バス線に接続するための選択回路を設けてもよい。
図１に示したＤＲＡＭ部とデータ転送回路の具体的な構成を図５に示す。
図５において、ＤＲＡＭ部１０１は行列状に配置された複数のダイナミック型メモリセルＤＭＣを持つ。メモリセルＤＭＣは１個のメモリトランジスタＮ１と１個のメモリキャパシタＣ１を含む。メモリキャパシタＣ１の対極には、一定の電位Ｖｇｇ（１／２Ｖｃｃ等）が与えられる。さらにＤＲＡＭ部１０１は、行状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭワード線ＤＷＬと、それぞれ列状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビット線ＤＢＬを持つ。ビット線はそれぞれ相補的な対で構成されている。ＤＲＡＭセルＤＭＣはワード線ＤＷＬとビット線ＤＢＬの交点にそれぞれ設置される。またＤＲＡＭ部１０１は、ビット線ＤＢＬに対応したＤＲＡＭセンスアンプＤＳＡを持つ。
【００２１】
センスアンプＤＳＡは、対になったビット線間の電位差を検知し増幅する機能を持ち、センスアンプ制御信号ＤＳＡＰ及びＤＳＡＮにより動作制御される。ここではＤＲＡＭアレイは×８ビットの２バンク構成の６４Ｍビットであるため、ワード線はＤＷＬ１〜ＤＷＬ８１９２を持ち、ビット線はＤＢＬ１〜ＤＢＬ５１２を持ち、センスアンプはＤＳＡ１〜ＤＳＡ５１２を持つ。これは１バンクの×１ビット分の構成である。
【００２２】
ＤＲＡＭ部１０１はバンク選択信号ｉＡＤ１３とＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２に基づきワード線ＤＷＬ１〜ＤＷＬ８１９２の選択を行うためＤＲＡＭ行デコーダ１１３と、内部アドレス信号ｉＡ０〜ｉＡ１３に基づきＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２及びバンク選択信号ｉＡＤ１３を発生するＤＲＡＭ行制御回路１１５とを備えている。
【００２３】
また、ＤＲＡＭ部１０１はＤＲＡＭビット線選択回路ＤＢＳＷを持ち、ＤＲＡＭ列デコーダ１１４より発生するＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４により４対のビット線から１対のビット線を選択し、データ転送回路１０３を介してデータ転送バス線ＴＢＬとの接続を行う。さらに、ＤＲＡＭ列デコーダ１１４にて使用されるＤＲＡＭ列アドレス信号ｉＡＤＣ５とｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１６を備える。
【００２４】
図６にセンスアンプとメモリセル部１１１及びデータ転送回路１０３との接続部の構成を示す。転送線ＴＢＬまたはデータ転送回路１０３からの信号は、ＤＲＡＭビット線選択回路ＤＢＳＷを介して列選択信号ＤＢＳにより選択されたビット線と接続される。センスアンプはセンスアンプ制御信号ＤＳＡＰ、ＤＳＡＮにより制御され、そのセンスアンプ制御信号はセンスアンプ制御回路１５１〜１５４により供給される。ここではセンスアンプ制御回路１５１と１５２はＤＳＡＰの供給を行い、センスアンプ制御回路１５３と１５４はＤＳＡＮの供給を行うものとする。又、図６は、ＤＲＡＭ列選択は２系統、センスアンプ制御回路は１信号に付き２台の例を示しているが、この数に制限されるものではない。本構成では、センスアンプ内やセルアレイ内に追加される配線や回路は存在しないため、占有面積の増加はほとんど無い。
【００２５】
図７は図１に示すＳＲＡＭ部、データ転送回路、データ入出力端子間の具体的構成の一例を示す図であり、外部データ入出力端子ＤＱの１ビット分に対する構成を抽出して示している。なおこの例は、１６ＫビットのＳＲＡＭアレイを有した、×８ビット構成についての例であるが、本発明はこれに制限されることはなく主記憶部の構成との組み合わせを含めて、様々な構成においても同様のことが実現できる。
【００２６】
ＳＲＡＭメモリセルＳＭＣは図８に一例を示すように、フリップフロップ回路（本例ではフリップフロップ回路だがスタティックにデータを記憶する回路であればこれに制限されるものではない）の両端にＤＲＡＭ部からくるデータ転送バス線ＴＢＬと接続するための接続回路３１２と、ＳＲＡＭビット線ＳＢＬと接続するための接続回路３１３と、ＤＲＡＭセルとＳＲＡＭセルとの間でデータ転送を行う際、前述したデータ転送バス線との接続回路を活性化させるＳＲＡＭセルデータ転送用行選択信号ＴＷＬ１〜ＴＷＬ１６及び、ＳＲＡＭセルに対して読み出しまたは書き込みを行う際、前述したＳＲＡＭビット線ＳＢＬとの接続回路を活性化させるＳＲＡＭセル読み書き用行選択信号ＳＷＬ１〜ＳＷＬ１６を発生するＳＲＡＭ行デコーダ１２３と、そのＳＲＡＭ行デコーダ１２３に入力されるＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ３を、内部アドレス信号ｉＡ０〜ｉＡ３とＳＲＡＭ部制御信号とに基づき発生させるＳＲＡＭ行制御回路１２４とを有する。勿論、ＳＲＡＭセルデータ転送用行選択信号ＴＷＬと、ＳＲＡＭセル読み書き用行選択信号ＳＷＬは共通にすることも可能である。また、ＳＲＡＭビット線ＳＢＬは、ビット線の平衡化やプリチャージを行うＳＲＡＭビット線制御回路３０３と、データ入出力線ＳＩＯとＳＲＡＭビット線ＳＢＬを導通させるＳＲＡＭ列選択回路３０４を有しており、このＳＲＡＭ列選択回路３０４に入力する選択信号ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デコーダ１２１と、そのＳＲＡＭ列デコーダ１２１に入力するＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ１０を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡＭ部制御信号により発生するＳＲＡＭ列制御回路１２２を有している。ここでＳＲＡＭビット線制御回路３０３は、ＳＲＡＭビット線ＳＢＬのレベルを検知し増幅するセンスアンプ回路を有してもよい。さらにデータ入出力線ＳＩＯは外部データ入出力端子ＤＱと、データ入出力回路３０８及びリード／ライトアンプ３０７を介して接続されている。データ入出力線ＳＩＯについては、ライト用とリード用に分離しても構わない。
【００２７】
また、ＳＲＡＭセルに対する読み出し動作もしくは書き込み動作は、データ転送を行う転送バス線ＴＢＬと読み出しを行うＳＲＡＭビット線ＳＢＬをそれぞれ備えているため、データ転送動作に関係なく外部回路へ読み出しを行うことが可能である。
ＳＲＡＭメモリセルＳＭＣの具体例を図９及び図１０に示す。
【００２８】
次に、上記した構成において、ＳＲＡＭアレイからＤＲＡＭアレイにデータ転送（リストア転送）を行う際の動作について説明する。
まず、図１１の様にセルデータをセンスアンプにて増幅後にリストア転送を行う場合について述べる。リストア転送を行うときにはセルデータの増幅後であり、セルデータに基づいてＤＲＡＭのビット線の差電位は十分開いている。ＳＲＡＭアレイからの転送データは、転送線ＴＢＬまたはデータ転送回路１０３からの信号線により、ビット線選択回路ＤＢＳＷで列選択信号ＤＢＳ１により選択されたビット線ＤＢＬ１へと伝えられる。この時、センスアンプ活性化信号ＤＳＥ２はセンスアンプ制御回路１５２および１５４の動作を停止させ、制御信号ＤＳＡＰは制御回路１５１、制御信号ＤＳＡＮは制御回路１５３によってのみ駆動される。
【００２９】
これにより、センスアンプの能力が落ち、転送データの書き込みが容易になり、転送速度が上がる。そして、選択されたビット線のデータが転送データに書き直された後にセンスアンプ制御回路１５２および１５４は動作を開始させることで、転送データの増幅とＤＲＡＭセルへの書き込みが行われる。
この転送方式では、転送するビット線間のバランスおよびプリチャージを行う必要はなく、その分の制御が簡素化され、リストア転送に全体に要する時間も短縮される。
【００３０】
また、リストア転送動作時にセンスアンプとメモリセル部間の接続信号ＴＧの制御を行うことでさらに転送速度を上げることができる。
隣接の転送を行わないビット線は、すでに転送前に十分差電位が付いていることとセンスアンプ制御回路１５１と１５３からの駆動を受けているため、隣接のビット線の転送データ書き込みによる影響はない。
【００３１】
転送時にセンスアンプ制御回路の片側を停止させるのではなく、センスアンプ制御回路１５１と１５２及び１５３と１５４の切り替えを行うことで制御信号ＤＳＡＰ、ＤＳＡＮの駆動能力を変化させてもよい。
セルデータをセンスアンプにて増幅する前にリストア転送する場合には、センスアンプでの駆動能力には依存しないため、特に従来との差はない。
【００３２】
【発明の効果】
本発明に係わる半導体記憶装置とその制御方法は、上述のように構成したので、選択行の一部へのデータ転送を行うことが可能にし、しかも、データ転送時には小さい能力でセンスアンプを駆動することで、データ転送の際の書込みを容易にすると共に、隣接のデータ転送のされないビット線のデータを確実に保持し、データの破壊を防止する。
【００３３】
従って、データを破壊することなく、高速に選択行の一部へデータを転送することができるという優れた効果を有する。
【図面の簡単な説明】
【図１】本発明に係わる半導体記憶装置のブロック図である。
【図２】二つのＤＲＡＭアレイとＳＲＡＭセルとをデータ転送バスを介して接続した状態を示す図である。
【図３】ｍ対のデータ転送バス線でＤＲＡＭとＳＲＡＭを接続した状態を示す図である。
【図４】転送選択回路を設けた例を示す図である。
【図５】ＤＲＡＭ部を示すブロック図である。
【図６】本発明のＤＲＡＭのセンスアンプとその制御回路を示すブロック図である。
【図７】ＳＲＡＭ部を示すブロック図である。
【図８】ＳＲＡＭ部を示すブロック図である。
【図９】ＳＲＡＭセル部を示すブロック図である。
【図１０】ＳＲＡＭセル部を示すブロック図である。
【図１１】転送動作を示すタイミング図である。
【図１２】従来技術によるＤＲＡＭとＳＲＡＭを接続した状態を示す図である。
【図１３】従来技術を示す図である。
【図１４】従来技術を示す図である。
【符号の説明】
１０１ ＤＲＡＭ部
１０２ ＳＲＡＭ部
１０３ データ転送回路
１１０ ＤＲＡＭアレイ
１１１ ＤＲＡＭメモリセル部
１１２ センスアンプ
１２０ ＳＲＡＭアレイ
１３１ 転送選択回路
１５１〜１５４ センスアンプ制御回路
３０３ ＳＲＡＭの制御回路
３０４ ＳＲＡＭの列選択回路
ＤＢＬ ＤＲＡＭのビット線
ＤＷＬ ＤＲＡＭのワード線
ＤＭＣ ＤＲＡＭのメモリセル
ＤＳＡ ＤＲＡＭのセンスアンプ
ＤＳＡＰ、ＤＳＡＮ ＤＲＡＭのセンスアンプの制御信号
ＤＢＳＷ ＤＲＡＭビット線選択回路
ＳＭＣ ＳＲＡＭのメモリセル
ＳＢＬ ＳＲＡＭのビット線
ＴＢＬ ＳＲＡＭのデータ転送バス線、データ転送バス線
ＴＷＬ ＳＲＡＭのデータ転送用行選択信号
ＳＷＬ ＳＲＡＭの読み書き用信号
Claims (6)
- ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置において、
前記ＤＲＡＭは、一つのバンクにおいて、同一の行線上に前記ＳＲＡＭからのデータ転送される列と、データ転送されない列を有し、前記データ転送される列のセンスアンプと前記データ転送されない列のセンスアンプに対して同じ電源を供給すると共に、前記電源の電源供給の能力を制御する制御回路を設け、前記ＳＲＡＭのデータをＤＲＡＭへデータを転送する際、前記制御回路の電源供給の能力を低減し、転送終了後、前記制御回路の電源供給能力を高めるように制御することを特徴とする半導体記憶装置。 - ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置において、
前記ＤＲＡＭは、一つのバンクにおいて、同一の行線上に前記ＳＲＡＭからのデータ転送される列と、データ転送されない列を有し、前記データ転送される列のセンスアンプと前記データ転送されない列のセンスアンプに対して同じ電源を供給する為の電源供給の能力が低い第１の回路と、電源供給の能力が高い第２の回路とを設け、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記第１の回路で前記ＤＲＡＭのセンスアンプを駆動し、転送終了後、前記第２の回路で前記ＤＲＡＭのセンスアンプを駆動することを特徴とする半導体記憶装置。 - 前記転送する際、センスアンプとメモリセル部間の接続信号ＴＧの制御を行うことを特徴とする請求項１又は２記載の半導体記憶装置。
- 前記ＳＲＡＭからＤＲＡＭへのデータの転送は、選択行の一部について行うことを特徴とする請求項１乃至３の何れかに記載の半導体記憶装置。
- ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記憶装置の制御方法において、
前記ＤＲＡＭは、一つのバンクにおいて、同一の行線上に前記ＳＲＡＭからのデータ転送される列と、データ転送されない列を有し、前記データ転送される列のセンスアンプと前記データ転送されない列のセンスアンプに対して同じ電源を供給し、前記ＳＲＡＭのデータをＤＲＡＭへデータへ転送する際、前記ＤＲＡＭのセンスアンプを電源供給能力が低い状態にしてデータを転送し、転送終了後、前記ＤＲＡＭのセンスアンプの電源供給能力を高くすることを特徴とする半導体記憶装置の制御方法。 - 前記データを転送する際、センスアンプとメモリセル部間の接続信号ＴＧの制御を行うことを特徴とする請求項５記載の半導体記憶装置の制御方法。
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