JPH10507864A - Ｄｒａｍのためのグローバル・ビット線によるシングルエンド型センシング - Google Patents

Abstract

(57)【要約】 集積回路ダイナミック・メモリ装置は、キャパシタ上の電荷としてメモリセルにデータを記憶するものとして開示されている。メモリセルは、ディジット線に選択的に接続することができる。検出回路構成は、ｐセンス増幅器及びｎセンス増幅器双方を含んでディジット線に接続されて、メモリセル内に記憶されたデータを検出する。等化回路構成は、メモリセル上に記憶されたデータを検出する前に、センス増幅器の両ノードをディジット線に接続することにより、両センス増幅器を等化するものとして開示されている。

Description

【発明の詳細な説明】 ＤＲＡＭのためのグローバル・ビット線によるシングルエンド型センシング 技術分野 本発明は一般に、ダイナミック・メモリ集積回路に関し、より詳細にはその中 の検出回路に関する。 背景技術 集積回路メモリは、メモリ記憶の必要性がさらに高まるにつれて、ますます高 密度化されてきている。製造技術と設計オプションが、設計世代が交代してもメ モリ記憶の安定的な増加の順調な維持に相当な成功を納めているが、それでも新 たな高密度回路の必要性は止まることがない。 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置は、複数の個別 メモリセルの構成からなる。各メモリセルは、電荷を保持する能力を持つキャパ シタと、キャパシタ電荷にアクセスするためのアクセス・トランジスタとを備え る。この電荷はデータ・ビットと呼ばれ、高電圧レベルと低電圧レベルのいずれ かにすることができる。書込みモードでは、メモリセル内にデータを記憶するこ とができ、読出しモードでは、メモリセルからデータを取り出すことができる。 データは、スイッチング装置として用いられるトランジスタを介して入出力線と 結合された、ビット線又はディジット線と呼ばれる信号線上に伝送される。記憶 されているデータの各ビットごとに、１／０線上では真の論理状態が有効であり 、１／０補線上では補論理状態が有効である。こうして、各メモリセルは、ディ ジットと補ディジットという２つのディジット線を有する。 典型的な場合では、メモリセルはアレイ状に配列され、各セルはアレイ内での そのロケーション又は位置を識別するアドレスを有する。アレイは、交差する行 構成を備え、メモリセルは各交差に関連付けられている。セルからの読出し又は セルへの書込みを行うためには、その特定の問題となったセルが選択されなけれ ばならず、即ちアドレス指定されなければならない。その選択されたセルのアド レスは、行デコーダ及び列デコーダへの入力信号によって表される。行デコーダ により、行アドレスに応答してワード線が活性化される。その選択されたワード 線は、複数のメモリセルの各々が該選択されたワード線と連絡するようにアクセ ス・トランジスタを活性化する。列デコーダは、列アドレスに応答して、ディジ ット線対を選択する。読み出し操作では、その選択されたワード線が、所与の行 アドレス用にアクセス・トランジスタを活性化して、データがディジット線対に 保持される。 従来のダイナミック・メモリは、集積回路内にキャパシタとして製作されたメ モリセルを用いてデータを記憶する。即ち、論理「１」はキャパシタの電荷とし て記憶され、論理「０」ではキャパシタが放電される。ディジット線の対は、集 積回路上に金属線として製作され、メモリセル内に記憶されたデータを伝送する ためにメモリセルと結合される。メモリセルからの読出し或いはメモリセルへの 書込みのための、ディジット線上の小さな差の検出やディジット線の全電源レー ルへの駆動には、センス増幅器が利用される。メモリセル及びアクセス回路構成 のサイズを縮小するために、独特な製造技術やプロセスが開発されてきているが 、ディジット線アーキテクチャに関する物理的な間隔距離要件が、利用可能なダ イ領域を最大限に活用することに対する障壁となっている。即ち、ディジット線 の対のため、メモリセルのサイズの縮小を十分に活用することができない。 上述の理由や、当業者が本明細書を読んで理解すればやがて明らかになろう後 述のその他の理由により、当技術分野では、必要なダイ領域を縮小し、それによ ってさらに集積度の高いメモリを実現する検出回路構成が必要である。 発明の開示 本発明は、集積回路メモリの密度に関する上述の問題やその他の問題に対処す るものであり、以下の明細書の内容を読んで検討すれば理解されよう。以下、メ モリセルにアクセスするのに必要な金属ディジット線の数を削減する検出回路構 成を用いた、ダイナミック・メモリ回路について述べる。 本発明ではとりわけ、複数のメモリセル・キャパシタ、それぞれが複数のメモ リセル・キャパシタの内の１つをディジット線に接続するための、複数のメモリ セル・キャパシタ及びディジット線に接続された複数のアクセス装置、並びに、 第１ノード及び第２ノードを有して、それらがそれぞれディジット線に選択的に 接続されることから成るセンス増幅器回路を備えた集積回路について述べる。 この集積回路は、センス増幅器回路の第１ノードとディジット線との間に電気 的に位置決めされて、第１ノードをディジット線にを選択的に接続する絶縁回路 を更に備え得る。また、センス増幅器回路の第２ノードとディジット線との間に も電気的に位置決めされた絶縁回路を設けることができ、これが第２ノードをデ ィジット線に選択的に接続する。 １つの実施例における集積回路は、センス増幅器回路を平衡化するための平衡 化回路を備える。この平衡化回路は、ソースがセンス増幅器回路の第１ノードに 、ドレインがセンス増幅器回路の第２ノードにそれぞれ接続されたトランジスタ を備えることができる。 別の実施例において、ダイナミック・メモリ集積回路は、複数のメモリセル・ キャパシタと、それぞれが複数のメモリセル・キャパシタの内の１つをディジッ ト線に選択的に接続するための、複数のメモリセル・キャパシタ及びディジット 線に接続された複数のアクセス装置とを備える。センス増幅器は、第１ノードと 第２ノードを備える。第１絶縁回路は、センス増幅器の第１ノードをディジット 線から選択的に絶縁するために、第１ノードとディジット線との間に電気的に位 置決めされており、第２絶縁回路は、センス増幅器の第２ノードをディジット線 から選択的に絶縁するために、第２ノードとディジット線の間に電気的に位置決 めされている。 更に別の実施例では、複数のダイナミック・メモリセル・キャパシタ内に記憶 されたデータを検出する方法について記述されている。この方法は、ディジット 線に選択的に接続される第１ノード及び第２ノードを有するセンス増幅器回路を 平衡化する段階と、センス増幅器回路の第２ノードを電気的に絶縁する段階と、 ダイナミック・メモリセル内に記憶されたデータを検出する段階とを含む。ダイ ナミック・メモリセル・キャパシタ内に記憶されたデータを検出する段階は、ダ イナミック・メモリセル・キャパシタをディジット線に選択的に接続する段階と 、センス増幅器回路の第１ノードをディジット線から選択的に絶縁する段階と、 センス増幅器回路を用いて第１ノードと第２ノードの間の差電圧を検出する段階 とを含むことができる。更には、センス増幅器回路を平衡化する段階は、センス 増 幅器回路の第１ノードをディジット線から電気的に絶縁する段階と、第２ノード をディジット線に選択的に接続する段階と、ソースが第１ノードに、ドレインが 第２ノードにそれぞれ接続されたトランジスタを活性化する段階とを含むことが できる。 図面の簡単な説明 第１図は、関連された従来技術に係るメモリ検出回路の略図である。 第２図は、第１図の検出回路のタイミング図である。 第３図は、本発明による検出回路の略図である。 第４図は、第３図の回路のタイミング図である。 第５図は、第３図の回路の別のタイミング図である。 第６図は、検出動作及び平衡化動作の詳細図である。 第７図は、別の平衡化動作の詳細図である。 第８図は、関連された従来技術に係るメモリ回路の簡略化されたレイアウト図 （配置図）である。 第９図は、本発明を組み込んだメモリ回路の簡略化されたレイアウト図である 。 発明を実施するための最良の形態 以下の好適実施例の詳細な説明では、本明細書の一部をなし、本発明を実施す ることができる特定の好適実施例を例示的に示した添付の図面を参照する。これ らの実施例は、当業者が本発明を実施できるように十分に詳しく記述したもので あり、他の実施例が利用されたり、本発明の精神及び範囲を逸脱することなく、 論理的変更、機械的変更、及び電気的変更を加えたりできることを理解されたい 。したがって、以下の詳細な説明を限定的な意味で捉えてはならず、本発明の範 囲は添付の請求の範囲によってのみ定義される。 第１図を参照しながら、従来のダイナミック・メモリ・アクセス回路の一部に ついて説明する。メモリ・アレイ１００は、共通セルプレート（１０４）として 形成され一方の容量性プレートと、アクセス・トランジスタ１０６（０）−（ｎ ）（又はアクセス・トランジスタ１０６（０）乃至（ｎ））に接続された他方の ノードとを有するキャパシタとしてそれぞれ製作された、複数のメモリセル１０ ２（０）−（ｎ）を備える。各アクセス・トランジスタは、そのゲートが ワード線１０８（０）−（ｎ）に接続されたｎ型トランジスタである。典型的な 場合では、セルプレート１０４は、バイアス源（図示せず）によって電源電圧（ Ｖｃｃ）の２分の１までバイアスされている。 ディジット線１１０及び１１２は、それぞれ、アクセス・トランジスタ及びメ モリセルの幾つかに接続されている。アクセス・トランジスタ１０６が選択的に 励起されると、対応するメモリセル１０２上に蓄積された電荷は、ディジット線 の内の１つに結合される。ｎ型絶縁トランジスタ１１４及び１１６は、ディジッ ト線１１０及び１１２を、それぞれ、ｎ型センス増幅器１１８とｐ型センス増幅 器１２０の双方から絶縁するのに用いられる。平衡化トランジスタ１２２は、以 下に述べるように、センス増幅器のノードを同一電圧に同等化又は等化するのに 用いられる。 動作中、第２図に示すプロセスに従って、メモリセルに記憶されたデータはア クセスされて検出されることが可能である。第１の段階は、トランジスタ１２２ （ＥＱ）のゲートを高電圧レベルに保持することにより、センス増幅器１１８及 び１２０のノード１２９及び１３１を、バイアス回路（不図示）によって電源供 給されるＶｃｃ／２に平衡化することである。したがって、センス増幅器間の差 電圧は、各ノードが電源電圧（Ｖｃｃ）の２分の１の選択電圧を有するのでゼロ となる。次の段階は、絶縁トランジスタ１１４及び１１６（それぞれＩＳＯ Ａ 及びＩＳＯ Ｂ）を、それぞれのゲートに高電圧レベルを供給することによって 励起することである。これにより、ディジット線１１０及び１１２はセンス増幅 器１１８及び１２０に接続され、ディジット線もＶｃｃ／２に安定化することが できる。次いで、メモリセル・アクセス・トランジスタ１０６（０）−（ｎ）の 内の１つが、関連するワード線１０８（０）−（ｎ）のゲート電圧を上昇させる ことによって選択的に励起される。選択されたメモリセル１０２に蓄積された電 荷、或いは無電荷は、ディジット線の内の一方によって共有される。キャパシタ に論理「１」が記憶された場合、関連するディジット線は、例えば約１００ｍｖ といった電圧まで僅かに上昇することになる。ディジット線によって共有される 電荷は、メモリセルに蓄積されている電荷に完全に依存することが理解されよう 。メモリセルが非充電状態であれば、ディジット線電圧は、例えば１００ｍｖだ け 低下することになる。 当業者にとっては周知のとおり、ｎセンス増幅器１１８とｐセンス増幅器１２ ０は、ディジット線間の差を検出し、それに応答してディジット線を全電圧まで 駆動する。ｎセンス増幅器１１８は、一方トランジスタのゲートが他方トランジ スタのソースに結合されるようにゲート・ソースが交差結合された、２つのｎチ ャネル・トランジスタを有する。各トランジスタのドレインは、互いに接続され ており、ＮＬａｔ線によって制御される。ＮＬａｔ線は、ノード１２９及び１３ １が等化されているのと同じレベル、即ちＶｃｃ／２に予め充電されている。Ｎ Ｌａｔ線上の電圧は、一方のノードで高電圧レベルが検出されると降下する。例 えば、ノード１２９がノード１３１より１００ｍｖだけ高いと仮定すると、トラ ンジスタ１１９は、ＮＬａｔがノード１２９よりしきい値電圧だけ低下すると動 作を開始する。その場合、ノード１３１は、トランジスタ１１７がオンにならな いようにＮＬａｔに引き込まれることになる。同様に、ｐセンス増幅器１２０は 、２つの交差結合されたｐチャネル・トランジスタ１２１及び１２５を有する。 各トランジスタのドレインは、互いに接続されており、ＰＬａｔ線によって制御 される。典型的な場合では、ＰＬａｔ線は、ノード１２９及び１３１が等化され ているのと同じレベル、即ちＶｃｃ／２に予め充電されている。ＰＬａｔ線上の 電圧は、一方のノードで低電圧レベルが検出されると上昇する。例えば、ノード １３１がノード１２９より１００ｍｖだけ低いと仮定すると、トランジスタ１２ １は、ＰＬａｔがノード１３１よりしきい値電圧だけ上昇すると動作を開始する 。その場合、ノード１２９は、トランジスタ１２５がオンにならないようにＰＬ ａｔに引き込まれることになる。ＮＬａｔとＰＬａｔは、全電圧、接地、及びＶ ｃｃにそれぞれストローブされる。したがって、一方のディジット線の方が高い 場合は、そのディジット線はＶｃｃまで駆動されるが、補ディジット線は接地に 引き込まれることになる。 第２図を見るとわかるが、ディジット線上の電圧は、ワード線が駆動される直 後まで等しい。先ずｎセンス増幅器がストローブされて一方のディジット線が低 電圧レベルに駆動され、次いでｐセンス増幅器がストローブされて他方のディジ ット線が高電圧レベルに駆動される。ディジット線は、平衡化トランジスタ１ ２２が再度励起されるまで、その全電圧レベルにラッチされたままとなる。ワー ド線が高電圧レベルであり且つディジット線がラッチされている間、メモリセル はリフレッシュされる。 上述のように、ディジット線は、相対的に大規模の預託ダイ領域を要求してメ モリ素子の密度の増加の障壁となる金属線として製作される。それ故に、ディジ ット線の数を削減することは有益である。第３図に、本発明に従った検出回路を 示す。メモリ・アレイ１２３は、共通のセルプレート１２７に接続された一方の ノードを具備するキャパシタとしてそれぞれ製作された複数のメモリセル１２６ （０）−（ｎ）からなる。セルプレートは、バイアス回路（不図示）によってＶ ｃｃの２分の１までバイアスされている。各メモリセル１２６の他方のプレート は、ｎ型アクセス・トランジスタ１２８（０）−（ｎ）の内の１つに接続する。 アクセス・トランジスタは、ディジット線１２４に接続し、それらのゲートは、 ワード線１３０（０）−（ｎ）の内の１つに接続する。絶縁トランジスタ１３２ は、ｎセンス増幅器１３６及びｐセンス増幅器１３８の両方のノード１３５から 、ディジット線１２４を選択的に絶縁するために設けられている。同様に、ｎ型 絶縁／平衡化トランジスタ１３４は、センス増幅器のノード１３７とディジット 線１２４との間に接続されている。ｎ型平衡化トランジスタ１３９は、センス増 幅器のノード１３５及び１３７を共通の電圧に等化するために設けられている。 以下に述べるように、この共通の電圧は略Ｖｃｃ／２であることが好ましい。 第４図を参照すると、メモリセル１２６に記憶されたデータを検出するために 、ディジット線１２４とセンス増幅器のノード１３５及び１３７とは、トランジ スタ１３９（ＥＱ）のゲートを励起することによって等化されている。次いで、 トランジスタ１３４は、そのゲート電圧（ＩＳＯ Ｅｑｕｉｌ）を降下させるこ とによってオフにされる。平衡化トランジスタ１３９は、記憶されているデータ を検出する前にオフにする。ノード１３７での電圧は、トランジスタ１３９がオ フにされると減結合される。例えば、ノード１３７上の電圧は、トランジスタ１ ３９がオフにされると約２０ｍｖだけ降下する。但し、ノード１３５では、ディ ジット線１２４上のキャパシタンスが大きいことにより、トランジスタ１３９の 結合効果を受けにくく、比較的安定した電圧が維持されるため変化が少ない。そ れ故に、トランジスタ１３９がオフにされると、センス増幅器のノード１３５及 びノード１３７の間に微小な差電圧が直接付与されることが理解されよう。メモ リセル上に記憶されるデータによって生じる典型的な差は約１００ｍｖであるた め、結合によって生じる２０ｍｖの差は有意であり、以下説明するように、対処 しなければならないものである。 ノード１３７は、結合効果が低下すると平衡電圧に保持される。アクセス・ト ランジスタ１２８（０）−（ｎ）の内の１つは、対応するワード線１３０（０） −（ｎ）が上昇することによって選択的に励起される。メモリセル内に蓄積され た電荷、或いは無電荷は、ディジット線及びセンス増幅器ノード１３５によって 共有される。ディジット線上の電圧における変化は、メモリセル内に蓄積された 電荷に左右され、典型的には、この差電圧は、上述のように約±１００ｍｖであ る。 電荷がディジット線に結合されると、絶縁トランジスタ１３２（ＩＳＯ ＤＩ ＧＩＴ）は、そのゲート電圧を降下してノード１３５が選択されたディジット線 から絶縁されることによってオフとなる。ノード１３５をディジット線１２４か ら絶縁することにより、ディジット線１２４のキャパシタンスがなくなり、ノー ド１３５は、ノード１３７が減結合されたのと同じ量だけ減結合されることにな る。それ故に、センス増幅器のノード１３５及びノード１３７の間の差の合計は 、選択されたメモリセル上に蓄積された電荷と等しくなる。 次いで、当業者には周知の通りに、センス増幅器はＮＬａｔ及びＰＬａｔを用 いてストローブされて、ノード１３５を適切な供給レベルまで駆動する。即ち、 もしノード１３５が平衡レベルを超えていれば、Ｖｃｃレベルまでに、そしても しノード１３５が平衡レベル未満であれば、接地レベルまでに、それぞれノード １３５を駆動する。次いで、絶縁トランジスタ１３２をＩＳＯ ＤＩＧＩＴを上 昇させることによって再度励起し、それによってディジット線１２４全体を適切 な電圧とし、メモリセルをリフレッシュすることができる。ワード線１３０が低 電圧レベルに戻ると、平衡化トランジスタを再度励起させることができ、センス 増幅器の両ノードとディジット線とが等化させられる。 センス増幅器双方が励起される一方でトランジスタ１３９を介してノード１３ ５とノード１３７とを接続すると、センス増幅器内に交差電流が生じることにな る。この交差電流は、比較的に大きくなる可能性があり、経済的に好ましくない 。センス増幅器の一方のノードが元々Ｖｃｃレベルであり、他方が接地レベルで ある場合には、その結果生じる平衡レベルは略Ｖｃｃ／２となることが理解され よう。 別法として、トランジスタ１３４を用いてノード１３７をディジット線１２４ に選択的に接続し、ノード１３７を強制的に逆の状態にすることによってセンス 増幅器を平衡化することができる。即ち、先ずノード１３５をディジット線１２ ４から絶縁してからトランジスタ１３４を励起することにより、センス増幅器は 、ディジット線上に電圧を強制的に印加してディジット線の状態を変化させるこ とになる。例えば、もしトランジスタ１３４が励起されているときにディジット 線が「１」である場合、ディジット線上の電圧は、ｎセンス増幅器によって低電 圧レベルに強制的に遷移されることになる。ノード１３５を一定に保持し、トラ ンジスタ１３４を用いることにより、交差電流が回避されることが理解されよう 。電圧を略Ｖｃｃ／２のレベルにラッチ又は保持するには、トリガ回路或いは追 跡回路（不図示）を用いることができる。一実施例として、平衡化トランジスタ １３９をオンにし、センス増幅器１３６及び１３８をオフにするのに、タイミン グ回路を使用することになろう。 第５図に、この別の平衡化回路のタイミングを示す。平衡化トランジスタ１３ ９は、そのゲート電圧（ＥＱ）を低下させることによってオフとなる。トランジ スタ１３４は、そのゲートＩＳＯ ＥＱＵＩＬを低下させることによってオフと なる。ワード線１３０を上昇させるとメモリセル１２６にアクセスすることがで き、トランジスタ１３２は、そのゲート電圧（ＩＳＯ ＤＩＧＩＴ）を降下させ ることによって励起解除される。ＮＬａｔ及びＰＬａｔによってセンス増幅器を ストローブし、トランジスタ１３２を再度励起すると、メモリセルがリフレッシ ュされる。ワード線が低電圧レベルに戻った後、トランジスタ１３２がオフにさ れると、ディジット線１２４はノード１３５から絶縁される。トランジスタ１３ ４がそのゲート電圧（ＩＳＯ ＥＱＵＩＬ）を上げることによって励起され、ノ ード１３７はディジット線に接続される。センス増幅器は、ディジット線に関 して充電するか、成いは放電することによって、ディジット線の状態の強制的な 変更を開始する。ディジット線上の電圧が約Ｖｃｃ／２になると、タイミング回 路或いはトリガ回路によって平衡化トランジスタ１３９が励起され、センス増幅 器をオフにする。それ故に、ノード１３５及びノード１３７は共に平衡化され、 トランジスタ１３２が励起される。最後に、トランジスタ１３４がオフとなる。 第３図には、オプションのバイアス回路１４１が示されている。この回路は、 ディジット線１４２を所定の電圧レベルにバイアスするのに使用することができ る。トランジスタ１３２及び１３９を励起することによって、両センス増幅器の ノードは、所定の電圧レベルまでに平衡化される。この平衡オプションでは追加 のダイ領域が必要とされるため、経済的には他の平衡化回路より好ましくない。 第６図は、第３図の回路の中の、「１」として記憶されたデータを含む選択さ れたメモリセルに対する検出動作をより詳細に示したものである。この図から判 明するように、トランジスタ１３９のゲート（ＥＱ）がＶｃｃ（３．６ボルト） から降下する前に、センス増幅器のノード１３５及び１３７は１．８ボルト（Ｖ ｃｃ／２）で平衡していることがわかる。ノード１３７は、ＥＱが低電圧レベル になると低電圧レベルに結合され、それによってノード１３５とノード１３７と の間に微小な差が生じる。メモリセル１２６の内の１つは、関連するワード線１ ３０を上昇させることによって選択される。メモリセル上に蓄積された電荷は、 ディジット線及びノード１３５によって共有される。ディジット線１２４のキャ パシタンスは、メモリセルのキャパシタンスより高いため、ノード１３５の電圧 はメモリセル上の電圧の降下の一部だけで上昇する。トランジスタ１３２は、Ｉ ＳＯ ＤＩＧＩＴを降下させることによってオフとなる。その結果、ノード１３ ５は低電圧レベルに結合され、センス増幅器のノード間の差電圧はメモリセルの 電荷の真の値を反映する。センス増幅器双方をディジット線から電気的に絶縁し た後、ｎセンス増幅器１３６をストローブし（点Ｎで示す）、次いでｐセンス増 幅器１３８をストローブする（点Ｐで示す）。ノード１３５は、ｎセンス増幅器 をストローブすると低電圧レベルに結合されるが、ｐセンス増幅器をストローブ すると高電圧レベルに結合されることに注意されたい。トランジスタ１３２を再 度励起すると、ノード１３５はディジット線及びメモリセル１２６と接続される 。 センス増幅器の両ノードは、ＩＳＯ ＤＩＧＩＴ線が高電圧レベルになると高電 圧レベルに結合される。ノード１３５は、ｐセンス増幅器によって高電圧レベル に引き込まれ、ノード１３７は、ｎセンス増幅器によって低電圧レベルに引き込 まれる。メモリセルは、トランジスタ１３２及びトランジスタ１３０が共に励起 されている間にリフレッシュされる。即ち、メモリセル１２６上の電圧をＶｃｃ に引き込むとセルが再度充電される。当業者には周知のとおり、トランジスタ１ ３２及び１３０上のゲート電圧は、Ｖｃｃより高いレベルを持つポンプ電圧に接 続されることが理解されよう。ＥＱ線が高電圧レベルに戻ると、トランジスタ１ ３９が駆動され、ノード１３５及び１３７はＶｃｃ／２で平衡化する。 第７図は、第６図と同様の図であるが、トランジスタ１３４によってセンス増 幅器のノード１３５及び１３７を平衡化する点が異なる。センス増幅器によって ノードを全電圧に駆動した後、ＩＳＯ ＥＱＵＩＬを上昇させてトランジスタ１ ３４を励起する。それ故に、ノード１３７は、当初高電圧レベルに結合されてい るが、ディジット線上の電荷が放電されるにつれて低電圧レベルに戻り始める。 ノード１３７上の電圧レベルが約Ｖｃｃ／２になると、トランジスタ１３９が励 起され、センス増幅器がオフとなってノード１３５及びノード１３７が平衡化す る。平衡電圧レベルは、レベルがＮＬａｔ及びＰＬａｔのバイアス・レベルに略 等しいとすれば変動する可能性がある。 シングル・エンド型検出回路を使用することにより、所与のメモリ量に必要と されるディジット線の数を削減することができる。更に、メモリセルをディジッ ト線に接続するのに必要な線間距離も縮小され、それによってメモリセルを圧縮 することができる。第８図に、２本のディジット線１４０を使用してメモリセル １４２を各センス増幅器１４４に接続する、従来の集積回路を示す。メモリセル は、１つおきの行線１４６と１つおきのディジット線との交差にメモリセル１４ ２を設ける形で配置される。それ故に、各センス増幅器１４４は、この図の中の ４つの異なるメモリセルを選択的に検出することができる。図を見るとわかるが 、配置上の線間距離要件のため、メモリセル・サイズの縮小を十分に実現するこ とができない。これとは対照的に、第９図に、本発明によるセルプレート・バイ アスを組み込んだ集積回路を示す。メモリセル１５０は、ディジット線１４８と 行 線１５２の各交差に配置される。センス増幅器回路１５４は、上述のようにシン グル・エンド型回路によってバイアスされ、この図の中の４つの異なるメモリセ ルを選択的に検出することができる。 第２のディジット線をなくすことにより、メモリセルの間隔距離を大幅に縮小 することができる。本発明によれば、従来の回路では８Ｆ²のメモリセルを使用 するところに、６Ｆ²のサイズのメモリセルを使用することができる。ここで、 Ｆは、当業者には周知のとおり、素子のフィーチャ・サイズである。 以上、必要なディジット線の数が少ない集積回路ダイナミック・メモリについ て述べた。この集積回路では、メモリセル・キャパシタ上に蓄積された電荷を検 出するのに、２本のディジット線の代わりに１本のディジット線を使用する。１ 本のディジット線をなくすことにより、メモリセル及び関連する回路の小型を十 分に活用することができる。更に、メモリセル内に記憶されたデータを検出する 前にシングル・エンド型センス増幅器を平衡化するための、いくつかの回路と方 法についても提案した。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年８月１２日 【補正内容】 請求の範囲 １． 集積回路であって、 複数のメモリセル・キャパシタと、 前記複数のメモリセル・キャパシタと単一ディジット線とに接続されて、その 各々が前記複数のメモリセル・キャパシタの内の１つを前記単一ディジット線に 選択的に接続する複数のアクセス装置と 第１ノード及び第２ノードを有する差動センス増幅器であり、それらノードの 各々が第１及び第２絶縁トランジスタを介して前記単一ディジット線に選択的に 接続され、前記第１絶縁トランジスタが前記第１ノードに接続されたドレインと 前記単一ディジット線に接続されたソースとを有し、前記第２絶縁トランジスタ が前記第２ノードに接続されたドレインと前記単一ディジット線に接続されたソ ースとを有することから成る差動センス増幅器回路と、 を備える集積回路。 ２． 前記センス増幅器回路の前記第１ノードと前記ディジット線との間に 電気的に配置されて、前記第１ノードを前記ディジット線に選択的に接続する絶 縁回路を更に備える、請求項１に記載の集積回路。 ３． 前記センス増幅器回路の第２ノードと前記ディジット線との間に電気 的に配置されて、前記第２ノードを前記ディジット線に選択的に接続する絶縁回 路を更に備える、請求項１に記載の集積回路。 ４． 前記差動センス増幅器回路を平衡化するための平衡化回路を更に備え る、請求項１に記載の集積回路。 ５． 前記平衡化回路が、前記差動センス増幅器回路の前記第１ノードに接 続されたソースと、前記センス増幅器回路の前記第２ノードに接続されたドレイ ンとを有するトランジスタを備える、請求項４に記載の集積回路。 ６． ダイナミック・メモリ集積回路であって、 複数のメモリセル・キャパシタと、 前記複数のメモリセル・キャパシタと単一ディジット線とに接続されて、その 各々が前記複数のメモリセル・キャパシタの内の１つを前記単一ディジット線に 選択的に接続する複数のアクセス装置と、 第１ノード及び第２ノードを有する差動センス増幅器回路と 前記差動センス増幅器回路の前記第１ノードと前記単一ディジット線との間に 電気的に配置されて、ゲート電圧に応じて、前記第１ノードを前記単一ディジッ ト線から選択的に絶縁する第１絶縁トランジスタと 前記センス増幅器回路の前記第２ノードと前記単一ディジット線との間に電気 的に配置されて、ゲート電圧に応じて、前記第２ノードを前記単一ディジット線 から選択的に絶縁する第２絶縁トランジスタと、 を備えるダイナミック・メモリ集積回路。 ７． 複数のダイナミック・メモリ・キャパシタ内に記憶されたデータを検 出する方法であって、 第１及び第２絶縁トランジスタを介して、単一ディジット線に選択的に接続さ れる第１ノード及び第２ノードを有するセンス増幅器回路を平衡化する段階であ り、前記第１絶縁トランジスタが前記第１ノードに接続された第１ターミナルと 前記単一ディジット線に接続された第２ターミナル・ソースとを有し、前記第２ 絶縁トランジスタが前記第２ノードに接続された第１ターミナルと前記単一ディ ジット線に接続された第２ターミナルとを有することから成る段階と、 前記第２絶縁トランジスタのゲートに絶縁信号を提供して、前記センス増幅器 回路の前記第２ノードを前記単一ディジット線から電気的に絶縁する段階と、 １つのダイナミック・メモリセル・キャパシタ内に記憶された前記データを、 差動センス増幅器回路を用いて検出する段階と、 の諸段階を含む方法。 ８． 前記ダイナミック・メモリセル・キャパシタ内に記憶された前記デー タを検出する前記段階が、 １つのダイナミック・メモリセル・キャパシタを前記単一ディジット線に選択 的に接続する段階と、 前記第１絶縁トランジスタのゲートに絶縁信号を提供して、前記センス増幅器 回路の前記第１ノードを前記単一ディジット線から電気的に絶縁する段階と、 前記センス増幅器回路を用いて、前記第１ノードと前記第２ノードとの間の差 電圧を検出する段階と、を更に含む、請求項７に記載の方法。 ９． 前記センス増幅器回路を平衡化する前記段階が、 前記第１絶縁トランジスタのゲートに絶縁信号を提供して、前記センス増幅器 回路の前記第１ノードを前記単一ディジット線から電気的に絶縁する段階と、 前記第２絶縁トランジスタのゲートに絶縁信号を提供して、前記第２ノードを 前記単一ディジット線に選択的に接続する段階と、 前記第１ノードに接続されたソースと、前記第２ノードに接続されたドレイン とを有する平衡化トランジスタを励起する段階と、を更に含む、請求項７に記載 の方法。 １０． 前記差動センス増幅器が、 前記第２ノードに接続されたゲートと、前記第１ノードに接続されたソースと を有する第１ｎ型チャネル・トランジスタと、 前記第１ノードに接続されたゲート、前記第１ｎ型チャネル・トランジスタの ドレインに接続されたドレインと、前記第２ノードに接続されたソースとを有す る第２ｎ型チャネル・トランジスタと、 前記第２ノードに接続されたゲートと、前記第１ノードに接続されたソースと を有する第１ｐ型チャネル・トランジスタと、 前記第１ノードに接続されたゲート、前記第１ｐ型チャネル・トランジスタの ドレインに接続されたドレインと、前記第２ノードに接続されたソースとを有す る第２ｐ型チャネル・トランジスタと、 を備える、請求項１に記載の集積回路。 １１． 前記第１ノードを前記単一ディジット線に選択的に接続するための、 前記第１絶縁トランジスタのゲートに結合された第１絶縁信号を更に備える、請 求項１に記載の集積回路。 １２． 前記第２ノードを前記単一ディジット線に選択的に接続するための、 前記第２絶縁トランジスタのゲートに結合された第２絶縁信号を更に備える、請 求項１に記載の集積回路。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＢＢ ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ， ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １． 集積回路であって、 複数のメモリセル・キャパシタと、 前記複数のメモリセル・キャパシタとディジット線とに接続されて、その各々 が前記複数のメモリセル・キャパシタの内の１つを前記ディジット線に選択的に 接続する複数のアクセス装置と 第１ノード及び第２ノードを有し、それらノードの各々が前記ディジット線に 選択的に接続されるセンス増幅器回路と、 を備える集積回路。 ２． 前記センス増幅器回路の前記第１ノードと前記ディジット線との間に 電気的に配置されて、前記第１ノードを前記ディジット線に選択的に接続する絶 縁回路を更に備える、請求項１に記載の集積回路。 ３． 前記センス増幅器回路の第２ノードと前記ディジット線との間に電気 的に配置されて、前記第２ノードを前記ディジット線に選択的に接続する絶縁回 路を更に備える、請求項１に記載の集積回路。 ４． 前記センス増幅器回路を平衡化するための平衡化回路を更に備える、 請求項１に記載の集積回路。 ５． 前記平衡化回路が、前記センス増幅器回路の前記第１ノードに接続さ れたソースと、前記センス増幅器回路の前記第２ノードに接続されたドレインと を有するトランジスタを備える、請求項４に記載の集積回路。 ６． ダイナミック・メモリ集積回路であって、 複数のメモリセル・キャパシタと、 前記複数のメモリセル・キャパシタとディジット線とに接続されて、その各々 が前記複数のメモリセル・キャパシタの内の１つを前記ディジット線に選択的に 接続する複数のアクセス装置と、 第１ノード及び第２ノードを有するセンス増幅器回路と 前記センス増幅器回路の前記第１ノードと前記ディジット線との間に電気的に 配置されて、前記第１ノードを前記ディジット線から選択的に絶縁する第１絶縁 回路と 前記センス増幅器回路の前記第２ノードと前記ディジット線との間に電気的に 配置されて、前記第２ノードを前記ディジット線から選択的に絶縁する第２絶縁 回路と、 を備えるダイナミック・メモリ集積回路。 ７． 複数のダイナミック・メモリ・キャパシタ内に記憶されたデータを検 出する方法であって、 ディジット線に選択的に接続される第１ノード及び第２ノードを有するセンス 増幅器回路を平衡化する段階と、 前記センス増幅器の前記第２ノードを電気的に絶縁する段階と、 ダイナミック・メモリセル・キャパシタ内に記憶されたデータを検出する段階 と、 の諸段階を含む方法。 ８． 前記ダイナミック・メモリセル・キャパシタ内に記憶されたデータを 検出する前記段階が、 １つのダイナミック・メモリセル・キャパシタを前記ディジット線に選択的に 接続する段階と、 前記センス増幅器の前記第１ノードを前記ディジット線から電気的に絶縁する 段階と、 前記センス増幅器回路を用いて、前記第１ノードと前記第２ノードとの間の差 電圧を検出する段階と、を更に含む、請求項７に記載の方法。 ９． 前記センス増幅器回路を平衡化する前記段階が、 前記センス増幅器回路の前記第１ノードを前記ディジット線から電気的に絶縁 する段階と、 前記第２ノードを前記ディジット線に選択的に接続する段階と、 前記第１ノードに接続されたソースと、前記第２ノードに接続されたドレイン とを有するトランジスタを励起する段階と、を更に含む、請求項７に記載の方法 。