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UMFELD DER
ERFINDUNG
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Diese Erfindung bezieht sich auf
dynamische Direktzugriffspeicher (DRAMs), insbesondere auf ein Verfahren
zum Speichern eines variablen Signals in jeder Zelle eines DRAMs,
um mehr als ein Bit pro Zelle darzustellen.
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HINTERGRUND
DER ERFINDUNG
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In dem DRAM-Speicher mit Mehrfach-Bitpegel,
der von Peter Gillingham erfunden wurde und in U.S.-Patent 5,283,761
beschrieben ist, kann eine in einer Speicherzelle gespeicherte Spannung
einen von vier Pegeln annehmen. Um die gespeicherte Spannung auszulesen,
wird in der Speicherzelle gespeicherte Ladung auf eine Bitleitung
ausgegeben, um eine Datenspannung zu erzeugen. Diese Datenspannung
wird relativ zu einer ersten Referenzspannung ausgelesen, um ein
Vorzeichenbit zu liefern, und relativ zu einer zweiten Referenzspannung,
die durch das Vorzeichenbit festgelegt ist, um ein Größenbit (bzw.
Betragsbit) zu liefern. Der erste Referenzwert ist ein Spannungspegel,
der in der Mitte zwischen einem höchsten und einem niedrigsten
von vier Pegeln liegt. Falls die Datenspannung niedriger ist als
der mittlere Spannungspegel, wird die zweite Referenzspannung so
gesetzt, daß sie
größer ist
als der kleinste und kleiner ist als der nächst größere der vier Pegel. Falls
die Datenspannung über
dem Mittelpunkt liegt, so wird sie auf eine Spannung gesetzt, die größer ist
als der zweitgrößte und
kleiner ist als der größte der
vier Pegel. Für
diesen Zweck wird eine von dem ausgelesenen Vorzeichenbit abhängige Ladung
mit hohem Pegel, die auf einem an einen Speicherkondensator angepaßten Dummy-Kondensator
gespeichert ist, auf drei Bitleitungen ausgegeben, sowie auf einen
Kondensator der halben Kapazität
des Speicherkondensators. Dann wird ausgelesen, ob die Datenspannung
größer oder
kleiner ist als die auf eine Referenzbitleitung ausgegebene Spannung
(was das Größenbit liefert),
wobei das Datenbit als einer der vier Pegel ausgelesen wird.
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Um die Ladung in die Speicherzelle
rückzuschreiben,
wird entweder ein voller Logikpegel in die Zelle geschrieben, oder
eine davon verminderte Version, in Abhängigkeit davon, ob die Datenspannung
entweder den größten bzw.
kleinsten Wert, oder den zweitkleinsten bzw. zweitgrößten Wert
aufwies. Dies machte eine Schaltung erforderlich, die eine Spannung
in Abhängigkeit
des Werts ausgelesener Daten verminderte. Solch eine Schaltung ist
bei den engen Abständen
eines DRAM-Leseverstärkers
schwierig zu implementieren.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Entsprechend eines Aspekts der Erfindung
wird ein dynamischer Direktzugriffspeicher bereitgestellt, der es
ermöglicht,
einen von mehreren Pegeln in jeder einer von mehreren Speicherzellen
zu speichern, umfassend:
Spalten von Speicherzellen, welche
Speicherkondensatoren umfassen, die durch Schalter mit Bitleitungen
verbunden sind zum Lesen und Schreiben von Daten aus und in die
Speicherzellen, wobei die Bitleitungen durch dazwischenliegende
Schalter in Unterbitleitungen aufgeteilt sind und die Unterbitleitungen
von angrenzenden Bitleitungen durch Schalter verbunden sind;
Spannungssensoren,
die mit den Bitleitungen eines Bitleitungspaars verbunden sind;
und
an die Speicherkondensatoren kapazitiv angepaßte Dummy-Kondensatoren,
welche durch einen Schalter mit jeder Unterbitleitung verbunden
sind;
dadurch gekennzeichnet, daß:
die Dummy-Kondensatoren
selektiv mit den Unterbitleitungen verbunden sind, derart, daß jede Unterbitleitungskapazität, einschließlich der
Kapazität
des verbundenen Dummy-Kondensators, mit der Kapazität einer Unterbitleitung übereinstimmt,
die mit einem der Speicherkondensatoren verbunden ist;
die
Unterbitleitungen durch Schalter selektiv verbunden sind, und die
Speicherkondensatoren und die Dummy-Kondensatoren durch Schalter selektiv
mit Unterbitleitungen verbunden sind, derart, daß eine gespeicherte Ladung
von einem der Speicherkondensatoren auf eine der Unterbitleitungen
ausgegeben wird, sowie durch einen Schalter auf eine andere Unterbitleitung,
welche kapazitiv an einen der verbundenen Kondensatoren angepaßt ist,
um eine Lesespannung auf mehreren Unterbitleitungen aufzubauen;
eine
erste Referenzspannung, welche erzeugt wird durch Vorladen einer
der Unterbitleitungen auf eine Spannung zwischen 0 Volt und VDD, ein erster Logikpegel, welcher aufgebaut
wird, indem in einem Spannungssensor die Lesespannung mit der ersten
Referenzspannung verglichen wird;
und eine zweite Referenzspannung,
welche erzeugt wird, indem eine zweite Ladung von einem der Speicherkondensatoren
auf mehrere kapazitiv angepaßte
Unterbitleitungen ausgegeben wird, wobei die zweite Ladung von dem
ersten Logikpegel abgeleitet wird, die Zahl der damit aufgeladenen
Unterbitleitungen von den binären Gewichten
mehrerer Bits abhängt,
die den mehreren Pegeln entsprechen, ein zweiter Logikpegel aufgebaut wird,
indem die Lesespannung mit der zweiten Referenzspannung verglichen
wird.
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Nach einem weiteren Aspekt der Erfindung
wird ein Verfahren bereitgestellt, zum Verarbeiten eines gespeicherten
Werts, der einen von mehreren Spannungspegeln aufweist, in einem
dynamischen Direktzugriffspeicher, wobei der Speicher umfaßt:
Spalten
von Speicherzellen, welche Speicherkondensatoren umfassen, die durch
Schalter mit Bitleitungen verbunden sind zum Lesen und Schreiben
von Daten aus und in die Speicherzellen, wobei die Bitleitungen
durch dazwischenliegende Schalter in Unterbitleitungen aufgeteilt
sind und die Unterbitleitungen von angrenzenden Bitleitungen durch
Schalter verbunden sind;
Spannungssensoren die mit den Bitleitungen
eines Bitleitungspaars verbunden sind; und
an die Speicherkondensatoren
kapazitiv angepaßte
Dummy-Kondensatoren, welche durch einen Schalter mit jeder Unterbitleitung
verbunden sind;
wobei das Verfahren gekennzeichnet ist durch:
selektives
Verbinden der Dummy-Kondensatoren mit den Unterbitleitungen, derart,
daß jede
Unterbitleitungskapazität,
einschließlich
der Kapazität
des Dummy-Kondensators,
an die Kapazität
einer mit einem Speicherkondensator verbundenen Unterbitleitung
angepaßt
ist;
Ausgeben einer gespeicherten Ladung von einem der Speicherkondensatoren
auf eine erste Mehrzahl von Unterbitleitungen, um eine Lesespannung
bereitzustellen, wobei die erste Mehrzahl von Unterbitleitungen
einschließlich
ihrer verbundenen Dummy- oder Speicherkondensatoren kapazitiv angepaßt ist;
Lesen
(Abtasten) des Spannungspegels der Lesespannung bezüglich einem
ersten Referenzpegel zwischen 0 Volt und VDD;
Erzeugen
eines zweiten Referenzpegels, indem eine zweite Ladung von einem
der Speicherkondensatoren auf eine zweite Mehrzahl von Unterbitleitungen
ausgegeben wird, wobei die zweite Mehrzahl von Unterbitleitungen
einschließlich
ihrer verbundenen Dummy- oder Speicherkondensatoren kapazitiv angepaßt ist,
die zweite Ladung von dem ersten Referenzpegel abgeleitet wird,
die Anzahl der dadurch von dem ersten Referenzpegel aufgeladenen
Unterbitleitungen von den binären
Gewichten mehrerer Bits abhängt,
die den mehreren Pegeln entsprechen; und
Lesen des Pegels der
Lesespannung bezüglich
dem zweiten Referenzpegel.
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Um durch kapazitive Kopplung der
ansteigenden Wortleitung erzeugtes Rauschen in der Lesepannung auszugleichen,
wird erst eine Unterbitleitung mit einem damit verbundenen Dummy-Kondensator
vorgeladen. Der Dummy-Kondensator wird von der Unterbitleitung getrennt,
bevor der Speicherkondensator mit der Unterbitleitung verbunden
wird.
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Um die Verminderung der erzeugten
Referenzspannung besser an die Verminderung des gespeicherten Datenwerts
anzu passen, wird die Lesespannung zum Lesen eines Vorzeichenbits
auf einem Dummy-Kondensator gespeichert, und der ursprüngliche
Speicherkondensator gibt Ladung aus, um die Referenzspannung zu
liefern.
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Vorzugsweise wird die auf einen Speicherkondensator
zu schreibende Spannung erzeugt, indem mehrere Unterbitleitungen
mittels Kondensatoren auf hohe oder niedrigere Spannungspegel geladen
werden und die Unterbitleitungen verbunden werden, um Ladung zu
teilen. Die Anzahl der auf diese Weise aufgeladenen Unterbitleitungen
hängt von
den Binärgewichten
von Mehrfachbits ab, die den verschiedenen Pegeln entsprechen. Die
Spannungspegel sind abhängig
von den spezifischen Bitwerten, welche der zu speichernden Mehrpegel-Spannung entsprechen.
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In einem bevorzugten System zum Speichern
eines von vier Pegeln in jeder der Speicherzellen ist jede Bitleitung
in zwei Unterbitleitungen aufgeteilt. Jede Unterbitleitung ist über Schalter
mit jeder angrenzenden Unterbitleitung verbunden, sowie mit jeder
diagonalen Unterbitleitung eines Bitleitungspaares. Ein Sensor ist mit
jedem Bitleitungspaar an jedem Ende verbunden. Die Referenzspannung
zum Auslesen des Größenbits wird
erzeugt, indem eine dem Vorzeichenbit entsprechende Ladung auf drei
Unterbitleitungen ausgegeben wird. Die auf einen Speicherkondensator
zu schreibende Spannung wird erzeugt, indem Ladung, die dem Wert eines
Vorzeichenbits entspricht, auf zwei Unterbitleitungen ausgegeben
wird und die dem Wert des Größenbits entsprechende
Ladungen auf eine Unterbitleitung gespeichert wird. Die drei Ladungen
werden geteilt, indem die drei Unterbitleitungen verbunden werden,
und die resultierende Spannung wird auf dem Speicherkondensator
gespeichert.
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KURZE EINFÜHRUNG ZU
DEN ZEICHNUNGEN
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Die folgende Beschreibung der Erfindung
und die zugehörigen
Zeichnungen dienen dem besseren Verständnis der Erfindung. In den
Zeichnungen ist:
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1 eine
schematisches Schaltbild einer Mehrpegel-DRAM-Array-Schaltung, die ein Ausführungsbeispiel
der Erfindung ist.
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2 ein
Timing-Diagramm von Signalen in dem Schaltkreis von 1.
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3–12 schematische Schaltbilder,
welche eine DRAM-Bitleitung sowie ergänzende Schaltkreise in aufeinanderfolgenden
Operationsstufen zeigen,
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13 ein
Timing-Diagramm von Signalen in den Schaltkreisen der 1–9,
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14 ein
schematisches Diagramm eines Leseverstärkers.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Im bevorzugten Ausführungsbeispiel
der Erfindung werden zwei Datenbits als einer von vier Spannungspegeln
kodiert, der in einer einzelnen DRAM-Speicherzelle gespeichert wird
und aus dieser ausgelesen wird, obgleich ein System auch derart
eingerichtet werden kann, daß es
zusätzliche
Spannungspegel speichert. Die vier Datenpegel und Leseverstärker-Referenzpegel
werden durch einfache Ladungsumverteilungstechniken auf lokalen
Bitleitungen erzeugt. Ein zweiter Leseverstärker und verschiedene zusätzliche
Schalter werden zu jeder Spalte einer Standard Folded-Bitline-DRAM-Architektur hinzugefügt, um diese
Technik zu implementieren. Die resultierende Struktur kann als 1-Bit/Zelle-Standard-DRAM mit
nahezu keiner Leistungsverminderung operieren, indem einfach die
Steuerungssequenzen abgewandelt werden.
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Einer der vier in Tabelle 1 gezeigten
Spannungspegel Δ,
der zwei Informationsbits darstellt, wird in jeder Speicherzelle
gespeichert. Drei Referenzpegel Ri werden
benötigt,
um zwischen den vier Kombinationen des Vorzeichenbits (S) und des
Größenbits
(M) zu unterscheiden. Der Störabstand
beträgt
ein Drittel dessen eines 1-Bit/Zelle-Standard-DRAM.
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Das Auslesen der zwei Bits wird nacheinander
durchgeführt,
wobei erst das Vorzeichenbit und dann das Größenbit ausgelesen wird. Das
Vorzeichenbit wird zur Erzeugung des Referenzpegels für den Auslesevorgang
des Größenbits
benutzt. Nach dem Auslesen kann, ebenso wie bei einem Standard-DRAM,
auf die Vorzeichen- und Größeninformation
mittels Hochgeschwindigkeits-Page-Mode-Operationen zugegriffen werden.
Die vier-pegelige Information wird in die Speicherzelle rückgeschrieben,
indem Bitleitungen, die Vorzeichenund Größeninformationen tragen, geteilt
werden.
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Tabelle
1: Referenz- und Datenspannungspegel
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1 zeigt
das Schaltungsschema einer einzelnen Spalte eines mehrpegeligen
DRRMs. Linke und rechte Signale und Bauteile werden durch die Buchstaben
L bzw. R bezeichnet. Jede Bitleitung B und B* ist in zwei gleiche
Unterbitleitungen BL, BR und BL*, BR* aufgeteilt, die durch n-Kanal-Pass-Transistoren
TC und TC* verbunden werden können,
die durch Signale C und C* gesteuert werden. Diagonal gegenüberliegende Unterbitleitungen
können
durch n-Kanal-Pass-Bauteile
TX und TX* verbunden werden, die durch X und X* gesteuert werden.
Obwohl in der Darstellung nur eine Speicherzelle CS, TS mit jeder
Unterbitleitung verbunden ist, ist zu erkennen, daß mit jeder
ein Array von Zellen verbunden wäre,
und daß ein
Array aus Spalten vorliegen würde.
Das linke Unterbitleitungspaar (BL, BL*) und das rechte (BR, BR*)
können
mit Leseverstärkern 100 bzw. 102 verbunden
werden, indem die Isolationssignale IL und IR des Lesever stärkers an
die Isolationsbauteile TI gelegt werden. Isolationsbauteile TI für Leseverstärker ermöglichen
außerdem,
daß die
Leseverstärker 100 und 102 mit
angrenzenden Arrays geteilt werden können, um Chip-Fläche einzusparen.
Unterbitleitungspaare können
unabhängig
voneinander kurzgeschlossen werden, indem Ausgleichssignale (bzw.
Equalize-Signale)
EL und ER an die Bauteile TE angelegt werden, und können auf
eine Spannung Vdd/2 vorgeladen werden, indem Vorladungssignale PL
und PR an die Bauteile TP angelegt werden.
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Jede Unterbitleitung hat eine Dummy-Speicherzelle
bestehend aus Kondensator CD und Zugriffstransistor TD. Die Dummy-Zellen
sind and die Speicherzellen angepaßt und werden dazu benutzt,
die während
der Lese- und Rückspeicher-Operation auf allen
Unterbitleitungen gesehenen Kapazitäten auszugleichen. Ungerade
und gerade Dummy-Wortleitungen DLo, DLe, DRo und DRe sind normalerweise
aktiviert. Bevor eine Wortleitung WLi oder
WRi ausgewählt wird, um einen Zugriffstransistor
TS zu aktivieren, wird die Dummy-Wortleitung auf der entsprechenden
Unterbitleitung ausgeschaltet.
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Wortleitungen und andere Signale,
die n-Kanal-Pass-Bauteile
steuern, müssen
auf einen Pegel gehoben werden, der größer ist als Vdd, um einen vollen "1"-Pegel zu übertragen. Ein Vpp-Pegel ist
definiert als die Spannung, die ausreichend groß ist, um ein n-Kanal-Bauteil
mit Back-Bias und einer Quellenspannung von Vdd zu aktivieren.
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Es folgt nun ein Überblick über die Funktionsweise der
Schaltung aus 1. Es
wird angenommen, daß die
durch Wortleitung WLi aktivierte Speicherzelle ausgelesen oder rückgeschrieben
werden soll; allerdings kann auf jede Speicherzelle auf jeder der
Unterbitleitungen auf ähnliche
Weise zugegriffen werden.
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Die auf dem Speicherkondensator CS
gespeicherte Ladung wird auf die Unterbitleitung BL* ausgegeben,
ohne daß die
Dummy-Zelle verbunden ist, und auf die Unterbitleitung BR*, wobei
die Dummy-Zelle verbunden ist, um Auslesespannungen auf den Unterbitleitungen
bereitzustellen, um separat das Vorzeichenbit und das Größenbit zu
lesen, welche die gespeicherte Mehrpegel-Ladung darstellen. Die
beiden Unter bitleitungen werden dann durch Transistor TC* isoliert,
und das Vorzeichenbit, das angibt, ob die gespeicherte Ladung oberhalb
oder unterhalb des Vdd/2-Mittenpegels liegt, wird durch den linken
Sensor 100 ausgelesen.
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Um das Größenbit zu lesen, muß ein zweiter
Referenzpegel auf Unterbitleitung BR bereitgestellt werden, der
abhängig
vom Vorzeichenbit entweder oberhalb oder unterhalb von Vdd/2 liegt.
Dieser Referenzpegel wird erhalten, indem geeignet Ladung des Vorzeichenbits
vom Speicherkondensator CS ausgegeben wird. Indem der Pegel auf
BR* in Bezug zum auf BR erzeugten Referenzpegel gelesen wird, stellt
der rechte Leseverstärker 102 das
Größenbit bereit.
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Um die Spannung wieder zu erzeugen,
die auf den Speicherkondensator CS rückgeschrieben werden soll,
werden das Vorzeichenbit und das Größenbit geeignet auf drei Unterbitleitungen,
einschließlich
BL* verteilt.
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Im folgenden wird nun eine detailliertere
Beschreibung von Speicheroperationen gegeben. Wie in dem Timing-Diagramm
in 2 gezeigt, werden
zu Beginn die Bitleitungen vorgeladen und durch Steuersignale ER,
PR, EL und PL auf einem Referenzpegel Vdd/2 gehalten. Der Vdd/2
Referenzpegel könnte
ebenso durch Ladungsverteilung erzeugt werden, indem zu Beginn des
aktiven Zyklus vollständig
realisierte Unterbitleitungen ausgeglichen werden. Ein auf diese
Weise erzeugter Referenzpegel wäre
besser an die in der Zelle gespeicherten Vierpegel-Information angepaßt, die
ebenfalls durch Ladungsverteilung auf Bitleitungen erzeugt wird,
wie es unten beschrieben wird. Allerdings wäre der Speicherzugriff langsamer,
wenn diese Methode der Vdd/2-Referenzpegel-Erzeugung angewendet werden würde.
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Um die Information in einer bestimmten
Speicherzelle zu lesen (beispielsweise jene, die durch Wortleitung
Wli gesteuert wird), muß zum
Zeitpunkt t = 12ns erst die entsprechende Dummy-Wortleitung (DLo) deaktiviert
werden (die speziellen Zeitpunkte sind nur beispielhaft). Dann wird
zum Zeitpunkt t = 18ns die Wortleitung WLi angehoben, um die Vierpegel-Information
von der Speicherzelle auf die Unterbitleitung BL* auszugeben. Durch
eine derartige Sequenzierung der Wortleitung wird die kapazitive
Kopplung von der abfallenden Dummy-Wortleitung zur massefreien Unterbitleitung
durch die Kopplung der ansteigenden normalen Wortleitung ausgeglichen
und eine ausgeglichene Unterbitleitungskapazität wird beibehalten. Aufgrund
des kleinen Signalabstands in Mehrpegel-DRAMs ist es besonders wichtig,
solch eine Kopplung zu kompensieren, die Unterbitleitungen innerhalb
eines Paares ungleich beeinflußt.
Zusätzlich
zu den Wortleitungen müssen
Unterbitleitungs-Connect-Signale (C, C*) und Cross-Connect-Signale
(X, X*) vorsichtig eingesetzt werden, um unausgeglichene Kopplung
zu minimieren. Common-Mode-Signale
wie Bitleitungsausgleich (EL, ER) und Ausleseverstärkerisolation
(IL, IR) verschlechtern das Signal aufgrund der ausgeglichenen Beschaffenheit
der Foded-Bitline-Architektur
nicht.
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Durch das entsprechende Steuersignal
(C*) wird ein Schalter vorübergehend
vom Zeitpunkt t = 24ns bis t = 33ns geschlossen, um Zellenladung
auf die gegenüberliegende
Bitleitung BR* zu verteilen, wo diese zur Weiterverarbeitung gehalten
wird. Dann wird der Ausleseverstärker
mit dem Unterbitleitungspaar verbunden, indem das Steuersignal für Ausleseverstärkerisolation
(IL) angehoben wird. Dann wird das Vorzeichenbit (S) ausgelesen,
indem Auslese- und Rückschreibe-Takte
SL* und RL zum Zeitpunkt t = 45ns angelegt werden. Man beachte,
daß die
Auslese- und Rückschreibe-Takte zu Beginn auf
Vdd/2 vorgeladen sind.
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Einer der zwei Referenzpegel ri, mit i = +1 oder –1, wird nun benötigt, um
das Größenbit auszulesen. Der
benötigte
Referenzpegel ist bestimmt durch den Wert des Vorzeichenbits, der
bei der vorhergehenden Operation ausgelesen wurde. Der Tabelle 1
kann entnommen werden, daß,
falls die volle gespeicherte Spannung Δ auf der Unterbitleitung BR
und ihrem zugehörigen
Dummy-Kondensator CD gehalten würde,
ri identisch wäre zu Ri, nämlich 5vdd/6 oder Vdd/6, abhängig davon,
ob das Vorzeichenbit 1 oder 0 ist. Allerdings bewirkt das Ausgeben
der Ladung von CS auf die Bitleitung eine Verminderung beider Spannungen
gegen Vdd/2. Beim Auslesen des Vorzeichenbits hat diese Verminderung
den benötigten
mittleren Referenzwert von Vdd/2 nicht beeinflußt. Al- lerdings muß bei der Unterscheidung zweier
Pegel die beide oberhalb oder unterhalb des mittleren Pegels liegen,
und die gegen den mittleren Pegel vermindert werden, der Referenzpegel
zwischen den beiden Pegeln ebenfalls vermindert werden.
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Die Verminderung ist proportional
zu Cc/2Cb, wobei Cc die Kapazität
der Speicherzelle einschließlich des
Kondensators Cs ist, und Cb die Kapazität jeder Unterbitleitung ist,
einschließlich
des verbundenen Speicherkondensators oder Dummy-Kondensators. Die
beiden Unterbitleitungskapazitäten,
auf welche die gespeicherte Ladung ausgegeben wird, werden angepaßt, weil
eine mit BR* verbundene Dummy-Kapazität mit der mit
BL* verbundenen Speicherkapazität übereinstimmt.
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Der Referenzpegel ri kann
deshalb definiert werden als das Ergebnis der Ausgabe eines in einer
Speicherzelle gespeicherten Pegels von Vdd/6 oder 5Vdd/6 auf zwei
Unterbitleitungen, um die Cc/2Cb-Verminderung nachzuahmen, welche
die Informationen erfahren. Also: ri =
(Ri – Vdd/2)
Cc/2Cb + Vdd/2
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Um das Erfordernis der 5Vdd/6- und
Vdd/6- Referenzspannungen zu beseitigen, können die gewünschten
Referenzspannungen auch durch Ausgabe einer dem Wert des Vorzeichenbits
entsprechenden Zelleninformation mit vollem Pegel (Vdd oder Vss)
auf drei Unterbitleitungen erzeugt werden. Diese Möglichkeit
kann auch der Tabelle 1 entnommen werden. Man beachte, daß die Differenz
zwischen Vdd oder 0 und der Vorladungsspannung Vdd/2 50% größer ist
als die Differenz zwischen 5Vdd/6 oder Vdd/6 und der Vorladespannung.
Das Verteilen einer 50% größeren Ladungsdifferenz
auf eine 50% größere Anzahl
von Bitleitungen erzielt die gleiche Resultatspannung. Demnach kann
man das volle Vorzeichenbit mit Vdd-Pegel nehmen und über drei
Unterbitleitungen mit zugehörigen
Speicher- oder Dummy-Kondensatoren verteilen, um den gewünschten
verminderten Referenzpegel der Verteilung von Ri über zwei
Unterbitleitungen zu erzielen. Mathematisch:
ri = (Ri – Vdd/2)Cc/2Cb
+ Vdd/2 = (S – Vdd/2)Cc/3Cb
+ Vdd/2wobei Ri = 5Vdd/6 oder Vdd/6,
S = Vdd oder 0
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Zu diesem Zweck wird die Wortleitung
(WLi) zum Zeitpunkt t = 73ns deaktiviert, um das Vorzeichenbit zu
speichern, und dann werden die Bitleitungen auf Vdd/2 vorgeladen,
indem die Ausgleichs- und Vorlade-Steuersignale (EL, PL) aktiviert
werden. Die Dummy-Wortleitung (DLo) wird für die Vorbereitung der Referenzpegelerzeugungsoperation
reaktiviert. Man beachte, daß bei
der Erzeugung des Referenzpegels für das Auslesen des Größenbits
die gleiche Speicherzelle benutzt wird, in welcher die ursprüngliche
Information gespeichert war. Dies beseitigt eine Fehlerquelle beim
Lesen von Multipegeln, die auf Fehlanpassung von Komponenten (component-mismatch)
zurückgeht.
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Das Bitleitungsvorlade-Steuersignal
(PL) wird dann zum Zeitpunkt t = 90ns deaktiviert, während das Ausgleichssignal
(EL) aktiv bleibt, was die zwei Unterbitleitungen BL und BL* kurzschließt. Die
Dummy-Wortleitung (DLo) wird dann deaktiviert und die Wortleitung
(WLi) und das Bitleitungs-Connect-Signal
(C) werden aktiviert, um das Vorzeichenbit auf die drei Unterbitleitungen
BL, BL* und BR auszugeben, was den entsprechenden Referenzpegel
auf BR erzeugt. Das Bitline-Connect-Signal wird dann deaktiviert,
um das rechte Bitleitungspaar ganz zu isolieren, das die ursprüngliche
Zelleninformation auf BR* und den erzeugten Referenzpegel auf BR
trägt.
Dann wird das Größenbit auf
die gewöhnliche
Weise ausgelesen, indem die rechten Ausleseverstärker-Isolationsbauteile gesteuert durch das
Signal IR eingeschaltet werden, und indem dann zum Zeitpunkt t =
130ns die Auslese- und Rückschreibe-Takte
SR* und RR* angelegt werden. Zu diesem Zeitpunkt sind das Vorzeichenbit
und das Größenbit am
Ausleseverstärker
für Fast-Page-Mode-Zugriff
abrufbar. Der das Vorzeichenbit tragende linke Ausleseverstärker wird
wieder mit dem Unterbitleitungspaar verbunden, indem zum Zeitpunkt
t = 143ns das Steuersignal IL wieder ak tiviert wird, so daß Schreibinformation
auf die Bitleitungen übertragen
wird.
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Es sei bemerkt, daß zum Rückschreiben
von Vierpegel-Information
in die Speicherzelle ein voller Vdd oder VssPegel benötigt wird,
wenn Vorzeichenbit und Größenbit den
gleichen Wert haben. Wenn das Vorzeichenbit und das Größenbit unterschiedlich
sind, wird eine zwischenliegende Spannung benötigt, bei der das Vorzeichenbit
mit 2/3 gewichtet wird und das Größenbit mit 1/3 gewichtet wird.
Beim zum i Stand der Technik gehörenden
Patent von Gillingham wurde eine der beiden Operationen bedingt
ausgewählt,
abhängig
davon, ob sich die Bits unterscheiden. Bei dem vorliegenden System
wird die Schaltungslogik vermieden, die benötigt wird, um diese Entscheidung
zu treffen. Es sei bemerkt, daß das
Rückschreiben
des Δ-Pegels
erzielt werden kann, indem zwei Unterbitleitungen auf einen vollen,
durch das Vorzeichenbit repräsentierten
Vdd- oder Vss-Pegel geladen werden, und eine einzelne Unterbitleitung
auf einen, durch das Größenbit repräsentierten vollen
Pegel geladen wird, und daraufhin bedingungslos die Ladung der drei
Unterbitleitungen aufgeteilt wird:
Δ = 2S/3 + M/3, wobei S = Vdd
oder 0, M = Vdd oder 0
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Das Rückschreiben wird durchgeführt, indem
als erstes der das Größenbit haltende
Leseverstärker von
den Unterbitlei tungen getrennt wird, indem das Leseverstärkerisolation-Steuersignal IR deaktiviert
wird. Dann wird das Vorzeichenbit S zur Unterbitleitung BR übertragen,
die das Komplement M* des Größenbits
hält, indem
das entsprechende Kontrollsignal (X*) zum Zeitpunkt t = 170ns aktiviert
wird, das die diagonal gegenüberliegenden
Unterbitleitungen BL* und BR verbindet. Der das Vorzeichenbit tragende
linke Leseverstärker kann
diese Ladung ohne der Gefahr eines Zustandswechsels übertragen,
da das Ergebnis der kapazitiven Ladungsverteilung auf einem Anschluß nicht
schlechter sein kann als Vdd/2, während es am anderen Anschluß S* bleibt.
Sobald die Bitleitungen BL* und BR voll auf S aufgeladen sind, wird
das Leseverstärkeisolation-Steuersignal
IL deaktiviert, um den das Vorzeichenbit tragenden Leseverstärker von
den Bitleitungen zu trennen. Das Bitleitungsausgleichs-Steuersignal (ER)
wird zum Zeitpunkt t = 200ns aktiviert, um die drei Unterbitleitungen
BL*, BR und BR* kurz zu schließen
und einen von vier Pegel zu erzeugen, der in die Speicherzelle rückgeschrieben
wird. Die Wortleitung (WLi) wird dann deaktiviert, um diesen in
der Speicherzelle zu erfassen. An diesem Punkt werden alle Steuersignale
in ihren Vorladungszustand rückversetzt,
was die Bitleitungen in Vorbereitung auf den nächsten Speicherzyklus vorlädt.
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Die Zuverlässigkeit der Informationsspeicherung
und die Soft-Error-Immunität
von Mehrpegel-DRAMs kann durch die Wahl der Anzahl der mit jeder
Unterbitleitung verbundenen Zellen an das gewünschte Cc/Cb-Verhältnis angepaßt werden.
Ein standard 1-Bit/Zelle-Folded-Bitline-DRAM-Array kann in einen 2-Bit/Zelle-Mehrpegel-DRAM
umgewandelt werden, indem ein zusätzlicher Satz an Leseverstärkern, Dummy-Zellen
und Steuerschaltungen hinzugefügt
wird, und indem die Bitleitungen geteilt werden, um die zusätzlichen
Schalter einzufügen.
In einem typischen 16M DRAM mit 128 Zellen/Bitleitung würden die
zusätzlichen Komponenten
die Chipfläche
um weniger als 20% vergrößern. Mehrpegel-DRAMs
sind anfälliger
für Rauschen und
Komponentenfehlanpassung. Die Benutzung von Offset-spannungskompensierten
Leseverstärkern
kann die Genauigkeit verbessern.
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Ein weiteres Ausführungsbeispiel ist in den 3-14 dargestellt.
Eine Folded-Bitline ist dargestellt, die aus Leitungspaaren BL,
BL* und BR, BR* besteht, die über
die Source-Drain-Kanal der FETs 1 und 3 miteinander
verbunden sind. Das Gate des FET 1 wird durch ein Logiksignal
C aktiviert und das Gate des FET 3 wird durch ein Logiksignal
C* aktiviert, wobei beide Vdd- oder Vpp-Pegel-Logiksignale sein
können
(zumindest Vdd + Vtn, wobei Vtn die Betriebsschwellenspannung eines
FETs ist).
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Ein FET 5 ist mit seinem
Source-Drain-Kanal zwischen BL und BL* geschaltet, und ein FET 7 ist
mit seinem Source-Drain-Kanal
zwischen BR und BR* geschaltet. Wenn sie durch entsprechende Signale
EL und ER aktiviert werden, schließen die FETs 5 und 7 die
entsprechenden linken und rechten Leitungspaare kurz.
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Ein Zellenkondensator 4 ist über den
Source-Drain- Kanal eines FETs 11 mit BL* verbunden und
ein Dummy-Kondensator 13 ist über den
Source-Drain-Kanal eines FETs 15 mit BR* verbunden. Das
Gate des FETs 11 ist mit einer Wortleitung WLi verbunden
und das Gate des FETs 15 ist mit einer Zeilenleitung DRo verbunden.
Ein Signal WLi auf der Wortleitung gleichen Namens aktiviert den
FET 9, wodurch ermöglicht
wird, daß Ladung
von BL* auf dem Kondensator 9 gespeichert wird oder auf
dem Kondensator 9 gespeicherte Ladung auf BL* ausgegeben
wird. Entsprechend aktiviert ein Signal DRo auf der Wortleitung
desselben Namens den FET 15, wodurch es ermöglicht wird,
daß Ladung
von BR* auf dem Kondensator 13 gespeichert wird oder auf
dem Kondensator 13 gespeicherte Ladung auf BR* ausgegeben
wird.
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Die Source-Drain-Kanäle des FET-Paares 17 und 19 koppeln
BL und BL* an einen linken Leseverstärker 21, wie in 14 dargestellt, und der
Source-Drain-Kanal eines FET-Paares 23 und 25 koppelt
BR und BR* an einen rechten Leseverstärker 27, wie in 14 zu sehen ist. Die Gates
der FETs 7 und 19 werden durch ein IL-Signal angesteuert,
und die Gates der FETs 23 und 25 werden durch
ein IR-Signal angesteuert. Die Source-Drain-Kanäle eines FET-Paares 29 und 31 sind
zwischen BR* und BR in Reihe geschaltet und ihre Verbindung ist
mit einer Vorladungsspannungsquelle Vdd/2 verbunden. Das Gate von
FET 29 wird durch ein PLo-Signal, das Gate von FET 31 durch
ein PLe-Signal, das Gate von FET 33 durch ein PRe-Signal
und das Gate von FET 35 durch ein PRo-Signal angesteuert.
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Der Source-Drain-Kanal eines FETs 37 ist
zwischen BL* und BR geschaltet, und der Source-Drain-Kanal eines
FETs 39 ist zwischen BL und BR* geschaltet. Das Gate von
FET 37 wird durch ein X*-Signal angesteuert und das Gate
von FET 39 durch ein X-Signal.
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Obige Schaltung wird in der folgenden
Beschreibung der Erfindung verwendet. Allerdings können auch
andere mit den verschiedenen Folded-Bitline-Leitern verbundene Schaltkreise
verwendet werden, wie es in der Figur gezeigt ist. Auf diese wird
jedoch nicht bezug genommen, da sie bei der speziellen Beschreibung des
Auslesevorgangs eines Bits, das einen von vier Werten annehmen kann,
keine Rolle spielen. Der Aufbau einer Folded-Bitline, Hilfsschaltungen
und Schaltungen, die mit anderen Leitern der Bitline verbunden sind, wird
dem Fachmann geläufig
sein, weswegen eine Diskussion solcher Zusatzschaltungen wird als
unnötig
erachtet. Es wird ebenfalls angenommen, daß ein Fachmann die Funktionsweise
der in U.S.-Patent 5,283,761 beschriebenen Erfindung versteht.
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In dieser Spezifikation wird die
folgende Konvention verwendet: Bei Anliegen eines H-Logikpegels
wird ein Element oder eine Spannung als 'im H-Zustand' bezeichnet. Wenn nicht andersweitig
vermerkt, wird Vdd als H-Logikpegel betrachtet. Bei Anliegen eines
L-Logikpegels wird ein Element oder eine Spannung als 'im L-Zustand' bezeichnet. Als
L-Logikpegel wird
0 oder Vss erachtet, falls nichts anderes vermerkt ist.
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Es folgt nun eine Beschreibung der
Funktionsweise der Erfindung unter Bezugnahme auf jeweils eine der 3-12,
die immer im Zusammenhang mit den 13 und 14 gesehen werden sollten.
Jeder beschriftete vertikale Ab- schnitt von 13 ist eine Stufe, die einer der 1–12 entspricht.
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3 stellt
eine erste Stufe in einem Lesezyklus dar, nämlich eine Vorlade-Stufe. In
diesem Fall sind DLo, DLe, DRo, Dre, EL, PLo, PLe, PRe, PRo und
ER die einzigen auf H liegenden Eingänge, wobei die anderen in 12 gezeigten auf L liegen.
Die Dummy-Wortleitungen DLo, Lde, DRo und DRe haben im H-Zustand
den Wert Vpp. Als Ergebnis davon ist jedes der Leitungspaare BL,
BL* und BR und BR* vom anderen Paar isoliert, die Leitungspaare
BL und BL* sind miteinander über
FET 5 verbunden, und die Leitungspaare BR und BR* sind über den
FET 7 verbunden. Vorladespannung wird über die FETs 29 und 31 an
BL* und BL angelegt, und Vorladungsspannung wird über die
FETs 33 und 35 an BR und BR* angelegt.
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Als Ergebnis davon werden BL, BL*,
BR und BR* und die Dummy-Zellen-Speicherkondensatoren auf die Spannung
Vdd/2 vorgeladen.
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In der in 4 gezeigten zweiten Stufe gehen die vorher
im H-Zustand befindlichen Eingänge
DLo, EL, PLo, PLe, PRe, PRo und ER in den L-Zustand, und darauf
folgend WLi und C* in den H-Zustand (auf Spannung Vpp), während DLe,
DRe und DRo im H-Zustand bleiben. Als Ergebnis davon werden BL*
und BR* miteinander verbunden, der Dummy-Kondensator 13 wird über den
FET 15 mit BR* verbunden, und der Kondensator 9 gibt
seine Ladung an BL* ab. Die an BL* abgegebene Ladung geht zum Dummy-Kondensator 13,
wo sie aufgeteilt wird. Die an BL* und BR* resultierende Spannung
beträgt (Δ – Vdd/2)Ccell/(Ccell
+ Cb1) + Vdd/2,wobei Ccell die Kapazität des Ladungsspeicherkondensators 9 ist, Δ die Ausgangsspannung
auf Kondensator 9, und Cbl die Kapazität der Bitline-Leitungen BL*
und BR* plus die Kapazität
des Dummy-Kondensators 13 ist. Die Spannung auf BL und
BR beträgt
Vdd/2.
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In der in 5 gezeigten nächsten Stufe sind Wli und DRo
noch im H-Zustand, weswegen die Kondensatoren 9 und 13 noch
mit BL* und BR* gekoppelt sind. Allerdings ist C* in den L-Zustand
gegangen. Jetzt geht IR auf H (auf Vpp) und SR* wird auf Vss sowie
RR auf Vdd gezwungen, um es dem rechten Ausleseverstärker 27 zu
ermöglichen,
BR* zu lesen, d. h. entweder er ist größer oder kleiner als das von
BR ge haltene Vdd/2. Als Ergebnis werden die Leiter BR und BR* auf
volle Logikpegel /S und S gebracht, mit einer Polarität auf BR
und BR*, die davon abhängt,
ob die Spannung auf BR höher
oder niedriger als Vdd/2 war. Dieser Logikpegel stellt das Vorzeichen
des ursprünglich
von Kondensator 9 gespeicherten Bits dar und erscheint
auf den Ausgängen
SR* und RR des rechten Leseverstärkers 27.
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Wenn das DRo-Signal im H-Zustand
ist wird der Wert des Logikpegels auf dem BR*-Leiter mittels FET 15
im Dummy-Kondensator 13 gespeichert.
Der Leseverstärker 27 hält die Logikpegel
für das
Auslesen des Vorzeichenbits auf seinen Ausgabeanschlüssen SR*
und SR.
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In 6 ist
die nächste
Stufe des Zyklus dargestellt, in der die Signale DRo und IR in den
L-Zustand gehen und die Signale ER, PRo und PRe auf H gehen. Als
Ergebnis davon werden BR und BR* durch FET 7 miteinander
verbunden und eine Vorladespannung Vdd/2 wird an BR und BR* angelegt
. Jeder der Leiter BL, BR und BR* trägt nun die Vorladespannung
Vdd/2. Der Wert des Vorzeichenbits ist im Dummy-Kondensator 13 gespeichert.
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Die nächste Stufe ist in 7 dargestellt. Das Signal
C geht in den H-Zustand auf Vpp oder Vdd und bewirkt dadurch, daß die Anschlüsse BL und
BR durch FET 1 miteinander verbunden werden. Die Signale
PRe und PRo gehen in den L-Zustand, wodurch Vdd/2 getrennt wird.
Das ER-Signal bleibt im H-Zustand und bewirkt, daß BR und
BR* durch FET 7 miteinander verbunden werden. Auf diese
Weise werden BL, BR und BR* untereinander verbunden. DRo geht dann
in den H-Zustand
auf Vpp und bewirkt daß der
Dummy-Kondensator 13 seine Ladung auf BR* ausgibt, die
auf BL, BR und BR* aufgeteilt wird, was in der geteilten Spannung
ri resultiert: ri = (Ri – Vdd/2) (Ccell/Ccell + Cbl)
+ Vdd/2
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Diese Spannung ist ein Referenzpegel
gegen den die Größe der Spannung
auf BL* in der folgenden Stufe gemessen werden wird. Ri, das die äquivalente
ZellenReferenzspannung repräsentiert,
wird für
ein Vorzeichenbit 1 den Wert 5Vdd/6 und für ein Vorzeichenbit 0 den
Wert Vdd/6 haben.
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Die nächste Stufe ist in 8 dargestellt. Das Signal
C ist in den L-Zustand gegangen, was den FET 1 deaktiviert
und damit BL und BR voneinander trennt. PRe, PRo und ER gehen auf
H und DRo bleibt auf H bei Vpp. Deshalb wird, wie in der oben beschriebenen
Weise, Vdd/2-Vorladespannung an BR, BR* und den Dummy-Kondensator 13 angelegt.
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IL geht in den H-Zustand auf Vpp,
was BL und BL* mit dem linken Leseverstärker 21 verbindet.
SL* und RL werden aktiviert, um es dem Leseverstärker 21 zu ermöglichen,
den Spannungswert auf BL* gegen die Spannung ri auf BL zu lesen,
und legt die vollen Logikpegel/M und M an die Bitline-Leitungen
BL und BL*. Diese Polarität
dieses Logikpegels repräsentiert
den Betrag des Bitspannungspegels, der ursprünglich in Kondensator 9 gespeichert
ist.
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Damit hat die Schaltung das Vorzeichen
und die Größe (bzw.
den Betrag) der vier möglichen,
ursprünglich
im Kondensator 9 gespeicherten Spannungspegel ermittelt
und die Bitwerte an den Ausgängen
der Leseverstärker 27 und 21 bereitgestellt,
wie es in der oben angegebenen Tabelle gezeigt ist.
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An diesem Punkt tragen die Leiter
BL und BL* die vollen Logikpegel/M und M, und BR und BR* wurden auf
Vdd/2 vorgeladen. Der mit BR* verbundene Dummy-Kondensator ist auf
die Vorladespannung Vdd/2 aufgeladen.
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In der nächsten Stufe, die in 9 gezeigt ist, geht ER in
den L-Zustand, was BR und BR* trennt. PRo und PRe gehen auf L, was
die Vorladungsspannungsversorgung von BR und BR* trennt. IL geht
in den L-Zustand, was BL und BL* vom Leseverstärker 21 trennt. PLe
geht auf H, womit BL mittels FET 31 auf Vdd/2 ansteigt
oder abfällt.
BL* befindet sich immer noch auf dem vorher ausgelesenen Spannungspegel.
IR geht in den H-Zustand, was BR und BR* mit dem Leseverstärker 27 verbindet.
Die ausgelesenen BR und BR* gehen auf einen Logikpegel 0 bzw. 1 (0
bzw. Vdd), abhängig
vom Wert des Vorzeichenbits.
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In der nächsten Stufe, die in 10 gezeigt ist, geht PLe
in den L-Zustand, was Vdd/2 von BL trennt . X geht in den H-Zustand,
was BL mit BR* kreuzverbindet. Auf diese Weise wird die Spannung,
die sich auf BR* befand, auf BL übertragen,
d. h. das volle Logikpegel-Vorzeichenbit 0 oder 1.
Dadurch wurde das Vorzeichenbit auf BL übertragen. IR geht in den L-Zustand,
um den Ausleseverstärker
an den Bitleitungen BR und BR* zu trennen.
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In 11 geht
EL in den H-Zustand, was BL und BL* miteinander verbindet. Mit X
im H-Zustand wird BR* und BL verbunden. Dafür teilen BR*, BL und BL* ihre
Ladung. Der Vorzeichen-/S-Logikpegel bleibt auf BR. WLi, das im
H-Zustand verblieben
ist, verbindet den Ladungsspeicherzellen-Kondensator mit BL* und
die aufgeteilte Ladung, die dem Wert Δ in der Tabelle entspricht,
wird in Kondensator 9 gespeichert. Damit wurde die Speicherzelle
rückgeschrieben.
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In einer letzten Stufe, die in 12 gezeigt ist und bei der
die Schaltung in den gleichen Zustand versetzt wird wie bei der
ersten Stufe, geht WLi in den L-Zustand und die Signale DLo, PLo,
PLe, ER, PRo und PRe gehen in den H-Zustand. BR und BR* werden miteinander
verbunden und mit Vdd/2 verbunden, sowie BL und BL* werden miteinander
verbunden und mit Vdd/2 verbunden. Kondensator 9 wird von
BL* isoliert und die Leseverstärker
werden von BR, BR*, BL und BL* getrennt. Die Bitline-Leiter werden
dadurch auf Vdd/2 vorgeladen.
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Es sollte bemerkt werden, daß hier nur
das Auslesen und das Rückschreiben
von in einem bestimmten Zellenkondensator gespeicherten Informationen
beschrieben wurde. Information, die in einem DRAM-Ladungsspeicher-Kondensator
gespeichert sind, können
auf ähnliche
Weise ausgelesen und rückgeschrieben werden.
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Möglicherweise
wurde bemerkt, daß bei
der vorliegenden Erfindung die Vorzeichen und Größenbits auf positive und nicht-konditionale
Weise erzeugt werden. Erst werden das Vorzeichenbit und das Größenbit in
aufeinanderfolgenden Operationen ausgelesen. Die von den zwei digitalen
Bits dargestellte Information wird dann als einer von vier Pegel
in die Speicherzelle rückgeschrieben.
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Zusammenfassend: Ein Referenzpegel
zum Auslesen wurde erzeugt, indem Ladung auf einer das Vorzeichenbit
enthaltenden Zelle auf drei Unterbitleitungen ausgegeben wurde.
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Dies ist gleichwertig zum Ausgeben
einer Referenzpegelspannung Vdd/6 oder 5Vdd/6 auf zwei Unterbitleitungen.
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Dies kann realisiert werden, indem
die Spannungswerte für
die Referenzpegel folgendermaßen
gewählt
werden: ES sei Cb = Csub-bitline +
Ccell
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-
Jemand, der die Erfindung verstanden
hat, kann Varianten Strukturen und Ausführungsbeispiele oder Variationen
des oben dargestellten Ausführungsbeispiels
entwickeln. All jene Varianten, die in den Schutzbereich der beigefügten Ansprüche fallen,
werden als Teil der vorliegenden Erfindung erachtet.
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Figuren
-
2
-
TIME (LIN) ZEIT (LIN)
-
3–13
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- 21
- sense
amp (left) Leseverstärker
(links)
- 27
- sense
amp (left) Leseverstärker
(rechts)
-
- 3 VORLADEN (PRECHARGE)
- 4 ZUGRIFF AUF SPEICHERZELLE
(ACCESS MEMORY CELL)
- 5 LESEN DES VORZEICHENBITS
(SENSE SIGN BIT)
- 6 SPEICHERN DES
VORZEICHENBITS IN DUMMY-ZELLE UND VORLADEN (STORE SIGN BIT IN DUMMY
CELL AND PRECHARGE)
- 7 ERZEUGEN DES REFERENZPEGELS
ZUM LESEN DES GRÖSSENBITS
(CREATE REFERENCE LEVEL TO SENSE MAGNITUDE BIT)
- 8 LESEN DES GRÖSSENBITS
(SENSE MAGNITUDE)
- 9 ÜBERTRAGEN
DES VORZEICHENBITS AUF BR*, VORLADEN VON BL (TRANSFER SIGN TO BR*, PRECHARGE
BL)
- 10 ÜBERTRAGEN
DES VORZEICHENBITS AUF BL (TRANSFER SIGN TO BL)
- 11 WIEDERERZEUGEN
VON Δ UND
RÜCKSCHREIBEN
DER SPEICHERZELLE (RECREATE Δand RESTORE
MEM ORY CELL)
- 12 VORLADEN (PRECHARGE)
- 13 (von links nach
rechts)
- – VORLADEN
(PRECHARGE)
- – ZUGRIFF
AUF SPEICHERZELLE (ACCESS MEMORY CELL)
- – LESEN
DES VORZEICHENBITS (SENSE SIGN BIT)
- – SPEICHERN
DES VORZEICHENBITS IN DUMMY (STORE SIGN BIT IN DUMMY)
- – ERZEUGEN
DES REFERENZPEGELS (CREATE REFERENCE LEVEL )
- – LESEN
DES GRÖSSENBITS
(SENSE MAG BIT)
- – ÜBERTRAGEN
DES VORZEICHENBITS AUF BR* (TRANSFER SIGN TO BR*)
- – ÜBERTRAGEN
DES VORZEICHENBITS AUF BL (TRANSFER SIGN TO BL)
- – RÜCKSCHREIBEN
DER SPEICHERZELLE (RESTORE MEMORY CELL )
- – VORLADEN
(PREACHARGE)
