JPH08315568A - 多重レベルドラム検出及び復元の方法 - Google Patents
多重レベルドラム検出及び復元の方法Info
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- JPH08315568A JPH08315568A JP7352932A JP35293295A JPH08315568A JP H08315568 A JPH08315568 A JP H08315568A JP 7352932 A JP7352932 A JP 7352932A JP 35293295 A JP35293295 A JP 35293295A JP H08315568 A JPH08315568 A JP H08315568A
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- G11C7/18—Bit line organisation; Bit line lay-out
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 密な構成を可能にする。
【解決手段】 記憶セルに整合するダミーセルは、サブ
ビットラインの静電容量を平衡させるために、各サブビ
ットラインにおいて設けられる。記憶電圧は、分離され
る左側及び右側サブビットラインにダンプされ、そして
電圧の一方は、符号ビットラインを設けるために検出さ
れる。第２基準レベルは、３つのサブビットラインに符
号ビットに関連した電荷をダンプすることにより発生さ
れ、そして振幅ビットは、その基準を使用して検出され
る。記憶電圧は、２つのビットラインにおける符号ビッ
ト電荷を、一つのビットラインにおける振幅ビット電荷
と電荷共用することにより復元される。
ビットラインの静電容量を平衡させるために、各サブビ
ットラインにおいて設けられる。記憶電圧は、分離され
る左側及び右側サブビットラインにダンプされ、そして
電圧の一方は、符号ビットラインを設けるために検出さ
れる。第２基準レベルは、３つのサブビットラインに符
号ビットに関連した電荷をダンプすることにより発生さ
れ、そして振幅ビットは、その基準を使用して検出され
る。記憶電圧は、２つのビットラインにおける符号ビッ
ト電荷を、一つのビットラインにおける振幅ビット電荷
と電荷共用することにより復元される。
Description
【０００１】
【産業上の利用分野】本発明は、動的ランダムアクセス
メモリ（ＤＲＡＭ）に関し、詳細には、各セルにおいて
２ビット以上を表現するためにＤＲＡＭの各セルに可変
信号を記憶する方法に関する。
メモリ（ＤＲＡＭ）に関し、詳細には、各セルにおいて
２ビット以上を表現するためにＤＲＡＭの各セルに可変
信号を記憶する方法に関する。
【０００２】
【従来技術及びその課題】Ｐｅｔｅｒ Ｇｉｌｌｉｎｇ
ｈａｍによって発明された米国特許５，２８３，７６１
において記載されたＤＲＡＭ多重ビットレベル記憶設計
において、メモリセルにおいて記憶された電圧は、４つ
のレベルの一つである。記憶された電圧を読み取るため
に、メモリセルに記憶された電荷は、データ電圧を生成
するためにビットラインにダンプされ、そしてデータ電
圧は、符号ビットを設けるために第１基準電圧に関し
て、そして振幅ビットを設けるために符号ビットによっ
て決定された第２基準電圧に関して検出される。第１基
準は、４つのレベルの最高値と最低値の間の中間の電圧
レベルである。第２基準電圧は、データ電圧が中間電圧
レベルよりも低い場合に、４つのレベルの最低値よりも
高く、かつ次最高値よりも低いように設定され、そして
データ電圧が中間点よりも上である場合に、４つのレベ
ルの第２最高値よりも高く、最高値よりも低い電圧に設
定される。そのために、検出符号ビットに依存し、記憶
コンデンサに整合するダミーコンデンサにおいて記憶さ
れた高レベル電荷は、３つのビットラインと、記憶コン
デンサの静電容量の半分のコンデンサにダンプされる。
その後、データ電圧は、（振幅ビットを設ける）基準ビ
ットラインにおけるダンプ電圧よりも高い又は低い電圧
であるかに関して検出され、これにより、データビット
は、４つのレベルの一つとして読み取られる。
ｈａｍによって発明された米国特許５，２８３，７６１
において記載されたＤＲＡＭ多重ビットレベル記憶設計
において、メモリセルにおいて記憶された電圧は、４つ
のレベルの一つである。記憶された電圧を読み取るため
に、メモリセルに記憶された電荷は、データ電圧を生成
するためにビットラインにダンプされ、そしてデータ電
圧は、符号ビットを設けるために第１基準電圧に関し
て、そして振幅ビットを設けるために符号ビットによっ
て決定された第２基準電圧に関して検出される。第１基
準は、４つのレベルの最高値と最低値の間の中間の電圧
レベルである。第２基準電圧は、データ電圧が中間電圧
レベルよりも低い場合に、４つのレベルの最低値よりも
高く、かつ次最高値よりも低いように設定され、そして
データ電圧が中間点よりも上である場合に、４つのレベ
ルの第２最高値よりも高く、最高値よりも低い電圧に設
定される。そのために、検出符号ビットに依存し、記憶
コンデンサに整合するダミーコンデンサにおいて記憶さ
れた高レベル電荷は、３つのビットラインと、記憶コン
デンサの静電容量の半分のコンデンサにダンプされる。
その後、データ電圧は、（振幅ビットを設ける）基準ビ
ットラインにおけるダンプ電圧よりも高い又は低い電圧
であるかに関して検出され、これにより、データビット
は、４つのレベルの一つとして読み取られる。
【０００３】電荷をメモリセルに復元するために、全論
理レベル、又はデータ電圧が最高又は最低であるか若し
くは第２最低又は第２最高値であるかにより、それぞれ
その減衰バージョンが、セルに書き込まれる。これは、
検出データ値に条件的に基づいた電圧を減衰させる回路
を必要とした。そのような回路は、ＤＲＡＭセンス増幅
器の密なピッチにおいて実現することが困難である。
理レベル、又はデータ電圧が最高又は最低であるか若し
くは第２最低又は第２最高値であるかにより、それぞれ
その減衰バージョンが、セルに書き込まれる。これは、
検出データ値に条件的に基づいた電圧を減衰させる回路
を必要とした。そのような回路は、ＤＲＡＭセンス増幅
器の密なピッチにおいて実現することが困難である。
【０００４】米国特許５，２８３，７６１の説明は、参
照としてここに採り入れられた。
照としてここに採り入れられた。
【０００５】
【課題を解決するための手段】本発明の方法において、
記憶された電荷は、記憶コンデンサから複数の容量的に
整合されたサブビットラインにダンプされ、検出電圧を
設ける。その電圧は、第１基準レベルに関して検出され
る。第２基準レベルは、コンデンサ、好ましくは記憶コ
ンデンサから複数の容量的に整合されたサブビットライ
ンに電荷をダンプすることにより発生される。それか
ら、検出電圧レベルは、第２基準レベルに関して検出さ
れる。
記憶された電荷は、記憶コンデンサから複数の容量的に
整合されたサブビットラインにダンプされ、検出電圧を
設ける。その電圧は、第１基準レベルに関して検出され
る。第２基準レベルは、コンデンサ、好ましくは記憶コ
ンデンサから複数の容量的に整合されたサブビットライ
ンに電荷をダンプすることにより発生される。それか
ら、検出電圧レベルは、第２基準レベルに関して検出さ
れる。
【０００６】さらに具体的には、発明を具現するランダ
ムアクセスメモリは、複数のメモリセルの各々において
多重レベルの一つを記憶することができる。メモリは、
メモリセルの列を具備し、セルは、メモリセルに対して
データを読み書きするためにスイッチを通してビットラ
インに結合された記憶コンデンサを具備する。センス増
幅器は、隣接ビットライン対に電圧センサーとして結合
される。ビットラインは、スイッチによってサブビット
ラインに分割され、そして隣接ビットラインのサブビッ
トラインは、スイッチによって結合される。記憶コンデ
ンサに整合するダミーコンデンサは、ダミーを連結した
各サブビットラインの静電容量が、記憶コンデンサを連
結したサブビットラインの静電容量に整合する如く、ス
イッチを通して各サブビットラインに結合される。サブ
ビットラインは、スイッチを通して選択的に連結され、
そして記憶コンデンサとダミーコンデンサは、スイッチ
を通してサブビットラインに選択的に連結され、メモリ
セルに記憶されたデータを読み取る。詳細には、記憶さ
れた電荷は、記憶コンデンサからサブビットラインに、
そしてスイッチを通して別の容量的に整合されたサブビ
ットラインにダンプされ、複数のサブビットラインにお
いて検出電圧を確立する。一つのサブビットラインにお
ける電圧は、符号ビットを識別するために、第１基準電
圧に対して検出される。第２基準電圧は、コンデンサか
ら複数の容量的に整合されたサブビットラインに電荷を
ダンプすることにより発生され、振幅ビットを識別する
ために使用される。
ムアクセスメモリは、複数のメモリセルの各々において
多重レベルの一つを記憶することができる。メモリは、
メモリセルの列を具備し、セルは、メモリセルに対して
データを読み書きするためにスイッチを通してビットラ
インに結合された記憶コンデンサを具備する。センス増
幅器は、隣接ビットライン対に電圧センサーとして結合
される。ビットラインは、スイッチによってサブビット
ラインに分割され、そして隣接ビットラインのサブビッ
トラインは、スイッチによって結合される。記憶コンデ
ンサに整合するダミーコンデンサは、ダミーを連結した
各サブビットラインの静電容量が、記憶コンデンサを連
結したサブビットラインの静電容量に整合する如く、ス
イッチを通して各サブビットラインに結合される。サブ
ビットラインは、スイッチを通して選択的に連結され、
そして記憶コンデンサとダミーコンデンサは、スイッチ
を通してサブビットラインに選択的に連結され、メモリ
セルに記憶されたデータを読み取る。詳細には、記憶さ
れた電荷は、記憶コンデンサからサブビットラインに、
そしてスイッチを通して別の容量的に整合されたサブビ
ットラインにダンプされ、複数のサブビットラインにお
いて検出電圧を確立する。一つのサブビットラインにお
ける電圧は、符号ビットを識別するために、第１基準電
圧に対して検出される。第２基準電圧は、コンデンサか
ら複数の容量的に整合されたサブビットラインに電荷を
ダンプすることにより発生され、振幅ビットを識別する
ために使用される。
【０００７】立ち上がるワードラインからの容量結合に
よる検出電圧の雑音を相殺するために、サブビットライ
ンは、まず、連結されたダミーコンデンサで予充電され
る。ダミーコンデンサは、サブビットラインへ記憶コン
デンサを連結する前に、サブビットラインから切断され
る。
よる検出電圧の雑音を相殺するために、サブビットライ
ンは、まず、連結されたダミーコンデンサで予充電され
る。ダミーコンデンサは、サブビットラインへ記憶コン
デンサを連結する前に、サブビットラインから切断され
る。
【０００８】発生基準電圧の減衰を記憶データ値の減衰
にさらに密接に整合させるために、振幅ビットを検出す
るための検出電圧が、ダミーコンデンサにおいて記憶さ
れ、そして原記憶コンデンサが、基準電圧を設けるため
に電荷をダンプする。
にさらに密接に整合させるために、振幅ビットを検出す
るための検出電圧が、ダミーコンデンサにおいて記憶さ
れ、そして原記憶コンデンサが、基準電圧を設けるため
に電荷をダンプする。
【０００９】好ましくは、記憶コンデンサに書き込まれ
る電圧は、高又は低電圧レベルにコンデンサを具える複
数のサブビットラインを充電し、サブビットラインを共
用電荷に連結することにより発生される。こうして充電
されたサブビットラインの数は、多重レベルに対応する
多重ビットの２進重みに依存する。電圧レベルは、記憶
される多重レベル電圧に対応する特定ビット値に依存す
る。
る電圧は、高又は低電圧レベルにコンデンサを具える複
数のサブビットラインを充電し、サブビットラインを共
用電荷に連結することにより発生される。こうして充電
されたサブビットラインの数は、多重レベルに対応する
多重ビットの２進重みに依存する。電圧レベルは、記憶
される多重レベル電圧に対応する特定ビット値に依存す
る。
【００１０】メモリセルの各々において４つのレベルの
一つを記憶するための好ましいシステムにおいて、各ビ
ットラインは、２つのサブビットラインに分割される。
各サブビットラインは、スイッチを通して、ビットライ
ン対の各隣接サブビットラインと各対角サブビットライ
ンに結合される。センサーは、その各端部において各ビ
ットライン対に結合される。振幅ビットを検出するため
の基準電圧は、３つのサブビットラインにおいて符号ビ
ットに対応する電荷をダンプすることにより発生され
る。記憶コンデンサに書き込まれる電圧は、２つのサブ
ビットラインに符号ビットの値に対応する電荷を記憶
し、一つのサブビットラインに振幅ビットの値に対応す
る電荷を記憶することにより発生される。３つの電荷
は、３つのサブビットラインを連結することにより共用
され、そして合成電圧が、記憶コンデンサにおいて記憶
される。
一つを記憶するための好ましいシステムにおいて、各ビ
ットラインは、２つのサブビットラインに分割される。
各サブビットラインは、スイッチを通して、ビットライ
ン対の各隣接サブビットラインと各対角サブビットライ
ンに結合される。センサーは、その各端部において各ビ
ットライン対に結合される。振幅ビットを検出するため
の基準電圧は、３つのサブビットラインにおいて符号ビ
ットに対応する電荷をダンプすることにより発生され
る。記憶コンデンサに書き込まれる電圧は、２つのサブ
ビットラインに符号ビットの値に対応する電荷を記憶
し、一つのサブビットラインに振幅ビットの値に対応す
る電荷を記憶することにより発生される。３つの電荷
は、３つのサブビットラインを連結することにより共用
され、そして合成電圧が、記憶コンデンサにおいて記憶
される。
【００１１】発明のより良い理解は、添付の図面を参照
して、以下の発明の説明を精読することにより獲得され
るであろう。
して、以下の発明の説明を精読することにより獲得され
るであろう。
【００１２】
【実施例】本発明の好ましい実施態様において、２ビッ
トデータが、単一ＤＲＡＭメモリセルにおいて記憶さ
れ、そこから検索される４つの電圧レベルの一つとして
符号化されるが、システムは、付加的な電圧レベルを記
憶するように設計しても良い。４つのデータレベルとセ
ンス増幅器基準レベルは、局所ビットラインにおいて単
純電荷再分布技術を通して生成される。第２センス増幅
器と数個の付加スイッチが、この技術を実現するため
に、標準折り返しビットラインＤＲＡＭアーキテクチャ
ーにおいて各列に追加される。合成構造は、標準１ビッ
ト／セルＤＲＡＭとして動作し、制御シーケンスを単に
変更することによる性能の劣化は事実上ない。 ２ビッ
トの情報を表現する表１に示された４つの電圧レベル△
の一つが、各メモリセルにおいて記憶される。３つの基
準レベルＲiは、符号（Ｓ）及び振幅（Ｍ）ビットの４
つの組み合わせを区別するために必要である。雑音余裕
は、標準１ビット／セルＤＲＡＭの３分の１である。
トデータが、単一ＤＲＡＭメモリセルにおいて記憶さ
れ、そこから検索される４つの電圧レベルの一つとして
符号化されるが、システムは、付加的な電圧レベルを記
憶するように設計しても良い。４つのデータレベルとセ
ンス増幅器基準レベルは、局所ビットラインにおいて単
純電荷再分布技術を通して生成される。第２センス増幅
器と数個の付加スイッチが、この技術を実現するため
に、標準折り返しビットラインＤＲＡＭアーキテクチャ
ーにおいて各列に追加される。合成構造は、標準１ビッ
ト／セルＤＲＡＭとして動作し、制御シーケンスを単に
変更することによる性能の劣化は事実上ない。 ２ビッ
トの情報を表現する表１に示された４つの電圧レベル△
の一つが、各メモリセルにおいて記憶される。３つの基
準レベルＲiは、符号（Ｓ）及び振幅（Ｍ）ビットの４
つの組み合わせを区別するために必要である。雑音余裕
は、標準１ビット／セルＤＲＡＭの３分の１である。
【００１３】２ビットの検出は、最初に符号ビットと次
に振幅ビットで順次に行われる。符号ビットは、振幅検
出動作のための基準レベルを生成するために使用され
る。検出の後、符号及び振幅データは、標準ＤＲＡＭと
同一の高速ページモード動作を通してアクセスされる。
４レベルデータは、符号及び振幅データを保持するビッ
トラインを電荷共用することによってメモリセルに復元
される。
に振幅ビットで順次に行われる。符号ビットは、振幅検
出動作のための基準レベルを生成するために使用され
る。検出の後、符号及び振幅データは、標準ＤＲＡＭと
同一の高速ページモード動作を通してアクセスされる。
４レベルデータは、符号及び振幅データを保持するビッ
トラインを電荷共用することによってメモリセルに復元
される。
【００１４】
【表１】
【００１５】図１は、多重レベルＤＲＡＭの単一列の回
路図を示す。左と右の信号と素子は、それぞれ、文字Ｌ
とＲによって指定される。各ビットラインＢとＢ＊は、
２つの等しいサブビットラインＢＬ、ＢＲとＢＬ＊、Ｂ
Ｒ＊に分割され、信号ＣとＣ＊によって制御されるｎチ
ャネルパストランジスタＴＣとＴＣ＊によって連結され
る。対角的に対向したサブビットラインは、ＸとＸ＊に
よって制御されるｎチャネルパス素子ＴＸとＴＸ＊によ
って連結される。唯一のメモリセルＣＳ、ＴＳが各サブ
ビットラインに結合されて示されるが、セルのアレイ
は、各々に結合され、列のアレイがあることが、認識さ
れる。左側（ＢＬ，ＢＬ＊）と右側（ＢＲ，ＢＲ＊）に
おけるサブビットライン対は、センス増幅器分離信号Ｉ
ＬとＩＲを分離素子ＴＩに対して表明することにより、
それぞれ、センス増幅器１００と１０２に連結される。
センス増幅器分離素子ＴＩはまた、チップ領域を節約す
るために、センス増幅器１００と１０２を隣接アレイと
共用させる。サブビットライン対は、素子ＴＥに印加さ
れた等価信号ＥＬとＥＲにより独立に短絡され、そして
素子ＴＰに印加された予充電信号ＰＬとＰＲによってＶ
ｄｄ／２電圧に予充電される。
路図を示す。左と右の信号と素子は、それぞれ、文字Ｌ
とＲによって指定される。各ビットラインＢとＢ＊は、
２つの等しいサブビットラインＢＬ、ＢＲとＢＬ＊、Ｂ
Ｒ＊に分割され、信号ＣとＣ＊によって制御されるｎチ
ャネルパストランジスタＴＣとＴＣ＊によって連結され
る。対角的に対向したサブビットラインは、ＸとＸ＊に
よって制御されるｎチャネルパス素子ＴＸとＴＸ＊によ
って連結される。唯一のメモリセルＣＳ、ＴＳが各サブ
ビットラインに結合されて示されるが、セルのアレイ
は、各々に結合され、列のアレイがあることが、認識さ
れる。左側（ＢＬ，ＢＬ＊）と右側（ＢＲ，ＢＲ＊）に
おけるサブビットライン対は、センス増幅器分離信号Ｉ
ＬとＩＲを分離素子ＴＩに対して表明することにより、
それぞれ、センス増幅器１００と１０２に連結される。
センス増幅器分離素子ＴＩはまた、チップ領域を節約す
るために、センス増幅器１００と１０２を隣接アレイと
共用させる。サブビットライン対は、素子ＴＥに印加さ
れた等価信号ＥＬとＥＲにより独立に短絡され、そして
素子ＴＰに印加された予充電信号ＰＬとＰＲによってＶ
ｄｄ／２電圧に予充電される。
【００１６】各サブビットラインは、コンデンサＣＤと
アクセストランジスタＴＤのダミーメモリセルを有す
る。ダミーセルは、記憶セルに整合し、検出及び復元動
作を通じてすべてのサブビットラインにおいて見られる
静電容量を平衡させるために使用される。奇数及び偶数
ダミーワードラインＤＬo、ＤＬe、ＤＲoとＤＲeは、通
常イネーブルされる。ワードラインＷＬi又はＷＲiがア
クセストランジスタＴＳをイネーブルするために選択さ
れる前に、対応するサブビットラインにおけるダミーワ
ードラインが、オフにされる。
アクセストランジスタＴＤのダミーメモリセルを有す
る。ダミーセルは、記憶セルに整合し、検出及び復元動
作を通じてすべてのサブビットラインにおいて見られる
静電容量を平衡させるために使用される。奇数及び偶数
ダミーワードラインＤＬo、ＤＬe、ＤＲoとＤＲeは、通
常イネーブルされる。ワードラインＷＬi又はＷＲiがア
クセストランジスタＴＳをイネーブルするために選択さ
れる前に、対応するサブビットラインにおけるダミーワ
ードラインが、オフにされる。
【００１７】ワードライン及び他の信号を制御するｎチ
ャネルパス素子は、全「１」レベルを伝えるために、Ｖ
ｄｄよりも高いレベルに上げられなければならない。Ｖ
ｐｐレベルは、バックバイアスとＶｄｄと等しいソース
電圧を有するｎチャネル素子をオンにするために十分に
高い電圧として規定される。
ャネルパス素子は、全「１」レベルを伝えるために、Ｖ
ｄｄよりも高いレベルに上げられなければならない。Ｖ
ｐｐレベルは、バックバイアスとＶｄｄと等しいソース
電圧を有するｎチャネル素子をオンにするために十分に
高い電圧として規定される。
【００１８】図１の回路の動作の概要は、次の如くであ
る。ワードラインＷＬiによってイネーブルされるメモ
リセルは、読み取られ復元されると仮定される。しか
し、サブビットラインの任意における任意のメモリセル
が、同様にアクセスされる。
る。ワードラインＷＬiによってイネーブルされるメモ
リセルは、読み取られ復元されると仮定される。しか
し、サブビットラインの任意における任意のメモリセル
が、同様にアクセスされる。
【００１９】記憶コンデンサＣＳにおいて記憶された電
荷は、ダミーセルを連結せずに、サブビットラインＢＬ
＊において、そしてダミーセルを連結して、サブビット
ラインＢＲ＊においてダンプされ、多重レベル記憶電荷
を表現する符号及び振幅ビットを別々に検出するための
サブビットラインにおいて検出電圧を設ける。それか
ら、２つのサブビットラインは、トランジスタＴＣ＊に
よって分離され、そして記憶電荷がＶｄｄ／２中間レベ
ルの上又は下にあるかを指示する符号ビットは、左側セ
ンサー１００によって検出される。
荷は、ダミーセルを連結せずに、サブビットラインＢＬ
＊において、そしてダミーセルを連結して、サブビット
ラインＢＲ＊においてダンプされ、多重レベル記憶電荷
を表現する符号及び振幅ビットを別々に検出するための
サブビットラインにおいて検出電圧を設ける。それか
ら、２つのサブビットラインは、トランジスタＴＣ＊に
よって分離され、そして記憶電荷がＶｄｄ／２中間レベ
ルの上又は下にあるかを指示する符号ビットは、左側セ
ンサー１００によって検出される。
【００２０】振幅ビットを検出するために、符号ビット
によりＶｄｄ／２よりも上又は下の第２基準レベルが、
サブビットラインＢＲにおいて設けられなければならな
い。その基準レベルは、記憶コンデンサＣＳから符号ビ
ットの適切な電荷ダンプを行うことにより獲得される。
ＢＲにおける発生基準レベルに関するＢＲ＊におけるレ
ベルの検出により、右側センス増幅器１０２は、振幅ビ
ットを設ける。
によりＶｄｄ／２よりも上又は下の第２基準レベルが、
サブビットラインＢＲにおいて設けられなければならな
い。その基準レベルは、記憶コンデンサＣＳから符号ビ
ットの適切な電荷ダンプを行うことにより獲得される。
ＢＲにおける発生基準レベルに関するＢＲ＊におけるレ
ベルの検出により、右側センス増幅器１０２は、振幅ビ
ットを設ける。
【００２１】記憶コンデンサＣＤにおいて復元される電
圧を再生するために、符号及び振幅ビットは、ＢＬ＊を
含む３つのサブビットラインにおいて適切に共用され
る。
圧を再生するために、符号及び振幅ビットは、ＢＬ＊を
含む３つのサブビットラインにおいて適切に共用され
る。
【００２２】メモリ動作のさらに詳細な説明が、以下に
提示される。図１におけるタイミング図を参照すると、
ビットラインは、初期的に予充電され、制御信号ＥＲ、
ＰＲ、ＥＬとＰＬによってＶｄｄ／２基準レベルに保持
される。Ｖｄｄ／２基準レベルはまた、アクティブサイ
クルの開始において、完全に実現されたビットラインを
等価することにより、電荷共用を通して生成される。こ
のような方法で発生された基準レベルは、後述されるビ
ットライン電荷共用により発生されるセルにおいて記憶
された４レベルデータをより良く追跡する。しかし、メ
モリアクセスは、Ｖｄｄ／２基準レベル発生のこの方法
が使用されるならば、低速になる。
提示される。図１におけるタイミング図を参照すると、
ビットラインは、初期的に予充電され、制御信号ＥＲ、
ＰＲ、ＥＬとＰＬによってＶｄｄ／２基準レベルに保持
される。Ｖｄｄ／２基準レベルはまた、アクティブサイ
クルの開始において、完全に実現されたビットラインを
等価することにより、電荷共用を通して生成される。こ
のような方法で発生された基準レベルは、後述されるビ
ットライン電荷共用により発生されるセルにおいて記憶
された４レベルデータをより良く追跡する。しかし、メ
モリアクセスは、Ｖｄｄ／２基準レベル発生のこの方法
が使用されるならば、低速になる。
【００２３】特定メモリセル（例えば、ワードラインＷ
ｌiによって制御されるもの）においてデータを読み取
るために、適切なダミーワードライン（ＤＬo）が、ま
ず、時点ｔ＝１２ｎｓにおいて非活動化される。（特定
時点は、例としてのみ設けられる。）それから、ワード
ラインＷＬiは、メモリセルからサブビットラインＢＬ
＊に４レベルデータをダンプするために、時点ｔ＝１８
ｎｓにおいて立ち上げられる。このようにしてワードラ
インを順序付けることにより、立ち下がるダミーワード
ラインから浮動するサブビットラインへの容量結合は、
立ち上がる正規ワードラインからの結合によって相殺さ
れ、そして平衡サブビットライン静電容量が維持され
る。多重レベルＤＲＡＭにおける小さな信号マージンの
ために、一対内のサブビットラインに不等に影響を及ぼ
すそのような結合を補償することは、特に重要である。
ワードラインのほかに、サブビットライン連結（Ｃ，Ｃ
＊）及び交差連結（Ｘ，Ｘ＊）信号は、不平衡結合を最
小にするために注意深く使用されなければならない。ビ
ットライン等価（ＥＬ，ＥＲ）とセンス増幅器分離（Ｉ
Ｌ，ＩＲ）の如く共通モード信号は、折り返しビットラ
インアーキテクチャーの平衡性のために、信号を劣化さ
せない。
ｌiによって制御されるもの）においてデータを読み取
るために、適切なダミーワードライン（ＤＬo）が、ま
ず、時点ｔ＝１２ｎｓにおいて非活動化される。（特定
時点は、例としてのみ設けられる。）それから、ワード
ラインＷＬiは、メモリセルからサブビットラインＢＬ
＊に４レベルデータをダンプするために、時点ｔ＝１８
ｎｓにおいて立ち上げられる。このようにしてワードラ
インを順序付けることにより、立ち下がるダミーワード
ラインから浮動するサブビットラインへの容量結合は、
立ち上がる正規ワードラインからの結合によって相殺さ
れ、そして平衡サブビットライン静電容量が維持され
る。多重レベルＤＲＡＭにおける小さな信号マージンの
ために、一対内のサブビットラインに不等に影響を及ぼ
すそのような結合を補償することは、特に重要である。
ワードラインのほかに、サブビットライン連結（Ｃ，Ｃ
＊）及び交差連結（Ｘ，Ｘ＊）信号は、不平衡結合を最
小にするために注意深く使用されなければならない。ビ
ットライン等価（ＥＬ，ＥＲ）とセンス増幅器分離（Ｉ
Ｌ，ＩＲ）の如く共通モード信号は、折り返しビットラ
インアーキテクチャーの平衡性のために、信号を劣化さ
せない。
【００２４】スイッチは、適切な制御信号（Ｃ＊）によ
って時点ｔ＝２４ｎｓからｔ＝３３ｎｓまで一時的に閉
じられ、セル電荷を反対のサブビットラインＢＲ＊に分
布させ、ここで、セル電荷は、一層の処理のために保持
される。それから、センス増幅器は、センス増幅器分離
制御信号（ＩＬ）を立ち上げることにより、サブビット
ライン対に連結される。それから、符号ビット（Ｓ）
は、時点ｔ＝４５ｎｓにおいて検出及び復元クロックＳ
Ｌ＊とＲＬを表明することにより検出される。検出及び
復元クロックは、初期的にＶｄｄ／２に予充電されるこ
とに注意せよ。
って時点ｔ＝２４ｎｓからｔ＝３３ｎｓまで一時的に閉
じられ、セル電荷を反対のサブビットラインＢＲ＊に分
布させ、ここで、セル電荷は、一層の処理のために保持
される。それから、センス増幅器は、センス増幅器分離
制御信号（ＩＬ）を立ち上げることにより、サブビット
ライン対に連結される。それから、符号ビット（Ｓ）
は、時点ｔ＝４５ｎｓにおいて検出及び復元クロックＳ
Ｌ＊とＲＬを表明することにより検出される。検出及び
復元クロックは、初期的にＶｄｄ／２に予充電されるこ
とに注意せよ。
【００２５】２つの基準レベルｒi（ここでｉ＝＋１又
は−１）の一方が、今、振幅ビットを検出するために必
要とされる。必要な基準レベルは、先行する動作におい
て検出された符号ビットの値によって決定される。表１
を参照すると、全記憶電圧△がサブビットラインＢＲと
その関連ダミーコンデンサＣＤにおいて保持されたなら
ば、ｒiは、符号ビットが１又は０であるかにより、５
Ｖｄｄ／６又はＶｄｄ／６のＲiに等しいことが見られ
る。しかし、ＣＳからビットラインへの記憶電荷のダン
プは、Ｖｄｄ／２へのいずれかの電圧の減衰を生ずる。
符号ビットを検出する際に、その減衰は、Ｖｄｄ／２の
必要な中間レベル基準値に影響しない。しかし、中間レ
ベルの上又は下であり、中間レベルに向かって減衰され
る２つのレベルを識別するために、２つのレベルの間の
基準レベルもまた、減衰されなければならない。
は−１）の一方が、今、振幅ビットを検出するために必
要とされる。必要な基準レベルは、先行する動作におい
て検出された符号ビットの値によって決定される。表１
を参照すると、全記憶電圧△がサブビットラインＢＲと
その関連ダミーコンデンサＣＤにおいて保持されたなら
ば、ｒiは、符号ビットが１又は０であるかにより、５
Ｖｄｄ／６又はＶｄｄ／６のＲiに等しいことが見られ
る。しかし、ＣＳからビットラインへの記憶電荷のダン
プは、Ｖｄｄ／２へのいずれかの電圧の減衰を生ずる。
符号ビットを検出する際に、その減衰は、Ｖｄｄ／２の
必要な中間レベル基準値に影響しない。しかし、中間レ
ベルの上又は下であり、中間レベルに向かって減衰され
る２つのレベルを識別するために、２つのレベルの間の
基準レベルもまた、減衰されなければならない。
【００２６】減衰は、Ｃｃ／２Ｃｂに比例し、ここで、
Ｃｃは、コンデンサＣＳを含む記憶セルの静電容量であ
り、そしてＣｂは、連結された記憶コンデンサ又はダミ
ーコンデンサを含む各サブビットラインの静電容量であ
る。記憶電荷がダンプされる２つのサブビットライン静
電容量は、ＢＲ＊に連結されたダミー静電容量がＢＬ＊
に連結された記憶静電容量に整合するために、整合され
る。
Ｃｃは、コンデンサＣＳを含む記憶セルの静電容量であ
り、そしてＣｂは、連結された記憶コンデンサ又はダミ
ーコンデンサを含む各サブビットラインの静電容量であ
る。記憶電荷がダンプされる２つのサブビットライン静
電容量は、ＢＲ＊に連結されたダミー静電容量がＢＬ＊
に連結された記憶静電容量に整合するために、整合され
る。
【００２７】こうして、基準レベルｒiは、データが受
けるＣｃ／２Ｃｂ減衰を擬態するために、２つのサブビ
ットラインへメモリセルにおいて記憶されたＶｄｄ／６
又は５Ｖｄｄ／６レベルをダンプする結果として規定さ
れる。こうして、 ｒi＝（Ｒi−Ｖｄｄ／２）Ｃｃ／２Ｃｂ＋Ｖｄｄ／２ ５Ｖｄｄ／６及びＶｄｄ／６電圧基準に対する必要条件
を除去するために、所望の基準レベルは、３つのサブビ
ットラインへ符号ビットの値に対応する全レベル（Ｖｄ
ｄ又はＶｓｓ）セルデータをダンプすることにより生成
される。その解は、表１を参照することにより、直感的
に見られる。Ｖｄｄ又は０と予充電電圧Ｖｄｄ／２の間
の差は、５Ｖｄｄ／６又はＶｄｄ／６と予充電電圧の間
の差よりも５０％高いことに注意せよ。５０％高い電荷
差を５０％多いビットライン数に分布させると、同一の
合成電圧を生ずる。こうして、全Ｖｄｄレベル符号ビッ
トを取り、関連記憶又はダミーコンデンサにより、それ
を３つのサブビットラインに分布させ、２つのサブビッ
トラインにＲｉを分布させる必要な減衰基準レベルを獲
得することができる。数学的に、 ｒi＝（Ｒi−Ｖｄｄ／２）Ｃｃ／２Ｃｂ＋Ｖｄｄ／２ ＝（Ｓ−Ｖｄｄ／２）Ｃｃ／３Ｃｂ＋Ｖｄｄ／２ ここで、Ｒi＝５Ｖｄｄ／６又はＶｄｄ／６、Ｓ＝Ｖｄ
ｄ又は０ その目的のために、選択ワードライン（ＷＬi）は、符
号ビットを記憶するために、時点ｔ＝７３ｎｓにおいて
非活動化され、それから、ビットラインは、等価及び予
充電制御信号（ＥＬ，ＰＬ）を表明することにより、Ｖ
ｄｄ／２に予充電される。ダミーワードライン（Ｄ
Ｌo）は、基準レベル発生動作のために準備において再
活動化される。原データが記憶された同一メモリセル
は、振幅ビットを検出するために基準レベルを発生する
ために使用される。これは、多重レベル検出において成
分不整合誤りの一つの源を除去する。
けるＣｃ／２Ｃｂ減衰を擬態するために、２つのサブビ
ットラインへメモリセルにおいて記憶されたＶｄｄ／６
又は５Ｖｄｄ／６レベルをダンプする結果として規定さ
れる。こうして、 ｒi＝（Ｒi−Ｖｄｄ／２）Ｃｃ／２Ｃｂ＋Ｖｄｄ／２ ５Ｖｄｄ／６及びＶｄｄ／６電圧基準に対する必要条件
を除去するために、所望の基準レベルは、３つのサブビ
ットラインへ符号ビットの値に対応する全レベル（Ｖｄ
ｄ又はＶｓｓ）セルデータをダンプすることにより生成
される。その解は、表１を参照することにより、直感的
に見られる。Ｖｄｄ又は０と予充電電圧Ｖｄｄ／２の間
の差は、５Ｖｄｄ／６又はＶｄｄ／６と予充電電圧の間
の差よりも５０％高いことに注意せよ。５０％高い電荷
差を５０％多いビットライン数に分布させると、同一の
合成電圧を生ずる。こうして、全Ｖｄｄレベル符号ビッ
トを取り、関連記憶又はダミーコンデンサにより、それ
を３つのサブビットラインに分布させ、２つのサブビッ
トラインにＲｉを分布させる必要な減衰基準レベルを獲
得することができる。数学的に、 ｒi＝（Ｒi−Ｖｄｄ／２）Ｃｃ／２Ｃｂ＋Ｖｄｄ／２ ＝（Ｓ−Ｖｄｄ／２）Ｃｃ／３Ｃｂ＋Ｖｄｄ／２ ここで、Ｒi＝５Ｖｄｄ／６又はＶｄｄ／６、Ｓ＝Ｖｄ
ｄ又は０ その目的のために、選択ワードライン（ＷＬi）は、符
号ビットを記憶するために、時点ｔ＝７３ｎｓにおいて
非活動化され、それから、ビットラインは、等価及び予
充電制御信号（ＥＬ，ＰＬ）を表明することにより、Ｖ
ｄｄ／２に予充電される。ダミーワードライン（Ｄ
Ｌo）は、基準レベル発生動作のために準備において再
活動化される。原データが記憶された同一メモリセル
は、振幅ビットを検出するために基準レベルを発生する
ために使用される。これは、多重レベル検出において成
分不整合誤りの一つの源を除去する。
【００２８】その後、ビットライン予充電制御信号（Ｐ
Ｌ）は、時点ｔ＝９０ｎｓにおいて非活動化されるが、
等価信号（ＥＬ）は、アクティブのままであり、２つの
サブビットラインＢＬとＢＬ＊を短絡させる。それか
ら、ダミーワードライン（ＤＬo）が、非活動化され、
そしてワードライン（ＷＬｉ）とビットライン連結信号
（Ｃ）が、符号ビットを３つのサブビットラインＢＬ、
ＢＬ＊とＢＲにダンプするために活動化され、ＢＲにお
いて適切な基準レベルを生成する。それから、ビットラ
イン連結信号は、ＢＲ＊における原セルデータとＢＲに
おける発生基準レベルを保持するサブビットラインの右
側対を完全に分離するために非活動化される。それか
ら、振幅ビットは、信号ＩＲによって制御される右側セ
ンス増幅器分離素子をオンにし、時点ｔ＝１３０ｎｓに
おいて検出及び復元クロックＳＲ＊とＲＲ＊を表明する
ことにより、通常の方法において検出される。この点に
おいて、符号ビットと振幅ビットは、高速ページモード
アクセスに対してセンス増幅器におて利用可能である。
符号ビットを保持する左側センス増幅器は、時点ｔ＝１
４３ｎｓにおいて制御信号ＩＬを再表明することによ
り、サブビットライン対に再連結され、その結果、書き
込みデータが、ビットラインに転送される。
Ｌ）は、時点ｔ＝９０ｎｓにおいて非活動化されるが、
等価信号（ＥＬ）は、アクティブのままであり、２つの
サブビットラインＢＬとＢＬ＊を短絡させる。それか
ら、ダミーワードライン（ＤＬo）が、非活動化され、
そしてワードライン（ＷＬｉ）とビットライン連結信号
（Ｃ）が、符号ビットを３つのサブビットラインＢＬ、
ＢＬ＊とＢＲにダンプするために活動化され、ＢＲにお
いて適切な基準レベルを生成する。それから、ビットラ
イン連結信号は、ＢＲ＊における原セルデータとＢＲに
おける発生基準レベルを保持するサブビットラインの右
側対を完全に分離するために非活動化される。それか
ら、振幅ビットは、信号ＩＲによって制御される右側セ
ンス増幅器分離素子をオンにし、時点ｔ＝１３０ｎｓに
おいて検出及び復元クロックＳＲ＊とＲＲ＊を表明する
ことにより、通常の方法において検出される。この点に
おいて、符号ビットと振幅ビットは、高速ページモード
アクセスに対してセンス増幅器におて利用可能である。
符号ビットを保持する左側センス増幅器は、時点ｔ＝１
４３ｎｓにおいて制御信号ＩＬを再表明することによ
り、サブビットライン対に再連結され、その結果、書き
込みデータが、ビットラインに転送される。
【００２９】４レベルデータをメモリセルに復元するた
めに、我々は、符号及び振幅ビットが同一値を有する
時、全Ｖｄｄ又はＶｓｓレベルが必要とされることに注
目する。符号及び振幅ビットが異なる時、符号ビットが
２／３に重み付けられ、振幅ビットが１／３に重み付け
られた中間電圧が、必要とされる。先行のＧｉｌｌｉｎ
ｇｈａｍ特許において、２つの動作の一方が、ビットが
異なるかにより、条件付きで選択される。本システムに
おいて、その決定を行うために必要とされた論理は回避
される。復元レベル△が、２つのサブビットラインを、
符号ビットによって表現された全Ｖｄｄ又はＶｓｓレベ
ルに充電し、単一サブビットラインを、振幅ビットによ
って表現された全レベルに充電し、その後、３つのサブ
ビットラインを無条件で電荷共用することにより確立さ
れることが認識される。
めに、我々は、符号及び振幅ビットが同一値を有する
時、全Ｖｄｄ又はＶｓｓレベルが必要とされることに注
目する。符号及び振幅ビットが異なる時、符号ビットが
２／３に重み付けられ、振幅ビットが１／３に重み付け
られた中間電圧が、必要とされる。先行のＧｉｌｌｉｎ
ｇｈａｍ特許において、２つの動作の一方が、ビットが
異なるかにより、条件付きで選択される。本システムに
おいて、その決定を行うために必要とされた論理は回避
される。復元レベル△が、２つのサブビットラインを、
符号ビットによって表現された全Ｖｄｄ又はＶｓｓレベ
ルに充電し、単一サブビットラインを、振幅ビットによ
って表現された全レベルに充電し、その後、３つのサブ
ビットラインを無条件で電荷共用することにより確立さ
れることが認識される。
【００３０】△＝２Ｓ／３＋Ｍ／３、ここで、Ｓ＝Ｖｄ
ｄ又は０、Ｍ＝Ｖｄｄ又は０
ｄ又は０、Ｍ＝Ｖｄｄ又は０
【００３１】
【表２】
【００３２】復元は、まず、センス増幅器分離制御信号
ＩＲの表明を解くことにより、サブビットラインから振
幅を保持するセンス増幅器を切断することにより達成さ
れる。それから、符号ビットＳは、時点ｔ＝１７０ｎｓ
において適切な制御信号（Ｘ＊）を表明し、対角的に反
対のサブビットラインＢＬ＊とＢＲを連結することによ
り、振幅ビット補数Ｍ＊を保持するサブビットラインＢ
Ｒに転送される。符号ビットを保持する左側センス増幅
器は、一方の端子を共用する容量電荷の結果がＶｄｄ／
２よりも悪くないが、他方の端子がＳ＊にとどまるため
に、状態変化の危険なしに、この負荷を駆動することが
できる。いったんビットラインＢＬ＊とＢＲがＳに十分
に充電されたならば、センス増幅器分離制御信号ＩＬ
は、ビットラインから符号ビットを保持するセンス増幅
器を切断するために非活動化される。ビットライン等価
制御符号（ＥＲ）は、時点ｔ＝２００ＮＳにおいて表明
され、３つのサブビットラインＢＬ＊、ＢＲとＢＲ＊を
短絡させ、メモリセルを復元するために４つのレベルの
一つを発生させる。それから、ワードライン（ＷＬｉ）
は、メモリセルにおいてこのレベルを捕捉するために非
活動化される。この点において、すべての制御信号は、
予充電状態に復帰され、次のメモリサイクルを見越して
ビットラインを予充電させる。
ＩＲの表明を解くことにより、サブビットラインから振
幅を保持するセンス増幅器を切断することにより達成さ
れる。それから、符号ビットＳは、時点ｔ＝１７０ｎｓ
において適切な制御信号（Ｘ＊）を表明し、対角的に反
対のサブビットラインＢＬ＊とＢＲを連結することによ
り、振幅ビット補数Ｍ＊を保持するサブビットラインＢ
Ｒに転送される。符号ビットを保持する左側センス増幅
器は、一方の端子を共用する容量電荷の結果がＶｄｄ／
２よりも悪くないが、他方の端子がＳ＊にとどまるため
に、状態変化の危険なしに、この負荷を駆動することが
できる。いったんビットラインＢＬ＊とＢＲがＳに十分
に充電されたならば、センス増幅器分離制御信号ＩＬ
は、ビットラインから符号ビットを保持するセンス増幅
器を切断するために非活動化される。ビットライン等価
制御符号（ＥＲ）は、時点ｔ＝２００ＮＳにおいて表明
され、３つのサブビットラインＢＬ＊、ＢＲとＢＲ＊を
短絡させ、メモリセルを復元するために４つのレベルの
一つを発生させる。それから、ワードライン（ＷＬｉ）
は、メモリセルにおいてこのレベルを捕捉するために非
活動化される。この点において、すべての制御信号は、
予充電状態に復帰され、次のメモリサイクルを見越して
ビットラインを予充電させる。
【００３３】多重レベルＤＲＡＭのデータ記憶とソフト
エラー免除の信頼性は、所望のＣｃ／Ｃｂ比のための各
サブビットラインに連結されたセル数を選択することに
より調整される。標準１ビット／セル折り返しビットラ
インＤＲＡＭアレイは、センス増幅器、ダミーセル及び
制御回路の特別セットの付加とともに、付加スイッチを
挿入するためにビットラインを分裂させることにより、
２ビット／セル多重レベルＤＲＡＭに変換される。１２
８セル／ビットラインを有する一般１６Ｍ ＤＲＡＭに
おいて、特別の構成要素は、チップ領域を２０％小だけ
追加する。多重レベルＤＲＡＭは、雑音と構成要素不整
合により感応する。オフセット電圧補償センス増幅器の
使用は、検出精度を改良する。
エラー免除の信頼性は、所望のＣｃ／Ｃｂ比のための各
サブビットラインに連結されたセル数を選択することに
より調整される。標準１ビット／セル折り返しビットラ
インＤＲＡＭアレイは、センス増幅器、ダミーセル及び
制御回路の特別セットの付加とともに、付加スイッチを
挿入するためにビットラインを分裂させることにより、
２ビット／セル多重レベルＤＲＡＭに変換される。１２
８セル／ビットラインを有する一般１６Ｍ ＤＲＡＭに
おいて、特別の構成要素は、チップ領域を２０％小だけ
追加する。多重レベルＤＲＡＭは、雑音と構成要素不整
合により感応する。オフセット電圧補償センス増幅器の
使用は、検出精度を改良する。
【００３４】別の実施態様は、図３〜図１４を参照して
示される。折り返しビットラインが示され、ＦＥＴ１と
３のソースドレイン回路を介して連結された導体対Ｂ
Ｌ、ＢＬ＊とＢＲ、ＢＲ＊から成る。ＦＥＴ１のゲート
は、論理信号Ｃによってイネーブルされ、そしてＦＥＴ
３のゲートは、論理信号Ｃ＊によってイネーブルされ、
これらの両方は、Ｖｄｄ又はＶｐｐ（少なくともＶｄｄ
＋Ｖｔｎ、ここで、Ｖｔｎは、ＦＥＴの動作のしきい電
圧である）レベル論理信号である。
示される。折り返しビットラインが示され、ＦＥＴ１と
３のソースドレイン回路を介して連結された導体対Ｂ
Ｌ、ＢＬ＊とＢＲ、ＢＲ＊から成る。ＦＥＴ１のゲート
は、論理信号Ｃによってイネーブルされ、そしてＦＥＴ
３のゲートは、論理信号Ｃ＊によってイネーブルされ、
これらの両方は、Ｖｄｄ又はＶｐｐ（少なくともＶｄｄ
＋Ｖｔｎ、ここで、Ｖｔｎは、ＦＥＴの動作のしきい電
圧である）レベル論理信号である。
【００３５】ＦＥＴ５は、そのソースドレイン回路をＢ
ＬとＢＬ＊の間に連結させ、そしてＦＥＴ７は、そのソ
ースドレイン回路をＢＲとＢＲ＊の間に連結させる。そ
れぞれの信号ＥＬとＥＲによってイネーブルされた時、
ＦＥＴ５と７は、対応する左及び右導体対を短絡させ
る。
ＬとＢＬ＊の間に連結させ、そしてＦＥＴ７は、そのソ
ースドレイン回路をＢＲとＢＲ＊の間に連結させる。そ
れぞれの信号ＥＬとＥＲによってイネーブルされた時、
ＦＥＴ５と７は、対応する左及び右導体対を短絡させ
る。
【００３６】セルコンデンサ９は、ＦＥＴ１１のソース
ドレイン回路を介してＢＬ＊に連結され、そしてダミー
コンデンサ１３は、ＦＥＴ１５のソースドレイン回路を
介して、ＢＲ＊に連結される。ＦＥＴ１１のゲートは、
ワードラインＷＬｉに連結され、そしてＦＥＴ１５のゲ
ートは、行ラインＤＲoに連結される。同一名のワード
ラインにおける信号ＷＬｉは、ＦＥＴ９をイネーブルさ
せ、こうして、ＢＬ＊からの電荷をコンデンサ９におい
て記憶させ、又はコンデンサ９に記憶された電荷をＢＬ
＊にダンプさせる。同様に、同一名のワードラインにお
ける信号ＤＲoは、ＦＥＴ１５をイネーブルさせ、こう
して、ＢＲ＊からの電荷をコンデンサ１３において記憶
させ、又はコンデンサ１３に記憶された電荷をＢＲ＊に
ダンプさせる。
ドレイン回路を介してＢＬ＊に連結され、そしてダミー
コンデンサ１３は、ＦＥＴ１５のソースドレイン回路を
介して、ＢＲ＊に連結される。ＦＥＴ１１のゲートは、
ワードラインＷＬｉに連結され、そしてＦＥＴ１５のゲ
ートは、行ラインＤＲoに連結される。同一名のワード
ラインにおける信号ＷＬｉは、ＦＥＴ９をイネーブルさ
せ、こうして、ＢＬ＊からの電荷をコンデンサ９におい
て記憶させ、又はコンデンサ９に記憶された電荷をＢＬ
＊にダンプさせる。同様に、同一名のワードラインにお
ける信号ＤＲoは、ＦＥＴ１５をイネーブルさせ、こう
して、ＢＲ＊からの電荷をコンデンサ１３において記憶
させ、又はコンデンサ１３に記憶された電荷をＢＲ＊に
ダンプさせる。
【００３７】一対のＦＥＴ１７と１９のソースドレイン
回路は、図１４に示された如く左側センス増幅器２１に
ＢＬとＢＬ＊を結合させ、そして一対のＦＥＴ２３と２
５のソースドレイン回路は、図１４に示されたものに対
応する右側センス増幅器２７にＢＲとＢＲ＊を結合す
る。ＦＥＴ１７と１９のゲートは、ＩＬ信号によって駆
動され、そしてＦＥＴ２３と２５のゲートは、ＩＲ信号
によって駆動される。一対のＦＥＴ２９と３１のソース
ドレイン回路は、ＢＬ＊とＢＬの間に直列に連結され、
それらの接合部は、予充電電圧Ｖｄｄ／２のソースへ連
結される。一対のＦＥＴ３３と３５のソースドレイン回
路は、ＢＲ＊とＢＲの間に直列に連結され、それらの接
合部は、予充電電圧Ｖｄｄ／２のソースへ連結される。
ＦＥＴ２９のゲートは、ＰＬo信号によって駆動され、
ＦＥＴ３１のゲートは、ＰＬe信号によって駆動され、
ＦＥＴ３３のゲートは、ＰＲe信号によって駆動され、
そしてＦＥＴ３５のゲートは、ＰＲo信号によって駆動
される。
回路は、図１４に示された如く左側センス増幅器２１に
ＢＬとＢＬ＊を結合させ、そして一対のＦＥＴ２３と２
５のソースドレイン回路は、図１４に示されたものに対
応する右側センス増幅器２７にＢＲとＢＲ＊を結合す
る。ＦＥＴ１７と１９のゲートは、ＩＬ信号によって駆
動され、そしてＦＥＴ２３と２５のゲートは、ＩＲ信号
によって駆動される。一対のＦＥＴ２９と３１のソース
ドレイン回路は、ＢＬ＊とＢＬの間に直列に連結され、
それらの接合部は、予充電電圧Ｖｄｄ／２のソースへ連
結される。一対のＦＥＴ３３と３５のソースドレイン回
路は、ＢＲ＊とＢＲの間に直列に連結され、それらの接
合部は、予充電電圧Ｖｄｄ／２のソースへ連結される。
ＦＥＴ２９のゲートは、ＰＬo信号によって駆動され、
ＦＥＴ３１のゲートは、ＰＬe信号によって駆動され、
ＦＥＴ３３のゲートは、ＰＲe信号によって駆動され、
そしてＦＥＴ３５のゲートは、ＰＲo信号によって駆動
される。
【００３８】ＦＥＴ３７のソースドレイン回路は、ＢＬ
＊とＢＲの間に連結され、そしてＦＥＴ３９のソースド
レイン回路は、ＢＬとＢＲ＊の間に連結される。ＦＥＴ
３７のゲートは、Ｘ＊信号によって駆動され、そしてＦ
ＥＴ３９のゲートは、Ｘ信号によって駆動される。
＊とＢＲの間に連結され、そしてＦＥＴ３９のソースド
レイン回路は、ＢＬとＢＲ＊の間に連結される。ＦＥＴ
３７のゲートは、Ｘ＊信号によって駆動され、そしてＦ
ＥＴ３９のゲートは、Ｘ信号によって駆動される。
【００３９】上記の回路は、下記の発明の説明において
使用されるが、いろいろな折り返しビットライン導体に
連結された他の回路構成も、図示された如く使用され
る。しかし、それらは、４つの値の一つを取るビットの
値がいかに検出されるかの特別の説明に参与しないため
に、それらは、言及されない。折り返しビットライン、
補助回路構成とビットラインの他の導体に連結された回
路構成の構造は、技術における当業者には理解される
が、その特別な回路構成の議論は、冗長であると考えら
れる。また、技術における当業者は、参照としてここに
採り入れられた、米国特許５，２８３，７６１において
記載された発明の動作方法を理解するものである。
使用されるが、いろいろな折り返しビットライン導体に
連結された他の回路構成も、図示された如く使用され
る。しかし、それらは、４つの値の一つを取るビットの
値がいかに検出されるかの特別の説明に参与しないため
に、それらは、言及されない。折り返しビットライン、
補助回路構成とビットラインの他の導体に連結された回
路構成の構造は、技術における当業者には理解される
が、その特別な回路構成の議論は、冗長であると考えら
れる。また、技術における当業者は、参照としてここに
採り入れられた、米国特許５，２８３，７６１において
記載された発明の動作方法を理解するものである。
【００４０】この明細書においては、規約もまた使用さ
れ、この場合、要素又は電圧が高である時、これは、高
論理レベルが適用されることを意味する。高論理レベル
は、特に注記しない限り、Ｖｄｄであるとみなされる。
要素又は電圧が低である時、これは、低論理レベルが適
用されることを意味する。低論理レベルは、特に注記し
ない限り、０又はＶｓｓであるとみなされる。
れ、この場合、要素又は電圧が高である時、これは、高
論理レベルが適用されることを意味する。高論理レベル
は、特に注記しない限り、Ｖｄｄであるとみなされる。
要素又は電圧が低である時、これは、低論理レベルが適
用されることを意味する。低論理レベルは、特に注記し
ない限り、０又はＶｓｓであるとみなされる。
【００４１】本発明の動作の説明は、図３〜図１３を参
照し、すべて図１２と図１３に関連して、以下に与えら
れる。図１２の各ラベル付き垂直セグメントは、図１〜
図１３の一つに対応する段階である。
照し、すべて図１２と図１３に関連して、以下に与えら
れる。図１２の各ラベル付き垂直セグメントは、図１〜
図１３の一つに対応する段階である。
【００４２】図３は、読み取りサイクルにおける第１段
階、予充電段階を示す。この場合、ＤＬo、ＤＬe，ＤＲ
o、Ｄｒe、ＥＬ、ＰＬo、ＰＬe、ＰＲe、ＰＲoとＥＲ
は、高である入力のみであり、図１２に示された他のも
のは、低である。ダミーワードラインＤＬo、ＤＬe、Ｄ
ＲoとＤＲeは、高である時、値Ｖｐｐを有する。結果と
して、導体対ＢＬとＢＬ＊、及びＢＲとＢＲ＊の各々
は、他の対から分離され、導体対ＢＬとＢＬ＊は、ＦＥ
Ｔ５を通して連結され、そして導体対ＢＲとＢＲ＊は、
ＦＥＴ７を通して連結される。予充電電圧は、ＦＥＴ２
９と３１を通してＢＬ＊とＢＬに印加され、そして予充
電電圧は、ＦＥＴ３３と３５を通してＢＲとＢＲ＊に印
加される。
階、予充電段階を示す。この場合、ＤＬo、ＤＬe，ＤＲ
o、Ｄｒe、ＥＬ、ＰＬo、ＰＬe、ＰＲe、ＰＲoとＥＲ
は、高である入力のみであり、図１２に示された他のも
のは、低である。ダミーワードラインＤＬo、ＤＬe、Ｄ
ＲoとＤＲeは、高である時、値Ｖｐｐを有する。結果と
して、導体対ＢＬとＢＬ＊、及びＢＲとＢＲ＊の各々
は、他の対から分離され、導体対ＢＬとＢＬ＊は、ＦＥ
Ｔ５を通して連結され、そして導体対ＢＲとＢＲ＊は、
ＦＥＴ７を通して連結される。予充電電圧は、ＦＥＴ２
９と３１を通してＢＬ＊とＢＬに印加され、そして予充
電電圧は、ＦＥＴ３３と３５を通してＢＲとＢＲ＊に印
加される。
【００４３】結果として、ＢＬ、ＢＬ＊、ＢＲとＢＲ
＊、及びダミーセルコンデンサは、電圧Ｖｄｄ／２に予
充電される。
＊、及びダミーセルコンデンサは、電圧Ｖｄｄ／２に予
充電される。
【００４４】図４に示された第２段階において、高であ
ったＤＬo、ＥＬ、ＰＬo、ＰＬe、ＰＲe、ＰＲoとＥＲ
入力は、低になり、続いて、ＷＬｉとＣ＊が高（Ｖｐｐ
電圧）になり、一方、ＤＬe、ＤＲeとＤＲoは高のまま
である。結果として、ＢＬ＊とＢＲ＊は連結され、ダミ
ーコンデンサ１３は、ＦＥＴ１５を通してＢＲ＊に連結
され、そしてコンデンサ９は、ＢＬ＊においてその電荷
をダンプする。ＢＬ＊においてダンプされた電荷は、ダ
ミーコンデンサ１３に伝達され、ここで、それは共用さ
れる。ＢＬ＊とＢＲ＊における合成電圧は、 （△−Ｖｄｄ／２）Ｃｃｅｌｌ／（Ｃｃｅｌｌ＋Ｃｂ
ｌ）＋Ｖｄｄ／２ であり、ここで、Ｃｃｅｌｌは、電荷記憶コンデンサ９
の静電容量であり、△は、コンデンサ９における初期電
圧であり、そしてＣｂｌは、ビットライン導体ＢＬ＊と
ＢＲ＊の静電容量とダミーコンデンサ１３の静電容量の
合計である。ＢＬとＢＲにおける電圧は、Ｖｄｄ／２で
ある。
ったＤＬo、ＥＬ、ＰＬo、ＰＬe、ＰＲe、ＰＲoとＥＲ
入力は、低になり、続いて、ＷＬｉとＣ＊が高（Ｖｐｐ
電圧）になり、一方、ＤＬe、ＤＲeとＤＲoは高のまま
である。結果として、ＢＬ＊とＢＲ＊は連結され、ダミ
ーコンデンサ１３は、ＦＥＴ１５を通してＢＲ＊に連結
され、そしてコンデンサ９は、ＢＬ＊においてその電荷
をダンプする。ＢＬ＊においてダンプされた電荷は、ダ
ミーコンデンサ１３に伝達され、ここで、それは共用さ
れる。ＢＬ＊とＢＲ＊における合成電圧は、 （△−Ｖｄｄ／２）Ｃｃｅｌｌ／（Ｃｃｅｌｌ＋Ｃｂ
ｌ）＋Ｖｄｄ／２ であり、ここで、Ｃｃｅｌｌは、電荷記憶コンデンサ９
の静電容量であり、△は、コンデンサ９における初期電
圧であり、そしてＣｂｌは、ビットライン導体ＢＬ＊と
ＢＲ＊の静電容量とダミーコンデンサ１３の静電容量の
合計である。ＢＬとＢＲにおける電圧は、Ｖｄｄ／２で
ある。
【００４５】図５に示された次の段階において、Ｗｌｉ
とＤＲoは、なお高であり、こうして、コンデンサ９と
１３は、ＢＬ＊とＢＲ＊になお結合される。しかし、Ｃ
＊は、低になっている。今、ＩＲは高（Ｖｐｐ）にな
り、ＳＲ＊は、Ｖｓｓにさせられ、そしてＲＲは、Ｖｄ
ｄにさせられ、右側センス増幅器２７にＢＲ＊を検出さ
せる、即ち、ＢＲによって保持されたＶｄｄ／２よりも
高い又は低いかを検出させる。結果として、ＢＲ及びＢ
Ｒ＊導体は、全論理レベル／ＳとＳにされ、ＢＲとＢＲ
＊における極性は、ＢＲにおける電圧がＶｄｄ／２より
も高い又は低いかに依存する。この論理レベルは、コン
デンサ９によって元来記憶されたビットの符号を指示
し、そして右側センス増幅器２７の出力ＳＲ＊とＲＲに
おいて出現する。
とＤＲoは、なお高であり、こうして、コンデンサ９と
１３は、ＢＬ＊とＢＲ＊になお結合される。しかし、Ｃ
＊は、低になっている。今、ＩＲは高（Ｖｐｐ）にな
り、ＳＲ＊は、Ｖｓｓにさせられ、そしてＲＲは、Ｖｄ
ｄにさせられ、右側センス増幅器２７にＢＲ＊を検出さ
せる、即ち、ＢＲによって保持されたＶｄｄ／２よりも
高い又は低いかを検出させる。結果として、ＢＲ及びＢ
Ｒ＊導体は、全論理レベル／ＳとＳにされ、ＢＲとＢＲ
＊における極性は、ＢＲにおける電圧がＶｄｄ／２より
も高い又は低いかに依存する。この論理レベルは、コン
デンサ９によって元来記憶されたビットの符号を指示
し、そして右側センス増幅器２７の出力ＳＲ＊とＲＲに
おいて出現する。
【００４６】ＤＲo信号が高であると、ＢＲ＊導体にお
ける論理レベルの値は、ＦＥＴ１５を通して、ダミーコ
ンデンサ１３において記憶される。センス増幅器２７
は、その出力リードＳＲ＊とＳＲにおいて符号ビット検
出論理レベルを維持する。
ける論理レベルの値は、ＦＥＴ１５を通して、ダミーコ
ンデンサ１３において記憶される。センス増幅器２７
は、その出力リードＳＲ＊とＳＲにおいて符号ビット検
出論理レベルを維持する。
【００４７】図６は、サイクルにおける次の段階を示
し、この場合、ＤＲo及びＩＲ信号は、低になり、そし
てＥＲ、ＰＲo及びＰＲe信号は、高になる。結果とし
て、ＢＲとＢＲ＊は、ＦＥＴ７を通して連結され、そし
て予充電電圧Ｖｄｄ／２は、ＢＲとＢＲ＊に印加され
る。導体ＢＬ、ＢＲとＢＲ＊の各々は、予充電電圧Ｖｄ
ｄ／２を保持する。符号ビットの値は、ダミーコンデン
サ１３において記憶される。
し、この場合、ＤＲo及びＩＲ信号は、低になり、そし
てＥＲ、ＰＲo及びＰＲe信号は、高になる。結果とし
て、ＢＲとＢＲ＊は、ＦＥＴ７を通して連結され、そし
て予充電電圧Ｖｄｄ／２は、ＢＲとＢＲ＊に印加され
る。導体ＢＬ、ＢＲとＢＲ＊の各々は、予充電電圧Ｖｄ
ｄ／２を保持する。符号ビットの値は、ダミーコンデン
サ１３において記憶される。
【００４８】次の段階は、図７に示される。信号ＣはＶ
ｐｐ又はＶｄｄへ高になり、ＢＬ及びＢＲリードをＦＥ
Ｔ１を通して連結させる。Ｐｒe及びＰＲo信号は、低に
なり、Ｖｄｄ／２を切断する。ＥＲ信号は高のままであ
り、ＢＲとＢＲ＊をＦＥＴ７を通して連結させる。こう
して、ＢＬ、ＢＲとＢＲ＊のすべてが、連結される。そ
れから、ＤＲoは、Ｖｐｐへ高になり、ダミーコンデン
サ１３にＢＲ＊において電荷をダンプさせ、これは、Ｂ
Ｌ、ＢＲとＢＲ＊に共用され、共用電圧ｒｉを生ずる。
ｐｐ又はＶｄｄへ高になり、ＢＬ及びＢＲリードをＦＥ
Ｔ１を通して連結させる。Ｐｒe及びＰＲo信号は、低に
なり、Ｖｄｄ／２を切断する。ＥＲ信号は高のままであ
り、ＢＲとＢＲ＊をＦＥＴ７を通して連結させる。こう
して、ＢＬ、ＢＲとＢＲ＊のすべてが、連結される。そ
れから、ＤＲoは、Ｖｐｐへ高になり、ダミーコンデン
サ１３にＢＲ＊において電荷をダンプさせ、これは、Ｂ
Ｌ、ＢＲとＢＲ＊に共用され、共用電圧ｒｉを生ずる。
【００４９】ｒｉ＝（Ｒｉ−Ｖｄｄ／２）（Ｃｃｅｌｌ
／Ｃｃｅｌｌ＋Ｃｂｌ）＋Ｖｄｄ／２ この電圧は、ＢＬ＊における電圧の振幅が、次の段階に
おいて測定される基準レベルである。等価セル基準電圧
を表現するＲｉは、符号ビット＝１に対して５Ｖｄｄ／
６であり、そして符号ビット＝０に対してＶｄｄ／６に
なる。
／Ｃｃｅｌｌ＋Ｃｂｌ）＋Ｖｄｄ／２ この電圧は、ＢＬ＊における電圧の振幅が、次の段階に
おいて測定される基準レベルである。等価セル基準電圧
を表現するＲｉは、符号ビット＝１に対して５Ｖｄｄ／
６であり、そして符号ビット＝０に対してＶｄｄ／６に
なる。
【００５０】次の段階は、図８において示される。信号
Ｃは、低になり、ＦＥＴ１をディスエーブルさせ、こう
して、ＢＬとＢＲを互いに切断する。ＰＲe、ＰＲoとＥ
Ｒは、高になり、そしてＤＲoは、Ｖｐｐにおいて高の
ままである。こうして、前述の方法で、Ｖｄｄ／２予充
電電圧は、ＢＲ、ＢＲ＊とダミーコンデンサ１３に印加
される。
Ｃは、低になり、ＦＥＴ１をディスエーブルさせ、こう
して、ＢＬとＢＲを互いに切断する。ＰＲe、ＰＲoとＥ
Ｒは、高になり、そしてＤＲoは、Ｖｐｐにおいて高の
ままである。こうして、前述の方法で、Ｖｄｄ／２予充
電電圧は、ＢＲ、ＢＲ＊とダミーコンデンサ１３に印加
される。
【００５１】ＩＬはＶｐｐへ高になり、こうして、ＢＬ
とＢＬ＊を左側センス増幅器２１に連結する。ＳＬ＊と
ＲＬは、センス増幅器２１にＢＬにおけるｒｉ電圧に対
してＢＬ＊における電圧値を検出させるために表明さ
れ、全論理レベル／ＭとＭをビットライン導体ＢＬとＢ
Ｌ＊に印加する。この論理レベルの極性は、コンデンサ
９において元来記憶されたビット電圧レベルの振幅を指
示する。
とＢＬ＊を左側センス増幅器２１に連結する。ＳＬ＊と
ＲＬは、センス増幅器２１にＢＬにおけるｒｉ電圧に対
してＢＬ＊における電圧値を検出させるために表明さ
れ、全論理レベル／ＭとＭをビットライン導体ＢＬとＢ
Ｌ＊に印加する。この論理レベルの極性は、コンデンサ
９において元来記憶されたビット電圧レベルの振幅を指
示する。
【００５２】こうして、回路は、コンデンサ９において
元来記憶された可能な４つの電圧レベルのビット値の符
号と振幅を獲得し、上記の表におて示された如く、セン
ス増幅器２７と２１の出力においてビット値を設けてい
る。
元来記憶された可能な４つの電圧レベルのビット値の符
号と振幅を獲得し、上記の表におて示された如く、セン
ス増幅器２７と２１の出力においてビット値を設けてい
る。
【００５３】この点において、ＢＬ及びＢＬ＊導体は、
全論理レベル／ＭとＭを保持し、そしてＢＲとＢＲ＊
は、Ｖｄｄ／２に予充電された。ＢＲ＊に連結されるダ
ミーコンデンサは、予充電電圧Ｖｄｄ／２に充電され
る。
全論理レベル／ＭとＭを保持し、そしてＢＲとＢＲ＊
は、Ｖｄｄ／２に予充電された。ＢＲ＊に連結されるダ
ミーコンデンサは、予充電電圧Ｖｄｄ／２に充電され
る。
【００５４】それから、ＥＲは低になり、ＢＲとＢＲ＊
を非短絡にする。ＰＲoとＰＲeは低になり、ＢＲとＢＲ
＊から予充電電圧供給を切断する。ＩＬは低になり、セ
ンス増幅器２１からＢＬとＢＬ＊を切断する。ＰＬeは
高になり、ＦＥＴ３１を介してＢＬをＶｄｄ／２に上昇
又は降下させる。ＢＬ＊は、なお前検出論理レベルにあ
る。ＩＲは高になり、ＢＲとＢＲ＊をセンス増幅器２７
に連結する。検出されたＢＲとＢＲ＊は、符号ビットの
値により、それぞれ、論理レベル０、１（０、Ｖｄｄ）
になる。
を非短絡にする。ＰＲoとＰＲeは低になり、ＢＲとＢＲ
＊から予充電電圧供給を切断する。ＩＬは低になり、セ
ンス増幅器２１からＢＬとＢＬ＊を切断する。ＰＬeは
高になり、ＦＥＴ３１を介してＢＬをＶｄｄ／２に上昇
又は降下させる。ＢＬ＊は、なお前検出論理レベルにあ
る。ＩＲは高になり、ＢＲとＢＲ＊をセンス増幅器２７
に連結する。検出されたＢＲとＢＲ＊は、符号ビットの
値により、それぞれ、論理レベル０、１（０、Ｖｄｄ）
になる。
【００５５】図１０に示された如く、次の段階におい
て、ＰＬeは、低になり、ＢＬからＶｄｄ／２を切断す
る。Ｘは高になり、ＢＬをＢＲ＊に交差連結する。こう
して、ＢＲ＊であった電圧は、ＢＬ、即ち、全論理レベ
ル符号ビット０又は１に転移される。こうして、符号ビ
ットは、ＢＬに転送されている。ＩＲは低になり、ビッ
トラインＢＲ、ＢＲ＊からセンス増幅器を切断する。
て、ＰＬeは、低になり、ＢＬからＶｄｄ／２を切断す
る。Ｘは高になり、ＢＬをＢＲ＊に交差連結する。こう
して、ＢＲ＊であった電圧は、ＢＬ、即ち、全論理レベ
ル符号ビット０又は１に転移される。こうして、符号ビ
ットは、ＢＬに転送されている。ＩＲは低になり、ビッ
トラインＢＲ、ＢＲ＊からセンス増幅器を切断する。
【００５６】図１１において、ＥＬは高になり、ＢＬと
ＢＬ＊の連結を行わせる。Ｘを高にして、ＢＲ＊は、Ｂ
Ｌに連結される。このため、ＢＲ＊、ＢＬとＢＬ＊は、
電荷を共用する。符号振幅／Ｓは、ＢＲにとどまる。高
のままであったＷＬｉは、電荷記憶セルコンデンサをＢ
Ｌ＊に連結し、表において示された如く△の値である共
用電荷が、コンデンサ９において記憶される。こうし
て、メモリセルは、復元された。
ＢＬ＊の連結を行わせる。Ｘを高にして、ＢＲ＊は、Ｂ
Ｌに連結される。このため、ＢＲ＊、ＢＬとＢＬ＊は、
電荷を共用する。符号振幅／Ｓは、ＢＲにとどまる。高
のままであったＷＬｉは、電荷記憶セルコンデンサをＢ
Ｌ＊に連結し、表において示された如く△の値である共
用電荷が、コンデンサ９において記憶される。こうし
て、メモリセルは、復元された。
【００５７】回路を第１段階と同一状態に置く最終段階
において、ＷＬｉは、低になり、そしてＤＬo、ＰＬo、
ＰＬe、ＥＲ、ＰＲo及びＰＲe信号は、高になる。ＢＲ
とＢＲ＊は、Ｖｄｄ／２に連結され、そしてＢＬとＢＬ
＊は、Ｖｄｄ／２に連結される。コンデンサ９は、ＢＬ
＊から分離され、そしてセンス増幅器は、ＢＲ、ＢＲ
＊、ＢＬとＢＬ＊から分離される。ビットライン導体
は、こうして、Ｖｄｄ／２に予充電される。
において、ＷＬｉは、低になり、そしてＤＬo、ＰＬo、
ＰＬe、ＥＲ、ＰＲo及びＰＲe信号は、高になる。ＢＲ
とＢＲ＊は、Ｖｄｄ／２に連結され、そしてＢＬとＢＬ
＊は、Ｖｄｄ／２に連結される。コンデンサ９は、ＢＬ
＊から分離され、そしてセンス増幅器は、ＢＲ、ＢＲ
＊、ＢＬとＢＬ＊から分離される。ビットライン導体
は、こうして、Ｖｄｄ／２に予充電される。
【００５８】特定セルコンデンサにおいて記憶されたデ
ータの記憶検出及び復元が記載されたが、任意のＤＲＡ
Ｍ電荷記憶コンデンサにおいて記憶されたデータも、同
様に検出及び復元されることが注記される。
ータの記憶検出及び復元が記載されたが、任意のＤＲＡ
Ｍ電荷記憶コンデンサにおいて記憶されたデータも、同
様に検出及び復元されることが注記される。
【００５９】本発明において、符号及び振幅ビットは、
正の無条件方式で発生されることがわかる。符号ビット
と振幅ビットは、連続検出動作において最初に検出され
る。それから、２つのデジタルビットによって表現され
たデータは、４つのレベルの一つとしてメモリセルに復
元される。
正の無条件方式で発生されることがわかる。符号ビット
と振幅ビットは、連続検出動作において最初に検出され
る。それから、２つのデジタルビットによって表現され
たデータは、４つのレベルの一つとしてメモリセルに復
元される。
【００６０】要するに、検出のための基準レベルは、符
号ビットを含むセルから３つのサブビットラインへ電荷
をダンプすることにより生成され、これは、記憶電圧Ｖ
ｄｄ／６又は５Ｖｄｄ／６基準レベルを２つのサブビッ
トラインにダンプすることに等価であった。
号ビットを含むセルから３つのサブビットラインへ電荷
をダンプすることにより生成され、これは、記憶電圧Ｖ
ｄｄ／６又は５Ｖｄｄ／６基準レベルを２つのサブビッ
トラインにダンプすることに等価であった。
【００６１】これは、次の基準レベルに対する電圧値に
よって実現される。
よって実現される。
【００６２】Ｃb＝Ｃsub-bitline＋Ｃcell （Ｖｄｄ−Ｖｄｄ／２）Ｃｓ／３Ｃｂ＋Ｖｄｄ／２＝
（５Ｖｄｄ／６−Ｖｄｄ／２）Ｃｓ／２Ｃｂ＋Ｖｄｄ／
２又は （−Ｖｄｄ／２）Ｃｓ／３Ｃｂ＋Ｖｄｄ／２＝（Ｖｄｄ
／６−Ｖｄｄ／２）Ｃｓ／２Ｃｂ＋Ｖｄｄ／２ この発明を理解する人は、上記の代替構造と実施態様又
は変形を考える。添付のクレイムの範囲内にあるものす
べては、本発明の一部であると考えられる。
（５Ｖｄｄ／６−Ｖｄｄ／２）Ｃｓ／２Ｃｂ＋Ｖｄｄ／
２又は （−Ｖｄｄ／２）Ｃｓ／３Ｃｂ＋Ｖｄｄ／２＝（Ｖｄｄ
／６−Ｖｄｄ／２）Ｃｓ／２Ｃｂ＋Ｖｄｄ／２ この発明を理解する人は、上記の代替構造と実施態様又
は変形を考える。添付のクレイムの範囲内にあるものす
べては、本発明の一部であると考えられる。
【００６３】本発明の主なる特徴及び態様は以下のとお
りである。
りである。
【００６４】１．複数のメモリセルの各々において多重
レベルの一つを記憶することができる動的ランダムアセ
クスメモリにおいて、メモリセルに対してデータを読み
書きするためにスイッチを通してビットラインに結合さ
れた記憶コンデンサを具備するメモリセルの列であり、
ビットラインは、それらの間のスイッチによってサブビ
ットラインに分割され、そして隣接ビットラインのサブ
ビットラインは、スイッチによって結合されるメモリセ
ルの列と、隣接ビットライン対に結合された電圧センサ
ーと、スイッチを通して各サブビットラインに結合され
た記憶コンデンサに整合するダミーコンデンサであり、
各サブビットラインの静電容量が、記憶コンデンサを連
結したサブビットラインの静電容量に整合する如く、サ
ブビットラインに選択的に連結されるダミーコンデンサ
と、記憶された電荷は、記憶コンデンサからサブビット
ラインに、そしてスイッチを通して別の容量的に整合さ
れたサブビットラインにダンプされ、複数のサブビット
ラインにおいて検出電圧を確立し、かつ、検出基準電圧
が、コンデンサから複数の容量的に整合されたサブビッ
トラインに電荷をダンプすることにより発生される如
く、スイッチを通して選択的に連結されるサブビットラ
インと、スイッチを通してサブビットラインに選択的に
連結される記憶コンデンサとダミーコンデンサとを具備
する動的ランダムアセクスメモリ。
レベルの一つを記憶することができる動的ランダムアセ
クスメモリにおいて、メモリセルに対してデータを読み
書きするためにスイッチを通してビットラインに結合さ
れた記憶コンデンサを具備するメモリセルの列であり、
ビットラインは、それらの間のスイッチによってサブビ
ットラインに分割され、そして隣接ビットラインのサブ
ビットラインは、スイッチによって結合されるメモリセ
ルの列と、隣接ビットライン対に結合された電圧センサ
ーと、スイッチを通して各サブビットラインに結合され
た記憶コンデンサに整合するダミーコンデンサであり、
各サブビットラインの静電容量が、記憶コンデンサを連
結したサブビットラインの静電容量に整合する如く、サ
ブビットラインに選択的に連結されるダミーコンデンサ
と、記憶された電荷は、記憶コンデンサからサブビット
ラインに、そしてスイッチを通して別の容量的に整合さ
れたサブビットラインにダンプされ、複数のサブビット
ラインにおいて検出電圧を確立し、かつ、検出基準電圧
が、コンデンサから複数の容量的に整合されたサブビッ
トラインに電荷をダンプすることにより発生される如
く、スイッチを通して選択的に連結されるサブビットラ
インと、スイッチを通してサブビットラインに選択的に
連結される記憶コンデンサとダミーコンデンサとを具備
する動的ランダムアセクスメモリ。
【００６５】２．記憶コンデンサをサブビットラインに
連結する前に、サブビットラインが、連結されたダミー
コンデンサで予充電され、そしてダミーコンデンサが、
予充電を有するサブビットラインから切断される上記１
に記載の動的ランダムアセクスメモリ。
連結する前に、サブビットラインが、連結されたダミー
コンデンサで予充電され、そしてダミーコンデンサが、
予充電を有するサブビットラインから切断される上記１
に記載の動的ランダムアセクスメモリ。
【００６６】３．基準電圧が、該記憶コンデンサからダ
ンプされた電荷から発生される上記１に記載の動的ラン
ダムアセクスメモリ。
ンプされた電荷から発生される上記１に記載の動的ラン
ダムアセクスメモリ。
【００６７】４．各サブビットラインが、スイッチを通
して、ビットライン対の各隣接サブビットラインと各対
角サブビットラインに結合される上記１に記載の動的ラ
ンダムアセクスメモリ。
して、ビットライン対の各隣接サブビットラインと各対
角サブビットラインに結合される上記１に記載の動的ラ
ンダムアセクスメモリ。
【００６８】５．記憶コンデンサに書き込まれる電圧
が、コンデンサを具える複数のサブビットラインを高又
は低電圧レベルに充電し、サブビットラインを共用電荷
に連結することにより発生され、こうして充電されたサ
ブビットライン数は、多重レベルに対応する多重ビット
の２進重みに依存し、そして電圧レベルが、記憶される
多重レベル電圧に対応するビット値に依存する上記１に
記載の動的ランダムアセクスメモリ。
が、コンデンサを具える複数のサブビットラインを高又
は低電圧レベルに充電し、サブビットラインを共用電荷
に連結することにより発生され、こうして充電されたサ
ブビットライン数は、多重レベルに対応する多重ビット
の２進重みに依存し、そして電圧レベルが、記憶される
多重レベル電圧に対応するビット値に依存する上記１に
記載の動的ランダムアセクスメモリ。
【００６９】６．各ビットラインが２つのサブビットラ
インに分割され、センサーが、その各端部において各ビ
ットライン対に結合される、メモリセルの各々において
４つのレベルの一つを記憶するための上記１に記載の動
的ランダムアセクスメモリ。 ７．記憶コンデンサに書き込まれる電圧が、２つのサブ
ビットラインへ符号ビットの値に対応する電荷を記憶
し、一つのサブビットラインへ振幅ビットの値に対応す
る電荷を記憶し、電荷を共用するために３つのサブビッ
トラインを連結することにより発生される上記６に記載
の動的ランダムアセクスメモリ。
インに分割され、センサーが、その各端部において各ビ
ットライン対に結合される、メモリセルの各々において
４つのレベルの一つを記憶するための上記１に記載の動
的ランダムアセクスメモリ。 ７．記憶コンデンサに書き込まれる電圧が、２つのサブ
ビットラインへ符号ビットの値に対応する電荷を記憶
し、一つのサブビットラインへ振幅ビットの値に対応す
る電荷を記憶し、電荷を共用するために３つのサブビッ
トラインを連結することにより発生される上記６に記載
の動的ランダムアセクスメモリ。
【００７０】８．基準が、３つのサブビットラインへ符
号ビットに対応する電荷をダンプすることにより発生さ
れる上記６に記載の動的ランダムアセクスメモリ。
号ビットに対応する電荷をダンプすることにより発生さ
れる上記６に記載の動的ランダムアセクスメモリ。
【００７１】９．動的ランダムアセクスメモリにおいて
多重電圧レベルの一つを有する記憶値を処理する方法に
おいて、検出電圧を設けるために、記憶コンデンサから
複数の容量的に整合されたサブビットラインに記憶電荷
をダンプすることと、第１基準レベルに関して検出電圧
の電圧レベルを検出することと、コンデンサから複数の
容量的に整合されたサブビットラインに電荷をダンプす
ることにより第２基準を発生することと、第２基準レベ
ルに関して検出電圧のレベルを検出することとを含む方
法。
多重電圧レベルの一つを有する記憶値を処理する方法に
おいて、検出電圧を設けるために、記憶コンデンサから
複数の容量的に整合されたサブビットラインに記憶電荷
をダンプすることと、第１基準レベルに関して検出電圧
の電圧レベルを検出することと、コンデンサから複数の
容量的に整合されたサブビットラインに電荷をダンプす
ることにより第２基準を発生することと、第２基準レベ
ルに関して検出電圧のレベルを検出することとを含む方
法。
【００７２】１０．記憶コンデンサをサブビットライン
に連結する前に、サブビットラインが、連結されたダミ
ーコンデンサで予充電され、そしてダミーコンデンサ
が、予充電を有するサブビットラインから切断される上
記９に記載の方法。
に連結する前に、サブビットラインが、連結されたダミ
ーコンデンサで予充電され、そしてダミーコンデンサ
が、予充電を有するサブビットラインから切断される上
記９に記載の方法。
【００７３】１１．基準電圧が、記憶コンデンサからダ
ンプされた電荷から発生される上記９に記載の方法。
ンプされた電荷から発生される上記９に記載の方法。
【００７４】１２．各サブビットラインが、スイッチを
通して、ビットライン対の各隣接サブビットラインと各
対角サブビットラインに結合される上記９に記載の方
法。
通して、ビットライン対の各隣接サブビットラインと各
対角サブビットラインに結合される上記９に記載の方
法。
【００７５】１３．記憶コンデンサに書き込まれる電圧
が、コンデンサを具える複数のサブビットラインを高又
は低電圧レベルに充電し、サブビットラインを共用電荷
に連結することにより発生され、こうして充電されたサ
ブビットライン数は、多重レベルに対応する多重ビット
の各ビットの２進重みに依存し、そして電圧レベルが、
記憶される多重レベル電圧に対応するビット値に依存す
る上記９に記載の方法。
が、コンデンサを具える複数のサブビットラインを高又
は低電圧レベルに充電し、サブビットラインを共用電荷
に連結することにより発生され、こうして充電されたサ
ブビットライン数は、多重レベルに対応する多重ビット
の各ビットの２進重みに依存し、そして電圧レベルが、
記憶される多重レベル電圧に対応するビット値に依存す
る上記９に記載の方法。
【００７６】１４．記憶電荷が、４つのレベルの一つで
あり、そして各ビットラインが、２つのサブビットライ
ンに分割され、その対向端部において各ビットライン対
に結合されたそれぞれのセンサーで符号及び振幅ビット
を検出することをさらに具備する上記９に記載の方法。
あり、そして各ビットラインが、２つのサブビットライ
ンに分割され、その対向端部において各ビットライン対
に結合されたそれぞれのセンサーで符号及び振幅ビット
を検出することをさらに具備する上記９に記載の方法。
【００７７】１５．記憶コンデンサに書き込まれる電圧
が、２つのサブビットラインへ符号ビットの値に対応す
る電荷を記憶し、一つのサブビットラインへ振幅ビット
の値に対応する電荷を記憶し、電荷を共用するために３
つのサブビットラインを連結することにより発生される
上記１４に記載の方法。
が、２つのサブビットラインへ符号ビットの値に対応す
る電荷を記憶し、一つのサブビットラインへ振幅ビット
の値に対応する電荷を記憶し、電荷を共用するために３
つのサブビットラインを連結することにより発生される
上記１４に記載の方法。
【００７８】１６．基準が、３つのサブビットラインへ
符号ビットに対応する電荷をダンプすることにより発生
される上記１４に記載の方法。
符号ビットに対応する電荷をダンプすることにより発生
される上記１４に記載の方法。
【００７９】１７．メモリセルに対してデータを読み書
きするためにスイッチを通してビットラインに結合され
た記憶コンデンサを具備するメモリセルの列と、隣接ビ
ットライン対に結合された電荷センサーと、スイッチを
通して各ビットラインに結合された記憶コンデンサに整
合するダミーコンデンサであり、ビットラインは、それ
に連結されたダミーコンデンサで予充電され、ダミーコ
ンデンサは、記憶コンデンサをビットラインに連結する
前に、予充電を有するビットラインから切断されるダミ
ーコンデンサとを具備する動的ランダムアセクスメモ
リ。
きするためにスイッチを通してビットラインに結合され
た記憶コンデンサを具備するメモリセルの列と、隣接ビ
ットライン対に結合された電荷センサーと、スイッチを
通して各ビットラインに結合された記憶コンデンサに整
合するダミーコンデンサであり、ビットラインは、それ
に連結されたダミーコンデンサで予充電され、ダミーコ
ンデンサは、記憶コンデンサをビットラインに連結する
前に、予充電を有するビットラインから切断されるダミ
ーコンデンサとを具備する動的ランダムアセクスメモ
リ。
【００８０】１８．ランダムアセクスメモリが、多重レ
ベルの一つをメモリセルの各々に記憶する上記１７に記
載の方法。
ベルの一つをメモリセルの各々に記憶する上記１７に記
載の方法。
【００８１】１９．動的ランダムアセクスメモリにおい
て記憶された記憶値を処理する方法において、ダミーコ
ンデンサを連結したビットラインを予充電し、その後、
ビットラインからダミーコンデンサを切断することと、
検出電圧を設けるために、記憶コンデンサからビットラ
インに記憶電荷をダンプすることと、基準レベルに関し
て検出電圧の電圧レベルを検出することとを具備する方
法。
て記憶された記憶値を処理する方法において、ダミーコ
ンデンサを連結したビットラインを予充電し、その後、
ビットラインからダミーコンデンサを切断することと、
検出電圧を設けるために、記憶コンデンサからビットラ
インに記憶電荷をダンプすることと、基準レベルに関し
て検出電圧の電圧レベルを検出することとを具備する方
法。
【００８２】２０．多重電圧レベルの一つが、各メモリ
セルにおいて記憶される上記１９に記載の方法。
セルにおいて記憶される上記１９に記載の方法。
【００８３】２１．４つの電圧レベルの一つが、各メモ
リセルにおいて記憶され、そしてビットラインが、スイ
ッチによって連結されたサブビットラインに分割される
上記１９に記載の方法。
リセルにおいて記憶され、そしてビットラインが、スイ
ッチによって連結されたサブビットラインに分割される
上記１９に記載の方法。
【００８４】２２．複数のメモリセルの各々において多
重レベルの一つを記憶することができる動的ランダムア
セクスメモリにおいて、メモリセルに対してデータを読
み書きするためにスイッチを通してビットラインに結合
された記憶コンデンサを具備するメモリセルの列であ
り、ビットラインは、それらの間のスイッチによってサ
ブビットラインに分割され、そして隣接ビットラインの
サブビットラインは、スイッチによって結合されるメモ
リセルの列と、隣接ビットライン対に結合された電圧セ
ンサーと、記憶された電荷が、記憶コンデンサからサブ
ビットラインに、そしてスイッチを通して別の容量的に
整合されたサブビットラインにダンプされ、複数のサブ
ビットラインにおいて検出電圧を確立し、かつ、検出基
準電圧が、該記憶コンデンサから複数のサブビットライ
ンに電荷をダンプすることにより発生される如く、スイ
ッチを通して各サブビットラインに結合された記憶コン
デンサに整合するダミーコンデンサであり、サブビット
ラインは、スイッチを通して選択的に連結され、そして
記憶コンデンサとダミーコンデンサは、スイッチを通し
てサブビットラインに選択的に連結されるダミーコンデ
ンサとを具備する動的ランダムアセクスメモリ。
重レベルの一つを記憶することができる動的ランダムア
セクスメモリにおいて、メモリセルに対してデータを読
み書きするためにスイッチを通してビットラインに結合
された記憶コンデンサを具備するメモリセルの列であ
り、ビットラインは、それらの間のスイッチによってサ
ブビットラインに分割され、そして隣接ビットラインの
サブビットラインは、スイッチによって結合されるメモ
リセルの列と、隣接ビットライン対に結合された電圧セ
ンサーと、記憶された電荷が、記憶コンデンサからサブ
ビットラインに、そしてスイッチを通して別の容量的に
整合されたサブビットラインにダンプされ、複数のサブ
ビットラインにおいて検出電圧を確立し、かつ、検出基
準電圧が、該記憶コンデンサから複数のサブビットライ
ンに電荷をダンプすることにより発生される如く、スイ
ッチを通して各サブビットラインに結合された記憶コン
デンサに整合するダミーコンデンサであり、サブビット
ラインは、スイッチを通して選択的に連結され、そして
記憶コンデンサとダミーコンデンサは、スイッチを通し
てサブビットラインに選択的に連結されるダミーコンデ
ンサとを具備する動的ランダムアセクスメモリ。
【００８５】２３．動的ランダムアセクスメモリにおい
て多重電圧レベルの一つを有する記憶値を処理する方法
において、検出電圧を設けるために記憶コンデンサから
複数のサブビットラインに記憶電荷をダンプすること
と、第１基準レベルに関して検出電圧の電圧レベルを検
出することと、該記憶コンデンサから複数のサブビット
ラインに電荷をダンプすることにより、第２基準レベル
を発生することと、第２基準レベルに関して検出電圧の
レベルを検出することとを具備する方法。
て多重電圧レベルの一つを有する記憶値を処理する方法
において、検出電圧を設けるために記憶コンデンサから
複数のサブビットラインに記憶電荷をダンプすること
と、第１基準レベルに関して検出電圧の電圧レベルを検
出することと、該記憶コンデンサから複数のサブビット
ラインに電荷をダンプすることにより、第２基準レベル
を発生することと、第２基準レベルに関して検出電圧の
レベルを検出することとを具備する方法。
【００８６】２４．４つの電圧レベルの一つが、各メモ
リセルにおいて記憶される上記２３に記載の方法。
リセルにおいて記憶される上記２３に記載の方法。
【図１】本発明を具現する多重レベルＤＲＡＭアレイ回
路の電気配線略図である。
路の電気配線略図である。
【図２】図１の回路構成における信号のタイミング図で
ある。
ある。
【図３】順次動作ステップにおいて、ＤＲＡＭビットラ
インと補助回路構成を示す配線図である。
インと補助回路構成を示す配線図である。
【図４】順次動作ステップにおいて、ＤＲＡＭビットラ
インと補助回路構成を示す配線図である。
インと補助回路構成を示す配線図である。
【図５】順次動作ステップにおいて、ＤＲＡＭビットラ
インと補助回路構成を示す配線図である。
インと補助回路構成を示す配線図である。
【図６】順次動作ステップにおいて、ＤＲＡＭビットラ
インと補助回路構成を示す配線図である。
インと補助回路構成を示す配線図である。
【図７】順次動作ステップにおいて、ＤＲＡＭビットラ
インと補助回路構成を示す配線図である。
インと補助回路構成を示す配線図である。
【図８】順次動作ステップにおいて、ＤＲＡＭビットラ
インと補助回路構成を示す配線図である。
インと補助回路構成を示す配線図である。
【図９】順次動作ステップにおいて、ＤＲＡＭビットラ
インと補助回路構成を示す配線図である。
インと補助回路構成を示す配線図である。
【図１０】順次動作ステップにおいて、ＤＲＡＭビット
ラインと補助回路構成を示す配線図である。
ラインと補助回路構成を示す配線図である。
【図１１】順次動作ステップにおいて、ＤＲＡＭビット
ラインと補助回路構成を示す配線図である。
ラインと補助回路構成を示す配線図である。
【図１２】順次動作ステップにおいて、ＤＲＡＭビット
ラインと補助回路構成を示す配線図である。
ラインと補助回路構成を示す配線図である。
【図１３】図１〜図９の回路構成における信号のタイミ
ング図である。
ング図である。
【図１４】センス増幅器の配線図である。
９ コンデンサ １３ ダミーコンデンサ ２１ 増幅器 ２７ 増幅器 １００ 増幅器 １０２ 増幅器
Claims (6)
- 【請求項１】 複数のメモリセルの各々において多重レ
ベルの一つを記憶することができる動的ランダムアセク
スメモリにおいて、メモリセルに対してデータを読み書
きするためにスイッチを通してビットラインに結合され
た記憶コンデンサを具備するメモリセルの列であり、ビ
ットラインは、それらの間のスイッチによってサブビッ
トラインに分割され、そして隣接ビットラインのサブビ
ットラインは、スイッチによって結合されるメモリセル
の列と、隣接ビットライン対に結合された電圧センサー
と、スイッチを通して各サブビットラインに結合された
記憶コンデンサに整合するダミーコンデンサであり、各
サブビットラインの静電容量が、記憶コンデンサを連結
したサブビットラインの静電容量に整合する如く、サブ
ビットラインに選択的に連結されるダミーコンデンサ
と、 記憶された電荷は、記憶コンデンサからサブビットライ
ンに、そしてスイッチを通して別の容量的に整合された
サブビットラインにダンプされ、複数のサブビットライ
ンにおいて検出電圧を確立し、かつ、 検出基準電圧が、コンデンサから複数の容量的に整合さ
れたサブビットラインに電荷をダンプすることにより発
生される如く、スイッチを通して選択的に連結されるサ
ブビットラインと、スイッチを通してサブビットライン
に選択的に連結される記憶コンデンサとダミーコンデン
サとを具備する動的ランダムアセクスメモリ。 - 【請求項２】 動的ランダムアセクスメモリにおいて多
重電圧レベルの一つを有する記憶値を処理する方法にお
いて、検出電圧を設けるために、記憶コンデンサから複
数の容量的に整合されたサブビットラインに記憶電荷を
ダンプすることと、第１基準レベルに関して検出電圧の
電圧レベルを検出することと、コンデンサから複数の容
量的に整合されたサブビットラインに電荷をダンプする
ことにより第２基準を発生することと、第２基準レベル
に関して検出電圧のレベルを検出することとを含む方
法。 - 【請求項３】 メモリセルに対してデータを読み書きす
るためにスイッチを通してビットラインに結合された記
憶コンデンサを具備するメモリセルの列と、隣接ビット
ライン対に結合された電荷センサーと、スイッチを通し
て各ビットラインに結合された記憶コンデンサに整合す
るダミーコンデンサであり、ビットラインは、それに連
結されたダミーコンデンサで予充電され、ダミーコンデ
ンサは、記憶コンデンサをビットラインに連結する前
に、予充電を有するビットラインから切断されるダミー
コンデンサとを具備する動的ランダムアセクスメモリ。 - 【請求項４】 動的ランダムアセクスメモリにおいて記
憶された記憶値を処理する方法において、ダミーコンデ
ンサを連結したビットラインを予充電し、その後、ビッ
トラインからダミーコンデンサを切ることと、検出電圧
を提供するために、記憶コンデンサからビットラインに
記憶電荷をダンプすることと、基準レベルに関して検出
電圧の電圧レベルを検出することとを具備する方法。 - 【請求項５】 複数のメモリセルの各々において多重レ
ベルの一つを記憶することができる動的ランダムアセク
スメモリにおいて、メモリセルに対してデータを読み書
きするためにスイッチを通してビットラインに結合され
た記憶コンデンサを具備するメモリセルの列であり、ビ
ットラインは、それらの間のスイッチによってサブビッ
トラインに分割され、そして隣接ビットラインのサブビ
ットラインは、スイッチによって結合されるメモリセル
の列と、隣接ビットライン対に結合された電圧センサー
と、 記憶された電荷が、記憶コンデンサからサブビットライ
ンに、そしてスイッチを通して別の容量的に整合された
サブビットラインにダンプされ、複数のサブビットライ
ンにおいて検出電圧を確立し、かつ、 検出基準電圧が、該記憶コンデンサから複数のサブビッ
トラインに電荷をダンプすることにより発生される如
く、スイッチを通して各サブビットラインに結合された
記憶コンデンサに整合するダミーコンデンサであり、サ
ブビットラインは、スイッチを通して選択的に連結さ
れ、そして記憶コンデンサとダミーコンデンサは、スイ
ッチを通してサブビットラインに選択的に連結されるダ
ミーコンデンサとを具備する動的ランダムアセクスメモ
リ。 - 【請求項６】 動的ランダムアセクスメモリにおいて多
重電圧レベルの一つを有する記憶値を処理する方法にお
いて、検出電圧を設けるために記憶コンデンサから複数
のサブビットラインに記憶電荷をダンプすることと、第
１基準レベルに関して検出電圧の電圧レベルを検出する
ことと、該記憶コンデンサから複数のサブビットライン
に電荷をダンプすることにより、第２基準レベルを発生
することと、第２基準レベルに関して検出電圧のレベル
を検出することとを具備する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/366,921 US5532955A (en) | 1994-12-30 | 1994-12-30 | Method of multilevel dram sense and restore |
| US366921 | 1994-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08315568A true JPH08315568A (ja) | 1996-11-29 |
| JP3771617B2 JP3771617B2 (ja) | 2006-04-26 |
Family
ID=23445168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35293295A Expired - Lifetime JP3771617B2 (ja) | 1994-12-30 | 1995-12-29 | 多重レベルドラム検出及び復元の方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5532955A (ja) |
| EP (1) | EP0720176B1 (ja) |
| JP (1) | JP3771617B2 (ja) |
| DE (1) | DE69531093T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5532955A (en) * | 1994-12-30 | 1996-07-02 | Mosaid Technologies Incorporated | Method of multilevel dram sense and restore |
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-
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- 1994-12-30 US US08/366,921 patent/US5532955A/en not_active Expired - Lifetime
-
1995
- 1995-12-28 DE DE69531093T patent/DE69531093T2/de not_active Expired - Lifetime
- 1995-12-28 EP EP95309490A patent/EP0720176B1/en not_active Expired - Lifetime
- 1995-12-29 JP JP35293295A patent/JP3771617B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-11 US US08/584,887 patent/US5612912A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5612912A (en) | 1997-03-18 |
| DE69531093T2 (de) | 2004-05-06 |
| JP3771617B2 (ja) | 2006-04-26 |
| EP0720176B1 (en) | 2003-06-18 |
| US5532955A (en) | 1996-07-02 |
| EP0720176A3 (en) | 1998-01-14 |
| DE69531093D1 (de) | 2003-07-24 |
| EP0720176A2 (en) | 1996-07-03 |
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Legal Events
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A602 | Written permission of extension of time |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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| R350 | Written notification of registration of transfer |
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