KR950014259B1 - 정적형 랜덤 억세스 메모리 장치 - Google Patents

정적형 랜덤 억세스 메모리 장치 Download PDF

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니뽄 덴끼 가부시끼가이샤
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Abstract

내용 없음.

Description

정적형 랜덤 억세스 메모리 장치
제1도는 종래의 정적형의 랜덤 억세스 메모리 장치의 배열을 도시하는 회로도.
제2도는 종래의 정적형의 랜덤 억세스 메모리 장치의 회로 동작을 드시하는 타이밍 챠트.
제3도는 본 발명에 따른 정적형의 랜덤 억세스 메모리 장치의 배열을 도시하는 회로도.
제4도는 제3도에 도시된 정적형의 랜덤 억세스 메모리 지지의 회로 동작을 도시하는 타이밍 차트.
제5도는 본 발명에 따른 또다른 정적형의 랜덤 억세스 메모리 장치의 배열올 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
2n,3n,12n,13n : 프리차징 유니트
MCn, MC1n 내지 MCmm : 메모리 설
4n,14n : 센스 증폭 회로
본 발명은 정적 랜덤 억세스 메모리 장치에 관한 것으로서, 특히, 차동 전압을 관련 디짓 라인쌍에 발생하기 위한 차동 증폭 회로에 관한 것이다.
정적형 랜덤 역세스 메모리 장치에 대한 전형적인 예가 제1도에 도시되어 있고, 크게 메모리 셀 어레이(1), 제1프리차징 회로(2), 제2프리차징 회로(3) 및 센스 증폭 회로 어레이(4)를 포함한다. 비록 로우 및 컬럼 어드레스 회로와 같은 여러가지 주변 회로가 또한 정적 랜덤 억세스 메모리 장치내에 내장되어 있을지라고, 본 발명을 이해하는 관점에서 덜 중요하기 때문에, 제1도로부터 생략되어 있다.
메모리 셀 어레이(1)는 매트릭스내에 배열된 다수의 메모리 셀(MC1 내지 MCn)에 의해 수행되어 있고 각각의 메모리 셀(MC1, … 또는 MCn)은 인버터(LP)의 루프 및 인버터(LP)의 루프를 이루는 메모리 노드(N1 및 N2)와 함께 결합된 n-채널 증대형 전이 트랜지스터의 한쌍(TR1 및 TR2)을 포함한다. 인버터(LP)의 루프는 메모리 노드(N1 및 N2)에서 차동 전압 레벨의 형태로 데이타 비트를 격납한다.
메모리 셀 어레이(1)의 컬럼은 각각 다수의 디짓 라인(digit line)쌍 (D11 내지 DLn)과 관련되고, 디짓라인쌍(D11 내지 DLn)의 각각은 2제의 디짓 라인(DLa 및 DLb)으로 이루어져 있다. 디짓 라인의 쌍(DLa 및 DLb)은 메모리 설 어레이(1)의 관련 컬럼의 메모리 셀의 메모리 노드(N1 및 N2)와 함께 n-채널 증대형 전이 트랜지스터(TR1 및 TR2)를 거쳐 각각 접속할 수 있다.
컬럼의 각각으로부터 메모리 셀을 선택하기 위하여, 워드라인은 메모리셀 어레이(1)의 로우와 결합되고, 단지 하나의 워드라인이 도시되어져 있고(WL)로 분여져 있다. 워드라인(WL)은 메모리 셀 어레이(1)의 관련 로우의 n-채널 증대형 전이 트랜지스터(TR1 및 TR2)의 게이트 전극과 함께 결합되고, 정의 고전압레벨로 구동된다. 정의 고전압 레벨열때, 모든 n-채널 증대형 전이 트랜지스터(TR1 및 TR2)는 동시에 턴온으로 연결되고, 데이타 비트는 각각 인버터(LP)의 루프로부터 관련된 디짓 라인쌍(D11 내지 DLn)까지 정보를 회수한다.
제1프리 차징 회로(2)는 다수의 프리차징 유니트(21 내지 2n) 또는 디짓 라인쌍(DLl 내지 DLn)과 관련된 P-채널 증대형 프리차징 트랜지스터쌍(TR3 및 TR4)에 의해 수행되고, P-채널 증대형 프리차징 트랜지스터(TR3 및 TR4)는 동시에 정의 파워 전압 라인(Vdd) 및 모든 디짓 라인쌍(D11 내지 DLn)을 상호접속하기 위하여 제어 노드(N3)에서 프리차징 신호(PCH)에 응답한다.
제2프리차징 회로(3)는 다수의 프리차징 유니트(31 내지 3n)에 의해 수행되고, 프리차징 유니트(31 내지 3n)의 각각은 정의 파워 전압 라인(Vdd)과 관련 디짓 라인쌍의 디짓 라인(DLa 및 DLb)사이에 결합된P-채널 증대형 프리차징 트랜지스터상(TR5 및 TR6)과, 관련 디짓 라인쌍의 디짓 라인(DLa 및 DLb)사이에 결합된 P-채널 중대형 밸런싱 트랜지스터(TR7)를 포함한다.
센스 증폭회로 어레이(4)는 디짓 라인쌍(D11 내지 DLn)과 각각 관련된 다수의 센스 증폭회로(41 내지 4n)에 의해 수행되고, 센스 증폭회로(41 내지 4n)의 각각은 파워 전압 라인(Vdd) 및 공통 노드(N4)사이에 결합된 n-채널 증대형 필드 효과 트랜지스터(TR9) 및 P-채널 중대형 필드 효과 트랜지스터(TR8)의 제1열련 조합과, 제1열면 조합에 병렬로 결합된 n-채널 증대형 필드 효과 트랜지스터(TR11) 및 P-채널중대형 필드 효과 트랜지스터(TR10)의 제2열면 조합과, 공통 노드(N4) 및 접지 전압 라인(GND)사이에 결합된 n-채널 중대형 활성 트랜지스터(TR12)를 포함한다. P-채널 중대형 필드 효과 트랜지스터(TR8및 TR10)는 제1열면 조합의 공통 드레인 노드(N5)와 함께 결합되고, n-채널 증대형 필드 효과 트랜지스터(TR9 및 TR11)는 각각 관련 디짓 라인쌍의 디짓 라인(DLa 및 DLb)에 의해 게이트된다. n-채널 증대형 활성 트랜지스터(TR12)는 선택신호(SE)에 응답하고, 공통 노드(N4)는 선택 신호(SE)의 높이에서 정의 고전압 레벨로 접지된다. 이때, n-채널 증대형 필드 효과 트랜지스터(TR9 및 TR11)는 데이타 비트를 나타내는 차동 전압 레벨을 발생하고, 데이타 비트를 포함 나타내는 콘 차동 전압 레벨은 공통 드레인노드(N5 및 N6)사이에 열어난다. 공통 드레인 노드(N6)에서의 데이타 비트는 데이타 출력 회로 OUT에 전송된다.
제2도는 필수 라인 및 노드상의 전압 레벨의 파형과, 이하에서와 같이 배열된 정적형 랜덤 억세스 메모리 장치를 도시한다. 어드레스 신호가 메모리 노드(N1)에서의 저전압 레벨뿐만 아니라 메모리 노드(N2)에서의 고전압 레벨에 의해서 표시된 데이타 비트를 격납하는 메모리 셀(MC1)을 특수화한다고 가정하면, 프리차징 신호(PCH)는 시간 t1에서 저전압 레벨 또는 접지 전압 레벨로 떨어지고, 제1 및 제2프리차징 회로(2 및 3)는 모든 디짓 라인쌍(D11 내지 DLn)에 정의 파워 전압 라인(Vdd)을 결합한다. 즉, 모든 P-채널 중대형 프리차징 트랜지스터(TR3,TR4,TR5 및 TR6)와 P-채널 중대형 벨런싱 트랜지스터(TR7)는 동시에 턴온하고, 정의 파워 전압 라인(Vdd)은 모든 디짓 라인쌍(D11 내지 DLn)의 디짓 라인(DLa 및 DLb)이외에 센스 증폭회로(41 내지 4n)의 입력 노드(N7 및 N8)를 프리차지한다. 이때, 디짓 라인(DLa및 DLb)과 관련 입력 노드(N7 및 N8)는 정의 파워 전압 레벨(Vdd)쪽으로 상승하기 시작한다.
정의 파워 전압 레벨(Vdd)에 도달한 후, 프리차징 신호(PCH)는 시간 t2에서 고전압 레벨로 복귀되고, 워드라인(WL)은 정의 고전압 레벨로 상승한다.
워드라인(WL)은 모든 메모리 셀(MC1 내지 MCn)의 n-채널 증대형 전이 트랜지스터(TR1 내지 TR2)가 커지도록(trun on)하며, 메모리 셀(MC1 내지 MCn)에 저장되어 있는 데이타 비트는 관련된 디짓 라인쌍(D11 내지 DLn)으로 각각 판독된다. 각 디짓 라인쌍(D11 내지 DLn)에 작은 차동 전압 레벨이 발생하고, 메모리 셀(MC1)의 데이타 비트는 디짓 라인(DLa)이 서서히 낮아지도록 한다. 그러나, 디짓 라인(DLb)은 정의 전압 레벨(Vdd)에 머물러 있다. 만일 디짓 라인쌍(D11 내지 DLn)과 함께 센스 증폭 회로가 제공되지 않는다면, 루프(LP)의 성분(Component) 트랜지스터의 크기가 매우 작게 되고, 따라서 전류구동력에 있어서 업력 노드(N7)는 물론 디짓 라인(DLa)과 함께 결합되어 있는 콘 와류 캐패시턴스 때문에 디짓 라인(DLa)은 극히 낮은 속도로 내려간다.
선택신호(SE)는 시간 t2에서 고전압 레벨로 올라가고, 관련된 디짓 라인쌍(DLl)상에 작은 차동 전압을 발생시키기 위하여 센스 증폭회로(41)가 활성화(activated)된다. n-채널 증대형 필드 효과 트랜지스터(TR9)는 디짓 라인(DLa)상의 전압 레벨과 함께 상기 채널 콘덕턴스를 서서히 감소시키고, n-채널 증대형 필드 효과 트랜지스터(TR9)는 접지 전압 라인(GND)으로부터 공통 드레인 노드(N5)를 차단한다. 공통드레인 노드(N5)에서 전압 레벨은 급속히 증가되고, P-채널 증대형 필드 효과 트랜지스터(TR8 및 TR10)도 역시 신속히 오프한다.
다른 한편, 정의 전압 레벨(Vdd)에서 디짓 라인(DLb)은 n-채널 증대형 필드 효과 트랜지스터(TR11)가 커지게 하고, 공통 드레인 노드(N6)는 n-채널 증대형 필드 효과 트랜지스터(TR11)와 n-채널 증가형 활성화 트랜지스터(TR12)를 통하여 접지된다. 공통 드레인 노드(N6)는 급속히 쇠미(decayed)해지고, 이렇게 급속히 쇠미해진 전압 레벨은 출력 데이타 신호를 내기 위하여 데이타 출력회로에 공급된다.
그러나, 종래 기술의 정적형의 랜덤 억세스 메모리 장치에서는 프리차징(precharging) 동작에서 출력 데이타 신호의 발생까지 비교적 긴 시간이 소비된다는 짐의 문제에 봉착하게 된다. 이것은 디짓 라인중의 하나가 시간 t3에서 정의 전압 레벨(Vdd/2)의 거의 반(a half)에 도달하였을때 센스 증폭 회로는 실제로 차동 전압 레벨을 나타내기 시작한다는 사실 때문이다. 상술된 바와 같이, 루프(LP)의 성분 트랜지스터는 디짓 라인과 함께 결합되어 있는 와류 캐패시턴스 뿐만 아니라 센스 증폭 회로의 관련된 입력 노드와 함께 결합되어 있는 와류 캐패시턴스도 방전시키도록 되어 있으며, 작은 전류 구동력을 갖는 성분 트랜지스터는 많은 시간을 소비한다. 사실, 종래 기술인 정적형의 랜덤 억세스 메모리 장치는 데이타 비트를 판독하는데 수십 내지 수백 나노초(nanoseconds)를 소비한다.
그래서 본 발명의 중요한 목적은 의부의 장치가 향상된 속도로 내부에 저장되어 있는 데이타 비트를 억세스할 수 있게 하는 정적형의 랜덤 억세스 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 한쌍의 디짓 라인과 센스 증폭 회로의 입력 노드사이에 한쌍의 캐패시터를 결합시킬 것을 제안한다.
본 발명에 따라, 단열 반도체 칩상에 조립되고, a) 로우 및 컬럼으로 배열되어 각 차동 전압 레벨의 형태에서 각각 데이타 비트를 저장하는 복수재의 메모리 셀, b) 복수재의 메모리 셀의 컬럼과 각각 관련되고, 각각 데이타 비트를 표시하는 차동 전압 레벨을 전꽈하도록 동작하는 복수재의 디짓 라인쌍, c) 각각 복수재의 메모리 샐의 로우와 관련되고, 복수재의 디짓 라인을 상기와 함께 결합된 메모리 셀과 함께 결합하기 위하여 활성 레벨로 선택적으로 구동되는 복수개의 워드라인, d) 각각 복수개의 디짓 라인쌍과 관련되고, 내부에 제공된 내부 노드사이의 관련된 디짓 라인쌍상에서 데이타 비트중의 한개를 표시하는 차동 전압 레벨을 급속히 나타내기 위해서 관련된 디짓 라인쌍의 차동 전압 레벨에 따라 각각 반응하는 복수개의센스 증폭희로, e) 고와 저전압 레벨중의 하나로 프리차징시키기 위하여 복수개의 디짓 라인쌍과 결합된 프리차징 회로, f) 디짓 라인쌍과 복수개의 센스 증폭 회로의 입력 노드쌍사이에 캐패시티블리(capacitively)하게 결합된 복수개의 결합수단(Coupling means), 그리고 g) 고와 저전압 레벨사이의 중간 전압 레벨로 프리차징시키기 위하여 각 센스 증폭회로의 내부 노드의 쌍과 결합된 중간 전압 발생 수단을 포함하는 정적형의 랜덤 억세스 메모리.장치가 제공된다.
본 발명에 따른 정적형의 랜덤 억세스 메모리 장치의 특징과 장점은 수반되는 도면과 함께 고려된 다음의 설명으로부터 보다 명백하게 이해될 수 있을 것이다.
먼저 도면의 제3도와 관련, 본 발명을 실시하는 정적형의 랜덤 억세스 메모리 장치가 단열 반도체 칩(10)상에 조립되어 있으며, 주로 메모리 셀 어레이(11), 제1프리차징 회로(12), 제2프리차징 회로(13), 센스 증폭회로 어레이(14), 그리고 중간 전압 발생 회로(15)로 구성된다. 비록 로우 및 컬럼 어드레스 같은 여러가지 주변 회로가 정적 랜덤 억세스 메모리 장치에 한층 일체화될 수 있지만, 상기 여러가지 주변 희로는 종래의 기술인 정적형의 랜덤 억세스 메모리 장치를 도시한 것과 유사하게 제3도로부터 생략되었다.
로우 및 컬럼 배열된 복수재의 메모리 셀(MC11,MC1b,MCm1 및 MCmn)에 의하여 메모리 셀 어레이(1)가 수행되고, 각 메모리 셀(MC11,MC1n,MCm1 또는 MCmn)은 인버터(LP)의 루프와 인버터(LP)의 루프에 메모리 노드(N11 및 N12)와 함께 결합되어 있는 한쌍의 n-채널 증대형 전이 트랜지스터(TR11 및TR12)로 구성된다. 인버터(LP)의 루프는 상기 메모리 노드(N11 및 N12)에서 차동 전압 레벨의 형태로 데이타 비트를 저장한다.
메모리 셀 어레이(11)의 열은 복수개의 디짓 라인쌍(LD1 내지 DLn)과 각각 관련되어 있고, 각 디짓 라인쌍(D11 내지 DLn)은 두개이 디짓 라인(DLa와 DLb)으로 구성된다. 디짓 라인(DLa와 Dlb)쌍은 관련된 메모리 셀 어레이(11)의 열에 대한 메모리 셀의 메모리 노드(N11과 N12)와 함께 n-채널 증대형 전이 트랜지스터(TR11 및 TR12)를 통하여 각각 연결할 수 있다.
복수재의 워드라인(W11 내지 WLm)은 각각 메모리 셀 어레이(1)의 로우와 결합되며, 단지 워드라인중의 한개만이 고전압 FP벨로 구동된다. 워드라인(W11 내지 WLm)은 관련된 메모리 셀 어레이(11)의 행에 대한 n-채널 증대형 전이 트랜지스터(TR11 및 TR12)의 게이트 전극과 결합되고, 상기에 결합된 모든n-채널 증대형 전이 트랜지스터(TR11 및 TR12)는 연상 디짓 라인쌍(D11 내지 DLn)과 메모리 노드(N11 및 N12)를 결합하기 위해서 동시에 켜진다. 고전압 레벨로 구동된 워드라인과 함께 결합되어 있는 모든 n-채널 증대형 전이 트랜지스터(TR11 및 TR12)가 동시에 커질때, 데이타 비트는 인버터(LP)의 루프로부터 관련된 디짓 라인쌍(D11 내지 DLn)까지 각각 판독된다.
제1프리차징 회로(12)는 복수재의 프리차징 유니트(121 내지 12n) 또는 디짓 라인쌍(D11 대지 DLn)과 관련된 여러쌍의 P-채널 증대형 프리차징 트랜지스터(TR13 및 TR14)에 의하여 수행되고, P-채널 증대형 프리차징 트랜지스터(TR13 및 TR14)는 정의 전압 라인(Vdd)과 모든 디짓 라인쌍(DLl 내지 DLn)을 서로 연결하기 위하여 프리차징 신호(PCH)에 따라 동시에 반응한다.
제2프리차징 회로(13)는 복수재의 프리차징 유니트(131 내지 13n)에 의하여 수행되고, 각 프리차징 유니트(131 내지 13n)는 중간 발생 회로(15)의 출력 노드와 관련된 디짓 라인쌍의 디짓 라인(DLa 및 DLb)사이에 결합되어 있는 한쌍의 P-채널 증대형 프리차징 트랜지스터(TR15 및 TR16), 그리고 관련된 디짓 라인쌍의 디짓 라인(DLa 및 DLb)사이에 결합되어 있는 P-채널 증대형 평형 트랜지스터(TR17)로 구성된다.
센스 증폭회로 어레이(14)는 각각 디짓 라인쌍(D11 내지 DLn)과 관련되어 있는 복수개의 센스 증폭회로(141 내지 14n)에 의하여 수행되고, 각 센스 증폭회로(141 내지 14n)는 P-채널 중대형 필드 효과 트랜지스터(TR18)와 정의 전압 라인(Vdd)과 공통 노드(N13)사이에 결합되어 있는 n-채널 증대형 필드 효과 트랜지스터(TR19)의 제1일면 조합, P-채널 증대형 필드 효과 트랜지스터(TR20)와 제1일련 조합에 병렬로 결합되어 있는 n-채널 증대형 필드 효과 트랜지스터(TR21)의 제2열련 조합, 그리고 공통 노드(N13)와 접지 전압 라인(GND)사이에 결합되어 있는 n-채널 증대형 활성화 트랜지스터(TR22)로 구성된다.P-채널 증대형 필드 효과 트랜지스터(TR18 및 TR20)는 모두 제1일련 조합의 공통 드레인 노드(N14)와 결합되고, n-채널 증대형 필드 효과 트랜지스터(TR19 및 TR21)는 각각 입력 노드(N16 및 N17)에 의하여 게이트(gated)된다. n-채널 중대형 활성화 트랜지스터(TR22)는 선택 신호(SE)에 따라서 응답하고, 공통 노드(N13)는 선택 신호(SE)가 정의 고전압 레벨로 상승하자 마자 접지된다. 관련된 활성화 신호(SE)가 고전압 레벨로 올라갈때, n-채널 증대형 활성화 트랜지스터(TR22)는 커지고 공통 노드(N13)를 접지하며, 이렇게 활성화된 센스 증폭 회로는 공통 드레인 노드(N14 및 N15)사이의 차동 전압 레벨을 유발케한다. 그래서, 공통 드레인 노드(N14 및 N15)는 내부 노드 역할을 한다. 공통 드레인 노드(N15)는 데이타 버퍼 회로(OUT)와 결합되고, 공통 드레인 노드(N15)에서 전압 레벨은 메모리 셀(MC11 내지 MCmn)중의 한개로부터 판독되거나 혹은 기록되는 데이타 비트를 표시한다.
복수의 캐패시터(CP1 대지 CPn)쌍은 디짓 라인쌍(D11 내지 DLn)과 관련된 센스 증폭회로(141 내지 14n)의 입력노드(N16 및 N17)와 각각 관련되어 있고, 따라서, 디짓 라인쌍(D11 내지 DLn)은 각각 관련된 센스 증폭 회로(141 내지 14n)의 입력 노드(N16 및 N17)와 캐패시티블리하게 결합된다. 각 쌍의 성분 캐패시터는 상기 CPa 및 CPb로써 부르게 된다. 그러므로, 캐패시터(CP1 내지 CPn)쌍은 복수의 결합 수단을 구성한다.
중간 전압 발생 회로(15)는 정의 파워 전압 라인(Vdd) 및 접지 전원 라인(GND)간에 결합된 두개의 n-채널 증대형 부하 트랜지스터(TR23 및 TR24)의 직렬 연결로써 이루어진다. n-채널 증대형 부하 트랜지스터(TR23)의 게이트 전극은 부하 트랜지스터(TR23 및 TR24)간에 중간 전압 발생 회로(15)의 출력 노드(N18)로써 결합되고, n-채널 증대형 부하 트랜지스터(TR24)의 게이트 전극은 접지된다. 그렇게 배열된 n-채널 중대형 부하 트랜지스터(TR23 및 TR24)의 직렬 연결은 출력 노드(N18에서 정의 파워 전압 레벨의 절반(Vdd)만큼 콘 중간 전압 레벨(Vdd/2)을 발생시킨다.
설명은 제4도를 참고로 하는 정적형 랜덤 억세스 메모리 장치의 회로 동작상에서 이루어진다. 어드레스신호가 메모리 노드(N12)에서 고전압 레벨에 의해서 뿐만 아니라 메모리 노드(N11)에서 저전압 레벨에 의해 표시된 데이타 비트를 저장하는 메모리 셀(MCml)로 지정된다고 현재 가정하면, 프리차징되는 신호(PCH)는 시간 t11에서 접지 전압 레벨 또는 저전압 레벨로 떨어지고, 제1 및 재2프리차징 회로(12 및13) 양자는 작동하게 된다. P-채널 중대형 프리차징 트랜지스터(TR13,TR14,TR15 및 TR16) 및 P-채널 증대형 벨런싱 트랜지스터(TR17)의 모두는 동시에 온되고, 디짓 라인쌍(D11 내지 DLn) 및 입력 노드(N16 및 N17)는 다른 전압 레벨로 프리차지된다. 즉, 제1프리차징 회로(12)는 디짓 라인쌍(D11 내지DLn) 모두에 정의 파워 전압 라인(Vdd)을 결합하고, 제2프리차징 회로(13)는 중간 전압 발생회로(15)의출력 노드(N18)로써 관련된 센스 증폭 회로(141 내지 14n)의 입력 노드(N16 및 N17)를 결합한다.
정의 파워 전압 레벨(Vdd) 및 중간 전압 레벨(Vdd/2)로 도달한 후, 프리차징 신호(PCH)는 시간 t12에서 고전압 레벨로 복귀되고, 워드라인(WLm)은 정의 고전압 레벨로 상승한다. 워드라인(WLm)은 모든 메모리 셀(MCm1 내지 MCmn)의 n-채널 증대형 전이 트랜지스터(TR11 및 TR12)를 온시키는 것을 허여하고, 메모리 셀(MCm1 내지 MCmn)에 저장된 데이타 비트는 각기, 관련된 디짓 라인쌍(D11 내지 DLn)에판독 출력된다. 적은 차동 전압 레벨은 각각의 디짓 라인쌍(D11 내지 DLn)에서 열어나고, 메모리 셀(MCml)에서 데이타 비트는 디짓 라인(DLa)을 약간 감소되게 한다. 그러나, 디짓 라인쌍(DLl)의 디짓 라인(DLb)은 정의 파워 전압 레벨(Vdd)에서 유지된다.
선택신호(SE)는 시간 t12에서 고전압 레벨로 상승하고, 센스 증폭 회로(141)는 관련된 디짓 라인쌍(DLl)상의 차동 전압 레벨에 따른 공통 드레인 노드(N14 및 N15)상의 차동 전압 레벨을 발성하기 위해 활성화된다. 입력 노드(N16 및 N17)가 충간 전압 레벨(Vdd/2)로 이미 프리차징 되었기 때문에, 약 Vdd/2의 차동 전압 레벨은 성분 캐패시터(CPa 및 CPb) 양단에 공급되고, 센스 증폭 회로(141)는 즉시 메모리셀(MCm1)에 저장된 데이타 비트에 기인하는 디짓 라인(DLa)상의 전압 레벨에서 미소한 변화의 발생상에서 공통 드레인 노드(N14 및 N15)간에 차동 전압 레벨을 발생하기 시작한다. 각 n-채널 증대형 필드 효과 트랜지스터(TR19 또는 TR21)의 이득은 보통 최대이고, 공통 드레인 노드(N14 및 N15)에서 차동 전압레벨은 빠르게 나타내어진다. 즉, n-채널 증대형 필드 효과 트랜지스터(TR19)는 그것에 관한 채널 콘덕턴스를 감소시키고, n-채널 증대형 필드 효과 트랜지스터(TR19)는 접지 전압 라인(GND)으로부터 공통 드레인 노드(N14)를 차단한다. 공통 드레인 노드(N14)에서 전압 레벨은 바르게 증가하고, P-채널 중대형 필드 효과 트랜지스터(TR18 및 TR20)는 역시 빠르게 차단된다. 정의 파워 전압 레벨(Vdd)에서 디짓 라인(DLb)이 n-채널 증대형 필드 효과 트랜지스터(TR21)를 온시키는 것을 허여하기 때문에, 공통 드레인노드(N15)는 n-채널 증대형 필드 효과 트랜지스터(TR21) 및 n-채널 중대형 활성 트랜지스터(TR22)를 통해 접지된다. 공통 드레인 노드(N15)는 빠르게 떨어지고, 그렇게 빠르게 열어진 전압 레벨은 출력 데이타 신호를 발생하는 데이타 버퍼 회로(OUT)에 공급된다.
앞선 설명으로부터 이해되듯이, 정의 파워 전압 레벨(Vdd/2)의 절반은 디짓 라인(D11 및 DLb) 및 입력노드(N16 및 N17)간에 이미 발생하고, 전압 레벨에서 미소한 변화는 최대 이득을 갖는 공통 드FP인 노드(N14 및 N15)간에 발생하는 차동 전압 레벨상에서 관련된 센스 증폭 회로를 즉시 시동시키는 것을 허여한다. 그러므로, 데이타 비트가 메모리 셀(M11 내지 Mmn)중 하나로부터 빠르게 판독 출력되고, 판독-출력동작은 오직 수나노초를 소비한다.
[제 2 실시예]
도면중 제5도를 참고할때, 다른 정적형 랜덤 억세스 메모리 장치는 예시되고, 제2실시예에서 갖춰진 정적형 랜덤 억세스 메모리 장치는 결합 수단(21)을 제의한 제 1실시예와 비슷하다. 다른 회로 성분은 제 1실시예에 따른 회로 성분을 표시하는 동D;F한 도면부호로서 지정된다. 결합 수단(21)은 필드 효과 트랜지스터(21a 및 21b)쌍을 갖고, 각각의 필드 효과 트랜지스터(21a 또는 21b)의 소스 및 드레인은 캐패시터 전극을 형성하기 위해 서로 결합된다. 다른 전극은 각각의 필드 효과 트랜지스터(21a 또는 21b)의 게이트 전극에 이루어진다. 센스 증폭 회로의 디짓 라인 및 입력 노드간에 결합된 캐패시터가 약 0.1pF의 캐패시턴스를 갖게 되기 때문에, 그렇게 결합된 필드 효과 트랜지스터(21a 또는 21b)는 충분한 캐패시턴스를 제공할 수 있고, 결합 수단의 수용 영역은 효과적으로 감소된다.
제2실시예에서 갖춰진 정적형 랜덤 억세스 메모리 장치의 회로 동작은 제1실시에의 그것과 비슷하고, 부가적인 설명은 반복을 피하기 위해 하기에서 하지 않는다.
본 발명의 특수한 실시에가 도시되고 설명되었지만, 다수의 변화 및 수정이 본 발명의 정신 및 범위에 어긋남이 없이 이루어절 수 있는 것이 기술에 숙련된 자에 의해 명백해질 것이다. 예를 들면, 캐패시티브(capacitive) 결합은 결합 수단에 대해 유용하고, P-채널 증대형 필드 효과 트랜지스터는 n-채널 증대형 필드 효과 트랜지스터로서 변화될 수 있다.

Claims (7)

  1. a) 로우 및 컬럼으로 배열되고, 차동 전압 레벨의 형태로 각 데이타 비트를 각기 기억하는 다수의 메모리 설(MC11 내지 MCmn)과, b) 상기 다수의 메모리 셀의 컬럼과 각기 관련되고, 데이타 비트를 각기 나타내는 차동 전압 레벨을 전하기 위해 작동되는 다수의 디짓 라인쌍(D11 내지 DLn)과, c) 상기 다수의 메모리 셀의 로우와 각기 관련되고, 상기 다수의 디짓 라인과 상기 라인에 결합된 메모리 셀을 결합시키기 위한 활성 레벨로 선택적으로 구동되는 다수의 워드라인(W11 내지 WLm)과, d) 상기 다수의 디짓 라인쌍과 각기 관련되고, 제공된 대부 노드(N14/N15)간의 관련 디짓 라인쌍의 데이타 비트층 한 비트를 나타내는 차동 전압 레벨을 신속히 발생시키기 위해 관련 디짓 라인쌍의 차동 전압 레벨에 각기 응답하는 다수의 센스 증폭 회로(141 내지 14n) 및, e) 고 및 저 전압 레벨중 한 레벨로 프리차징하기 위해 다수의 숫자 라인쌍과 결합된 프리차징 회로(12)를 포함하는 단열 반도체 칩(10)으로 제조된 정적형 랜덤 억세스 메모리장치에 있어서, f) 상기 디짓 라인쌍과 상기 다수의 센스 증폭 회로의 입력 노드쌍(N16/N17)간에 용량성으로 결합된 다수의 결합 수단(CP1 및 CPn : 21) 및, g) 상기 고 및 저 전압 레벨간의 중간 전압 레벨(Vdd/2)로 프리차징하기 위해 각 센스 증폭 회로의 상기 내부 노드쌍과 결합된 중간 전압 발생 수단(15)올 포함하는 것을 특징으로 하는 단열 반도체 짐으로 제조된 정적형 랜덤 억세스 메모리 지치.
  2. 제1항에 있어서, 상기 다수의 메모리 셀의 메모리 셀은 입력 노드 및 출력 노드(N12)를 가친 제1인버터와, 상기 제1인버터의 출력 노드 및 입력 노드와 각기 결합된 입력 노드 및 출력 노드(N1l)를 가진 제2인버터와, 관련 디짓 라인쌍의 성분 디짓 라인중 한 라인과 상기 제2인버터의 출력 노드간에 결합되고 관련 워드라인에 의해 게이트 되어진 제1전이 트랜지스터(TR11) 및, 상기 관련 디짓 라인쌍의 다른 성분 디짓 라인과 상기 제1인버터의 출력 노드간에 결합되고 관련 워드라인에 의해 게이트 되어진 제2전이 트랜지스터(TR12)를 포함하는 것을 특정으로 하는 단열 반도체 칩으로 제조된 정적형 랜덤 억세스 메모리 장치.
  3. 제1항에 있어서, 상기 다수의 센스 증폭 회로의 각각의 회로는 제1채널 도전성 형태의 제1필드 효과 트랜지스터(TR18)와, 상기 중간 전압 발생 수단과 공통 노드(N13)간에 결합된 상기 제1채널 도전성형태에 역인 제2채널 도전성 형태의 제2필드 효과 트랜지스터(TR19)의 제1직결 결합과; 상기 제1채널 도전성 형태의 제3필드 효과 트랜지스터(TR20)와, 상기 중간 전압 발생수단 및 상기 공통 노드간에 결합된 상기 제2채널 도전성 형태의 제4필드 효과 트랜지스터(TR21)의 제2직열 결합 및: 선택 신호에 응답하고 상기 공통 노드와 일정한 잔업원(GND)간에 결합된 상기 제2채널 도전성 형태의 제5필드 효과트랜지스터(TR22)를 포함하여, 상기 제1및 제3필드 효과 트랜지스터의 게이트 전극이 상기 제1 및 제2필드 효과 트랜지스터간의 내부 노드쌍중 한 노드와 결합되어지며, 상기 제2 및 제4전계 트랜지스터는 관련 입력 노드쌍과 각기 결합되어지며, 상기 입력 노드쌍중 다른 노드는 상기 다수의 센스 증폭 회로의 상기각각의 회로의 출력 노드로서 작용하며, 상기 열정한 전압원은 상기 저잔압 레벨을 반성하는 것을 특징으로 하는 단열 반도체 칩으로 제조된 정적형 랜덤 억세스 메모리 장치.
  4. 제3항에 있어서, 상기 제2 및 제4필드 효과 트랜지스터(TR19/TR21)는 상기 중간 전압 레벨 주변에서 이득이 최대화되는 것을 특징으로 하는 단열 반도체 칩으로 제조된 정적형 랜덤 억세스 메모리 장치.
  5. 제1항에 있어서, 상기 프리차징 회로는 상기 다수의 디짓 라인쌍과 각기 관련되며, 신호(PCH)에 대해 게이트 되어지는 상기 제1채널 도전성 형태의 제6필드 효과 트랜지스터(TR13)를 각각 구비한 다수의 프리차징 유니트(121 내지 12n)와, 상기 고전압 레벨을 발생시키는 파워 전압 레벨원(Vdd)과 관련 디짓 라인쌍 간에 각기 결합되며, 프리차징 회로(PCH)에 대해 게이트되어지는 상기 제1채널 도전성 형태의 제7필드 효과 트랜지스터(TR/4)를 포함하는 것을 특징으로 하는 단열 반도체 칩으로 제조된 정적형 랜덤억세스 메모리 장치.
  6. 제1항에 있어서, 상기 다수의 결합 수단의 각각의 수단은 상기 관련 디짓 라인쌍의 성분 디짓 라인중한 라인과 상기 관련 센스 증폭 회로의 입력 노드쌍중 한 노드간에 결합된 제1캐패시터(CPa) 및, 다른 성분 디짓 라인과 상기 입력 노드쌍중 다른 노드간에 결합된 제2캐패시터(CPb)를 구비하는 것을 특징으로 하는 단열 반도체 짐으로 제조된 정적형 랜덤 억세스 메모리 장치.
  7. 제1항에 있어서, 상기 다수의 결합 수단의 각각의 수단은 상기 관련 디짓 라인쌍의 공통 숫자 라인중한 라인과 결합된 소스 및 드레인 노드와, 상기 관련 센스 증폭 회로의 입력 노드쌍중 한 노드와 결합된 게이트 전극을 가진 제8필드 효과 트랜지스터(21a) 및; 상기 다른 성분 디짓 라인과 둘다 결합된 소스 및 드레인 노드와, 상기 입력 노드쌍중 다른 노드와 결합된 게이트 전극을 가진 제9필드 효과 트랜지스터(21b)를 구비하는 것을 특징으로 하는 단일 반도체 칩으로 제조된 정적형 랜덤 억세스 메모리 장치.
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