KR980004987A - 반도체 메모리 장치의 프리차지(precharge)회로 - Google Patents
반도체 메모리 장치의 프리차지(precharge)회로 Download PDFInfo
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Abstract
본 발명은 반도체 메모리 장치의 프리차지 회로에 관해 게시한다. 본 발명은 메모리 셀의 데이터 점검 시간과 비트라인쌍의 프리차지 시간이 겹치는 구간을 방지하기 위하여, 클럭 신호에 의해 활성화되는 워드라인 및 비트라인 쌍을 갖는 메모리 셀과, 상기 비트라인에 출력단이 연결되어 상기 비트라인쌍을 프리차지시키는 프리차지 셀 및 상기 클럭 신호를 입력으로 하고 상기 프리차지셀의 입력단에 출력단이 연결되어 상기 클럭 신호가 인에이블됨에 따라 프리차지 신호를 인에이블시키고 상기 워드라인이 디세이블되고나서 프리차지 신호를 디세이블시키는 프리차지 제어부를 구비함으로써, 메모리 셀의 데이터 점검 시간과 비트라인의 프리차지 시간이 겹치는 구간을 방지하여 이로 인한 전력 소모를 방지할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 메모리 장치의 프리차지 회로도.
Claims (2)
- 메모리 셀의 데이터 점검 시간과 비트라인쌍의 프리차지 시간이 겹치는 구간을 방지하기 위하여, 클럭 신호에 의해 활성화되는 워드라인 및 비트라인쌍을 갖는 메모리 셀; 상기 비트라인쌍에 출력단이 연결되어 상기 비트라인쌍을 프리차지시키는 프리차지 셀; 및 상기 클럭 신호를 입력으로하고 상기 프리차지셀의 입력안에 출력단이 연결되어 상기 클럭 신호가 인에이블됨에 따라 프리차지 신호를 인에이블시키고 상기 워드라인이 디세이블되고나서, 프리차지 신호를 디세이블시키고 프리차지 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 회로.
- 제1항에 있어서, 상기 프리차지 제어부는 클럭에 입력단이 연결된 인버터와, 상기 인버터의 출력단에 입력단이 연결된 적어도 2개 이상의 우수개의 인버터들과, 상기 우수개의 인버터들의 출력단과 상기 인버터의 출력단을 입력으로 하는 낸드게이트로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024009A KR980004987A (ko) | 1996-06-26 | 1996-06-26 | 반도체 메모리 장치의 프리차지(precharge)회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024009A KR980004987A (ko) | 1996-06-26 | 1996-06-26 | 반도체 메모리 장치의 프리차지(precharge)회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980004987A true KR980004987A (ko) | 1998-03-30 |
Family
ID=66240253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960024009A KR980004987A (ko) | 1996-06-26 | 1996-06-26 | 반도체 메모리 장치의 프리차지(precharge)회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980004987A (ko) |
-
1996
- 1996-06-26 KR KR1019960024009A patent/KR980004987A/ko not_active Application Discontinuation
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