JPH0426217A - 切換型ｉｉｒフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、対称な複数の特性から−の特性を選択して切
換える切換型１１　Ｒ（Ｉｎｆｉｎｉｔｅ　Ｉｍｐｕｌ
ｓｅＲｅｓｐｏｎｓｅ）フィルタに関する。

［従来の技術］ ディジタルフィルタは、ＤＡＴ等のディジタルデータを
取り扱う装置に広く用いられている。

ディジタルフィルタの一般的な設計方法は、例えば「デ
ィジタルフィルタデザイン」　（照晃堂、三谷政昭）に
示されている。また、ディジタルフィルタとしては、Ｉ
ＩＲフィルタ及びＦＩＲフィルタが知られている。

このうちＩＩＲフィルタの一構成例が、第３図に示され
ている。

この図においては、外部から信号が入力される加算器１
０と、加算器１０の出力を所定のサンプリング周期Ｔだ
け遅延させる遅延回路１２と、遅延回路１２の出力に所
定の係数す、／ｂｏを乗じて加算器１０のマイナス入力
に供給する乗算器１４と、が示されている。また、遅延
回路１２の出力に所定の係数＆　、／　ａ　ｏを乗じて
出力する乗算器１６と、加算器１０及び乗算器１６の出
力を加算して出力する加算器１８と、加算器１８の出力
に所定の係数ａｏ／ｂｏを乗じて外部に出力する乗算器
２０と、が示されている。

ＩＩＲフィルタの伝達関数は、一般式としては次のよう
に表される。

＝ａｏ　／ｂｏ　　（１＋Ｓｎ）／（ｆ＋５ｄ）ただし
、 ｚ　＝　ｅｊｖｔ　　　　　　　　　　・・・・・・（
２）第３図に示されるＩＩＲフィルタは、ｎ−１゜ｍ−
１の構成である。すなわち、 Ｈ（Ｚ）−（ａｏ　＋ａ＋　２−’）／　（ｂｏ＋ｂ。

・Ｚ−１） −ａｏ　／ｂｏ　（１＋Ｓｎ）／（１＋Ｓｄ）ただし、 ５ｎ−ａ、／ａ６　＃Ｚ Ｓｄ＝ｂ＋　／ｂｏ　’　Ｚ−−−（３）を伝達関数と
する。

また、例えばプリエンファシス、デイエンファシスのよ
うに、対称な特性を有する２種類のディジタルフィルタ
を必要とする装置も多く、このような装置では、かかる
要請に応じるため、第４図に示されるような構成の切換
型１１Ｒフイルタが用いられている。

すなわち、伝達関数がＨｌ（Ｚ）のＩＩＲフィルタ２２
と、伝達関数がＨ２（Ｚ）のＩＩＲフィルタ２４と、の
出力をスイッチ２６により切換え、必要に応じて伝達関
数をＨｌ（Ｚ）及びＨ２（Ｚ）のいずれかから選択する
事を可能とする構成である。

このような構成で、 Ｈｌ　　（Ｚ）−１／Ｈ２（Ｚ）　　　　・・・（４）
のように伝達関数を設定すれば、ＩＩＲフィルタ２２及
び２４の特性は対称的となる。また、伝達関数の分子と
分母の入替えにより、このような設定は可能である。

［発明が解決しようとする課題〕 しかしながら、従来においては、ＩＩＲフィルタを２個
設けねばならないため、構成が大型になるという問題点
があった。

本発明は、この様な問題点を解決することを課題として
なされたものであり、２個のＩＩＲフィルタの構成を一
部共用化して、構成を小型にした切換型１１Ｒフイルタ
を提供することを目的とする。

［課題を解決するための手段］ この様な目的を達成するために、本発明は、伝達関数の
分子及び分母のうち、いずれか一方に対応する第１の多
項式に含まれる第１の変数部分と、他方に対応する第２
の多項式に含まれる第２の変数部分と、をそれぞれ演算
し出力する変数部分演算部と、変数部分演算部から出力
される第１の変数部分及び第２の変数部分のうち、いず
れか一方を選択的に出力する第１のスイッチと、変数部
分演算部から出力される第１の変数部分及び第２の変数
部分のうち、第１のスイッチから出力される変数部分と
異なる変数部分を選択的に出力する第２のスイッチと、
第１のスイッチから出力される変数部分を入力信号から
減算して伝達関数の分母を求め、求められた分母を変数
部分演算部に供給するＭｌの加算器と、第１の加算器に
より求められた伝達関数の分母を取り込み、第２のスイ
ッチから出力される変数部分と加算して出力する第２の
加算器と、を含むことを特徴とする。

［作用コ 本発明においては、第１の加算器から出力された信号が
、変数部分演算部に供給され、２種類の変数部分が演算
される。この変数部分は、第１及び第２のスイッチによ
り、一方が第１の加算器に、他方が第２の加算器に、そ
れぞれ入力される。

第１の加算器では、入力信号から、第１のスイッチから
の入力に係る変数部分が減算される。これは、伝達関数
の分母を求める演算に対応する。

減算結果は、前述のように変数部分演算部に供給され、
さらに第２の加算器に供給される。

第２の加算器では、第１の加算器から供給された信号と
、第２のスイッチから供給された信号と、が加算され出
力される。これにより、伝達関数の分子に相当する部分
を含め、所望の伝達関数による特性で、フィルタリング
が行われることになる。

このとき、第１及び第２のスイッチを切換えることによ
り、伝達関数の分母・分子が入れ替えられる。すなわち
、変数部分演算部により演算される２種類の変数部分を
、いずれかを分子に、他方を分母に選択的に含めつつ、
この選択を必要に応じて変更することにより、対称的な
特性が適宜切り換えて実現される。

［実施例コ 以下、本発明の好適な実施例について図面に基づき説明
する。なお、第３図及び第４図に示される従来例と同様
の構成には同一の符号を付し、説明を省略する。

第１図には、本発明の第１実施例に係る切換型ＩＩＲフ
ィルタの構成が示されている。

この図に示される切換型ＩＩＲフィルタは、前述の式（
３）のようにｎ−１，ｍ＝１のＩＩＲフィルタである。

すなわち所定のサンプリング周期Ｔにおいて信号を遅延
させる遅延回路１２と、この遅延回路１２の出力をそれ
ぞれ係数ｂｌ／ｂ。

及びａ＋／ａｏを乗する乗算器１４及び１６と、が示さ
れており、一方で、入力信号から伝達関数の分母の変数
部分Ｓｄを減算して遅延回路１２に出力する加算器１０
と、この加算器１０の出力を取込み伝達関数の分子の変
数部分Ｓｎと加算して出力する加算器１８と、が示され
ている。

更に、この実施例においては、本発明の特徴に係るスイ
ッチ２８及び３０が示されており、スイッチ２８は、加
算器１０のマイナス入力に接続され、乗算器１４及び１
６の出力を選択的に加算器１０に供給する。スイッチ３
０は、加算器１８に接続されており、乗算器１４及び１
６の出力をスイッチ２８とは逆の一方を選択して加算器
１８に出力する。

なお、この実施例においては、加算器１８の出力に所定
の係数を乗する乗算器２０が２個、すなわち係数がａｏ
／ｂｏの乗算器２０−１と、係数がｂ　ｏ　／　ａ　ｏ
の乗算器２０−２と、が設けられており、乗算器１８の
出力をこれらの乗算器２０−１　２０−２のいずれか一
方に供給するようスイッチ２８及び３０と同期して切り
替えられるスイッチ３２及び３４が、それぞれ乗算器２
０−１゜２０−２の入力端、出力端に設けられている。

次に、この図に示される切換型ＩＩＲフィルタの動作に
ついて説明する。

まず、スイッチ２８及び３０が共にａ側に倒されている
状態を考える。このとき、スイッチ３２及び３４もａ側
に倒されているものとする。

この状態では、加算器１０から出力された信号が遅延回
路１２、乗算器１４及びスイッチ２８を介して加算器１
０のマイナス入力に供給される。

すなわち、遅延回路１２及び乗算器１４の演算結果が、
伝達関数の分母を構成する変数部分Ｓｄとして採用され
ることとなる。

また、加算器ｌＯの出力は、遅延回路１２、乗算器１６
及びスイッチ３０を介して加算器１８に入力されている
。すなわち、遅延回路１２及び乗算器１６による演算の
結果が、伝達関数の分子の変数部分Ｓｎとして採用され
ることとなる。

更に、加算器１８の出力は、スイッチ３２を介して乗算
器２０−１に供給され、係数ａ　ｏ　／　ｂ　。

が乗ぜられて、スイッチ３４を介して外部に出力される
。

従って、この場合には、次の式（５）で示されるような
伝達関数Ｈ＋　　（Ｚ）が実現されることとなる。

Ｈ＋　　（Ｚ）＝　（ａｏ−ｆ−ａ、Ｚ−リ／（ｂｏ　
　＋ｂ、Ｚ−’） −ａｏ　／ｂｏ　（１＋ｓ＋　）／（１＋Ｓまただし、 Ｓ　＋　−ａ　Ｉ／　Ｂ　６　ｏ　ｚ　−’Ｓｓ　＝ｂ
＋　／ｂｏ　−Ｚ−’　　　　−−（５：すなわち、遅
延回路１２及び乗算器１４によって演算された変数部分
Ｓ２が分母の変数部分Ｓｄとして採用され、遅延回路１
２及び乗算器１６によって演算された変数部分Ｓ、が分
子の変数部分Ｓｎとして採用されることとなる。

逆にスイッチ２８及び３０をｂ側に倒し、スイッチ３２
及び３４をこれと同期してｂ側に倒した場合には、次の
式（６）で示されるような伝達関数Ｈ２（Ｚ）が実現さ
れることとなる。

Ｈ２（Ｚ）−（ｂｏ　＋ｂ、ｚ−１）／（ａｏ＋ａ、ｚ
−１） −ｂｏ　／ｇｏ　（１＋ｓｚ　）／（１＋Ｓ＋　）・・
・・・・（６） すなわち、遅延回路１２及び乗算器１４により演算され
た変数部分Ｓ２が分子の変数部分Ｓｎとして採用され、
遅延回路工２及び乗算器１６により演算された変数部分
Ｓ、が分母の変数部分Ｓｄとして採用されることとなる
。

従って、本実施例においては、スイッチ２８及び３０の
切換によって、伝達関数をＨ＋（Ｚ）とＨ２（Ｚ）の中
から選択することができ、更にこの伝達関数Ｈ＋（Ｚ）
とＨ２（Ｚ）が分子と分母を入れ換えた対称な特性を有
しているため、例えばプリエンファシスとデイエンファ
シスのように対称な特性が求められる切換型ＩＩＲフィ
ルタを構成することが可能である。さらに、伝達関数Ｈ
＋（Ｚ）及びＨ２（Ｚ）を遅延回路１２、乗算器１４及
び１６の共用により実現するため、構成が小型となる。

なお、以上の説明においては、ｎ−１，ｍｍｌの場合に
ついてのみ説明したが、これらの次数ｎ。

ｍには本発明は依存しない。

すなわち、例えば第２図に示されるように、高次の切換
型ＩＩＲフィルタとして構成することも可能である。

この図においては、遅延回路１２、乗算器工４及び１６
が次数ｎに応じて複数段接続されている。

この実施例においても、変数部分Ｓｎ、Ｓｄを乗算器１
４によるものと、乗算器１６によるものとのいずれかか
ら選択して伝達関数を選択的に決定することができる。

更に、この図においては分子と分母の次数が共にｎで一
致しているが、これは異なっていても構わない。すなわ
ち、乗算器１４または１６の個数を異なって設定するこ
と等により、分子・分母が異なる次数の変換型ＩＩＲフ
ィルタを実現することができる。

［発明の効果］ 以上説明したように、発明によれば、伝達関数の分子及
び分母の変数部分を２種類の変数部分から切換選択する
ことができるため、変数部分の演算に係る構成を共用化
することができ、この結果、装置構成が小型になる。特
に、伝達関数の分子及び分母の次数が高い場合に、共有
する部分の占める割合いが大きくなるため、かかる効果
が大きなものとなる。

【図面の簡単な説明】

第１図は、本発明の第１実施例に係る切換型ＩＩＲフィ
ルタの構成を示すブロック図、第２図は、本発明の第２
実施例に係る切換型ＩＩＲフィルタの構成を示すブロッ
ク図、第３図は、従来における一般的なＩＩＲフィルタ
の構成を示すブロック図、 第４図は、従来における切換型ＩＩＲフィルタの構成を
示すブロック図である。 １０．１８　　・・・　加算器 １２　・・・　遅延回路 １４．１６　　・・・　乗算器 ２８．３０　　・・・　スイッチ

Claims (1)

1. 【特許請求の範囲】 伝達関数の分子及び分母のうち、いずれか一方に対応す
   る第１の多項式に含まれる第１の変数部分と、他方に対
   応する第２の多項式に含まれる第２の変数部分と、をそ
   れぞれ演算し出力する変数部分演算部と、 変数部分演算部から出力される第１の変数部分及び第２
   の変数部分のうち、いずれか一方を選択的に出力する第
   １のスイッチと、 変数部分演算部から出力される第１の変数部分及び第２
   の変数部分のうち、第１のスイッチから出力される変数
   部分と異なる変数部分を選択的に出力する第２のスイッ
   チと、 第１のスイッチから出力される変数部分を入力信号から
   減算して伝達関数の分母を求め、求められた分母を変数
   部分演算部に供給する第１の加算器と、 第１の加算器により求められた伝達関数の分母を取り込
   み、第２のスイッチから出力される変数部分と加算して
   出力する第２の加算器と、 を含むことを特徴とする切換型ＩＩＲフィルタ。