JPH0661788A - データ駆動型フィルタ装置 - Google Patents

Abstract

(57)【要約】 【目的】 任意のフィルタを実現することができるとと
もに高速でフィルタ処理を実行することのできるフィル
タ装置を提供することを目的とする。 【構成】 データ駆動型フィルタ装置は、複数のレジス
タを含むレジスタファイル１０と、乗算器（１ａ〜１
ｎ）を含む第１の演算器群（４０）と、加算およびシフ
ト複合演算器（２ａ〜２ｎ）を含む第２の演算器群（５
０）と、レジスタファイル内のプログラムにより指定さ
れたレジスタへ外部から与えられたデータを書込む入力
部（２０）と、レジスタファイル１０内のプログラムに
より指定されたレジスタデータを装置外部へ出力する出
力部３０を含む。レジスタファイル１０は複数のレジス
タを含み、１エントリーが１つのｆｉｒ命令またはｉｉ
ｒ命令に対応する。レジスタファイルは外部からのデー
タ、処理途中のデータ、定数および初期値を格納する。
このレジスタファイルは単一代入単一読出のルールで読
出および書込が実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデジタル信号をフィル
タ処理するためのデジタルフィルタに関し、特に、デー
タ駆動方式に従ってデジタル信号のフィルタ処理を行な
うデータ駆動型フィルタ装置に関する。

【０００２】

【従来の技術】信号処理の分野においては、正確に所望
の信号処理を実行するために、波形整形、ノイズ成分の
除去および所望の信号成分の抽出などが行なわれる。こ
のような処理のためにはフィルタが用いられる。フィル
タには、受動素子（インダクタンスＬ、キャパシタＣお
よび抵抗Ｒ）を用いるＬＣＲフィルタ、演算増幅器およ
び抵抗ＲならびにキャパシタＣを用いる能動フィルタが
ある。このＬＣＲフィルタおよび能動フィルタはアナロ
グ信号をアナログ形態でフィルタ処理しており、アナロ
グフィルタと呼ばれる。

【０００３】一方において、映像信号および／または音
声信号などを処理する分野においては、信号処理の精密
化、容易化および高度化などのために、信号はデジタル
形態で処理されることが多い。この場合、アナログ信号
がデジタル信号に変換された後にこのデジタル信号に対
し所望の信号処理が実行される。このようなデジタル信
号処理分野においても、ノイズ成分の除去および所望の
成分の抽出などのためにフィルタ処理が実行される。こ
のフィルタ処理は、デジタル回路を用いてデジタル的に
実行される。このフィルタ処理を行なうデジタル回路は
デジタルフィルタと呼ばれる。

【０００４】デジタルフィルタは、基本的には、加減算
器と、１標本化周期（アナログ−デジタル変換されたと
きのサンプリング信号周期：または入力デジタル信号が
与えられる周期）遅延させる遅延素子Ｄを基本構成要素
として備える。このようなデジタルフィルタは、広く一
般に用いられるようになってきている。

【０００５】

【発明が解決しようとする課題】デジタルフィルタを構
成する場合、そのハードウェア構成を固定的に設定した
ならば、アナログフィルタ回路では可能であったフィル
タ係数の変更およびタップ数の変更は容易を行なうこと
ができない。デジタルフィルタにおいては、フィルタ係
数は、乗算器の係数で表わされ、この乗算係数の変更
は、ハードウェア構成が固定された場合変更が困難とな
るからである。また、デジタルフィルタにおいては、タ
ップ数は、遅延回路の段数（または乗算器の数）で決定
される。タップ数を変更するためには、遅延回路の段数
（または乗算器の数）を変更する必要があり、容易には
行なうことができない。

【０００６】上述のような固定されたハードウェア構成
を備えるデジタルフィルタの欠点を克服する方法とし
て、以下の２種類の方法が考えられる。

【０００７】その１つは、係数（乗算係数）を任意の値
に変更することのできる専用ＬＳＩを用いることであ
り、もう１つは、プログラム可能なプロセサを用いるも
のである。

【０００８】第１の手法においては、タップ係数（乗算
係数すなわちフィルタ係数）を外部から与える構成が用
いられる。この場合、タップ係数は変更可能であるもの
の、デジタルフィルタ自体の構造は固定されている。Ｆ
ＩＲ（有限長インパルス応答）フィルタ、ＩＩＲ（無限
長インパルス応答）フィルタ、または両者を組合わせた
フィルタ構成の場合、他の構成に変更することはできな
い。そのため、その用途が限定されるという欠点が生じ
る。

【０００９】第２の方法は、ＤＳＰ（デジタル信号プロ
セサ）または従来のデータ駆動型プロセサなど信号処理
用プロセサを用いるものである。これらの信号処理用プ
ロセサを用いてデジタルフィルタを構成した場合には、
プログラムによりその処理内容を変更することができ
る。しかしながら、データ処理を行なうためのプログラ
ムには、フィルタ処理そのものの処理を行なう命令以外
の命令が含まれる。プロセサを用いてデジタルフィルタ
を構成した場合、その最小演算命令は、加算、減算、乗
算などの命令であり、このため命令の数が増大する。デ
ータ駆動型プロセサにおいては、あるノードにおいて必
要とされる条件が揃ったときにそのノードが発火する。
各ノードにはそれぞれ演算命令が割当てられる。したが
って、このような単位演算命令を用いてデジタルフィル
タを構成した場合、命令の数が増えるため、応じて等価
的にノードの数が増大し、発火条件の判別、必要データ
の待合わせなどフィルタ処理以外のデータ処理を実行す
る必要があり、このフィルタ処理以外の処理実行時間が
オーバーヘッドとなり、高速でフィルタ処理を行なうこ
とができないという問題が生じる。

【００１０】上述のように、専用ＬＳＩを用いてデジタ
ルフィルタを構成した場合、そのハードウェア構成は固
定され、プログラム可能ではないため、任意のフィルタ
を構成することができないという欠点がある。

【００１１】またプログラム可能なプロセサを用いた場
合にはその命令の内容がフィルタ処理の基本要素となっ
ていないため、命令実行時間によるオーバーヘッドが生
じ、高速でフィルタ処理を行なうことができないという
問題が生じる。

【００１２】それゆえ、この発明の目的は、高速でフィ
ルタ処理を行なうことのできるデジタルフィルタ装置を
提供することである。

【００１３】この発明の他の目的は、任意のフィルタ構
造を容易に実現することのできるデジタルフィルタ装置
を提供することである。

【００１４】

【課題を解決するための手段】この発明に係るデータ駆
動型フィルタ装置は、複数のレジスタを有するレジスタ
ファイルを備える。このレジスタファイルは、データを
格納するデータフィールドと、このデータフィールドに
おけるレジスタを特定する行先情報を格納する行先フィ
ールドとを含む。このレジスタファイルにおける１エン
トリーはデータフィールドのレジスタと行先フィールド
のレジスタとを含む。好ましくは、このレジスタファイ
ルの１エントリーが、フィルタ処理における基本演算命
令に対応する。

【００１５】この発明に係るデータ駆動型フィルタ装置
はさらに、外部から与えられる入力データをレジスタフ
ァイルのデータフィールド内の所定のレジスタへ書込む
データ入力手段と、乗算器と加算シフト複合演算器とを
含む演算手段と、レジスタファイル内のデータフィール
ドに含まれるレジスタの内容を読出し、この演算手段へ
与える読出手段と、演算手段の出力をレジスタファイル
のデータフィールド内のレジスタへ書込む書込手段を含
む。この読出手段が読出すレジスタの指定は、プログラ
ム可能である。また、書込手段は、行先フィールド内の
レジスタのプログラム可能な行先情報が示すレジスタへ
データを書込む手段を含む。

【００１６】この発明に係るデータ駆動型フィルタ装置
は、さらにレジスタファイル内の所定のレジスタの内容
を読出して装置外部へ出力する出力手段を備える。

【００１７】

【作用】演算手段は、フィルタ処理に必要とされる乗算
器と加算シフト複合演算器を含む。この演算手段は、デ
ジタルフィルタの基本ユニットを構成する。デジタルフ
ァイルのデータフィールド内のレジスタの内容は演算手
段へ与えられ、所定の演算が実行される。この演算手段
による演算はフィルタの基本単位の演算である。したが
って、このデータレジスタの読出／書込命令は、フィル
タ処理の基本単位命令となっており、フィルタ処理以外
の命令を実行する必要がなく高速でフィルタ処理を行な
うことができる。

【００１８】またデータレジスタの書込／読出先を変更
することによりＦＩＲフィルタおよびＩＩＲフィルタい
ずれをも実現することができるのみならず、所望の構造
のフィルタを構築することができる。

【００１９】また、乗算係数（フィルタ係数）をデータ
レジスタ内に保持しておくことにより容易にフィルタ係
数を変更することができ、フィルタ特性の変更を容易に
行なうことができる。

【００２０】また、レジスタファイルのエントリーの数
を調整することにより容易にフィルタのタップ数を変更
することができる。

【００２１】

【実施例】図１はこの発明の一実施例であるデータ駆動
型フィルタ装置の全体の構成を概略的に示すブロック図
である。図１において、データ駆動型フィルタ装置は、
入力データを受ける入力部２０と、複数のレジスタを含
み、処理されるべきデータおよび処理後のデータを格納
するレジスタファイル１０と、このレジスタファイル１
０に格納された最終演算結果を読出して装置外部へ出力
する出力部３０を含む。

【００２２】レジスタファイル１０は、その構成は後に
詳細に説明するが、データ駆動型構成を実現するため
に、処理データのみならず、この処理データの書込先を
特定する行先情報を格納するレジスタも備える。すなわ
ち、レジスタファイル１０は、処理データを格納するデ
ータフィールドと、このデータフィールド内の特定のレ
ジスタを特定する行先情報を格納する行先フィールドと
を含む。このデータフィールドおよび行先フィールドは
それぞれ複数のレジスタを含む。

【００２３】入力部２０は、レジスタファイル１０の所
定のレジスタ（この所定のレジスタはプログラムにより
指定され、実現すべきフィルタ構造によって異なる）へ
入力データを書込む。入力部２０はまた、後に説明する
が、１つの入力データに関連する処理が完了するまで次
のデータの入力を待合わせる機能を備える。

【００２４】出力部３０は、このレジスタファイル１０
の所定のレジスタ（フィルタの最終ユニットに対応する
レジスタ）の内容を読出して装置外部へ出力する。この
構成についても後に詳細に説明する。

【００２５】データ駆動型フィルタ装置はさらに、乗算
器１ａ〜１ｎを含む第１の演算器群４０と、加算シフト
複合演算器２ａ〜２ｎを含む第２の演算器群５０を含
む。この第１の演算器群４０および第２の演算器群５０
に含まれる乗算器および加算シフト複合演算器の数は複
数ではなく、１つであってもよい。１個の乗算器１（乗
算器１ａ〜１ｎを総称的に示す）と１個の加算シフト複
合演算器２（加算シフト複合演算器２ａ〜２ｎを総称的
に示す）で１つの単位フィルタ構造が実現される。この
第１の演算器群４０および第２の演算器群５０へは、レ
ジスタファイル１０のデータレジスタの内容が伝達され
る。処理結果は、この第１の演算器群４０および第２の
演算器群５０へ与えられたデータと同一エントリーの行
先レジスタの内容が指定するレジスタへ書込まれる。特
に、第１の演算器群４０の処理結果が書込まれるレジス
タは予め固定的に設定される。

【００２６】レジスタファイル１０は、単一代入単一読
出のルールに従ってデータの書込および読出が実行され
る。ここで「単一代入単一読出」のルールとは、一度読
出されたデータは消費され、再び利用されることがない
というルールである。また、このルールでは書込み読出
しが完了するまで行なわれない。ただしこのルールは、
定数データ（フィルタ係数：乗算係数）は除く。すなわ
ち、オーバーライトされたときには、新しいデータが有
効となる。

【００２７】図２は、図１に示すレジスタファイルの内
部構成を具体的に示す図である。図２において、レジス
タファイル１０は、情報を格納するためのレジスタファ
イルＲＦと、このレジスタファイルＲＦのデータ書込お
よび読出を制御する書込／読出制御部ＲＷＣを含む。レ
ジスタファイルＲＦは、データフィールドＤＡＦと、行
先フィールドＤＥＦを含む。データフィールドＤＡＦ
は、複数のデータレジスタＤＡＲを含み、行先フィール
ドＤＥＦは、複数の行先レジスタＤＥＲを含む。図２に
おいて同一行に配置されるレジスタがこのレジスタファ
イルの１エントリーを構成する。データレジスタＤＡＲ
のデータが読出されて第１または第２の演算器群へ与え
られたとき同様に関連の行先レジスタＤＥＲの内容が読
出され書込／読出制御部ＲＷＣへ与えられる。書込／読
出制御部ＲＷＣは、第１または第２の演算器群からの出
力データをこの行先レジスタＤＥＲからの行先情報に従
って対応のデータレジスタへ書込む。書込／読出制御部
ＲＷＣはデータレジスタＤＡＲおよび行先レジスタＤＥ
Ｒそれぞれ独立にその書込／読出を制御することができ
る。

【００２８】レジスタファイル１０はさらに、この書込
／読出制御部ＲＷＣの動作を制御するプログラムコント
ロール部１００を含む。プログラムコントロール部１０
０は、このフィルタ装置が実現するフィルタ処理内容を
決定するプログラムを格納するプログラムメモリＰＭ
と、このプログラムメモリＰＭに格納されたプログラム
に従って書込／読出制御部ＲＷＣの動作を制御するシー
ケンスコントローラＳＣを含む。この書込／読出制御部
ＲＷＣは、したがってシーケンスコントローラＳＣの出
力情報に従って、順次、または並列にレジスタファイル
ＲＦの内容の書込および読出、ならびにバス接続制御を
実行する。

【００２９】図２においては、入力部２０および出力部
３０はともに書込／読出制御部ＲＷＣを介してデータの
入出力を行なうように示されている。これは書込／読出
制御部ＲＷＣが入出力インタフェース回路の機能をも併
せて備えるためである。さらに図２においては、入力部
２０および出力部３０はシーケンスコントローラＳＣの
制御を受けるように示される。これはプログラムメモリ
ＰＭに書込まれたプログラムに従って入力部２０が入力
データＩＮを書込むデータレジスタを特定するアドレス
および出力部３０が出力データＯＵＴを生成するためデ
ータフィルタＤＡＦの特定のデータレジスタＤＡＲを指
定するアドレスをそれぞれこのシーケンスコントローラ
ＳＣの制御の下に設定されることを示すためである。シ
ーケンスコントローラＳＣが入力部２０および出力部３
０にこのレジスタファイルＲＦ内のデータレジスタのア
ドレスを設定することはなく、書込／読出制御部ＲＷＣ
がシーケンスコントローラＳＣの制御の下に入力部２０
および出力部３０とデータの入出力を行なう構成とされ
てもよい。このとき、書込／読出制御部ＲＷＣはシーケ
ンスコントローラＳＣの制御の下に入力データＩＮの書
込および出力データＯＵＴの読出をレジスタファイルＲ
Ｆに対して実行する。

【００３０】プログラムメモリＰＭへは、外部からプロ
グラムを書込むことができる（この書込経路は示さ
ず）。

【００３１】また図２においては、レジスタファイル１
０内部にプログラムコントローラ１００が設けられるよ
うに示されている。このプログラムコントローラ１００
は、レジスタファイル１０の外部に設けられて装置外部
から書込／読出制御部ＲＷＣを制御する構成が用いられ
てもよい。

【００３２】［レジスタの構成］図３は、レジスタファ
イルの構成および接続形態を示す図である。図３におい
て、レジスタファイル１０は、１エントリーとしてデー
タレジスタＤＡＲと行先レジスタＤＥＲを含む。

【００３３】このデータレジスタＤＡＲのレジスタの配
置は、命令ｉｉｒおよび命令ｆｉｒに従ってその意味が
変更される。命令ｉｉｒは、ＩＩＲフィルタ処理を実行
するための命令であり、命令ｆｉｒはＦＩＲフィルタ処
理を実行するための命令である。図３においては、この
命令ｉｉｒが指定されたときのレジスタの配置を示す。

【００３４】図３において、データレジスタＤＡＲは、
処理されるべきデータを格納するＡ１レジスタ、Ａ２レ
ジスタ、Ｃレジスタ、入力データを格納するＢレジス
タ、乗算結果（Ｘの計算結果）を格納するＸレジスタ、
処理データを格納するＤレジスタを含む。

【００３５】Ａ１レジスタおよびＣレジスタに格納され
たデータは、第１の演算器群４０に含まれる乗算器１へ
与えられる。乗算器１の乗算結果（Ｘの計算結果）は書
込回路６２を介して同じエントリー内のＸレジスタへ格
納される。

【００３６】Ｂレジスタ、ＸレジスタおよびＤレジスタ
の格納するデータは第２の演算器群５０に含まれる加算
シフト複合演算器２へ与えられる。加算シフト複合演算
器２は、加算器２２と、加算器２２の出力を所定ビット
シフトするシフト回路２４を含む。ＢレジスタおよびＸ
レジスタの格納するデータが加算器２２へ与えられる。
Ｄレジスタの格納するデータはシフト回路２４における
シフトビット数を決定する。シフト回路２４は、そのシ
フト数がプログラマブルな回路であり、そのシフト操作
により除算を実行する。

【００３７】行先レジスタＤＥＲは、加算シフト複合演
算器２の出力を格納する位置を示す行先情報を格納する
Ｅレジスタと、Ａ１レジスタのデータを書込むレジスタ
を特定する行先情報を格納するＦレジスタを含む。この
ＥレジスタおよびＦレジスタはそれぞれ複数の行先を特
定することができる。ＥレジスタおよびＦレジスタの格
納する行先情報はプログラム可能であり、プログラムメ
モリＰＭ（図２参照）に格納された命令に従ってシーケ
ンスコントローラＳＣおよび書込／読出制御部ＲＷＣの
制御の下に対応の行先情報がプログラムされる。

【００３８】図３においては、さらにこのデータの書込
および読出を実行するために書込回路６１、６２および
６３が示される。書込回路６１は、Ｆレジスタに格納さ
れた行先情報をデコードし、対応のレジスタへＡ１レジ
スタの格納するデータを書込む。書込回路６２は乗算器
１の出力を同一エントリー内のＸレジスタへ書込む。書
込回路６３は、Ｅレジスタに格納された行先情報をデコ
ードし、加算シフト複合演算器２の出力を対応のレジス
タへ書込む。この書込回路６１、６２および６３は図２
に示す読出／制御部ＲＷＣに含まれる。また、このデー
タレジスタＤＡＲおよび行先レジスタＤＥＲからのデー
タ読出は、それぞれ独立に図２に示す読出／書込制御部
ＲＷＣにより実行される。各レジスタは読出／書込制御
部ＲＷＣの制御の下にそれぞれ対応のデータバスに接続
される。このレジスタとデータバスとの接続はプログラ
ムにより決定される。

【００３９】上述のようにレジスタファイルにおける１
エントリーのレジスタにおいて、各レジスタはどの演算
に利用されるかはプログラムにより固定的に設定され
る。すなわちＡレジスタおよびＣレジスタは乗算用のデ
ータを格納するために利用され、ＢレジスタおよびＤレ
ジスタは加算シフト複合演算のために利用される。それ
ら以外の演算には利用されない。また、各レジスタに
は、初期値および読出専用の定数を格納することができ
る。このレジスタからのデータの書込および読出は単一
代入／単一読出（１回限りの書込および読出）のルール
に従って実行される。定数が格納されたレジスタは、書
込は行なわれず、その定数を複数回読出すことができ
る。

【００４０】また、行先レジスタＤＥＲに含まれるＥレ
ジスタおよびＦレジスタの行先情報はプログラム可能で
ある。したがって、任意の構造のフィルタを容易に構成
することができる。

【００４１】図４はｆｉｒ命令によるレジスタの接続構
成を示す図である。命令ｆｉｒの場合、データレジスタ
ＤＡＲは、Ａレジスタ、Ｃレジスタ、Ｂレジスタ、Ｘレ
ジスタ、およびＤレジスタを含む。ＣレジスタおよびＢ
レジスタの格納するデータは乗算器１へ与えられる。す
なわち、ＣレジスタおよびＢレジスタは乗算のためにの
み利用されるデータを格納する。Ａレジスタ、Ｘレジス
タおよびＤレジスタに格納されるデータは、加算シフト
複合演算器２へ与えられる。Ｘレジスタへは、この乗算
器１の乗算結果が書込回路６２を介して書込まれる。

【００４２】上述のように、ｆｉｒ命令においても、各
データレジスタは予め定められた演算のためにのみ利用
される。

【００４３】行先レジスタＤＥＲは、Ｂレジスタに格納
されたデータを書込むレジスタを特定する行先情報を格
納し、Ｆレジスタは加算シフト複合演算器２の出力デー
タを格納するレジスタを特定する行先情報を格納する。

【００４４】このｆｉｒ命令においても、各レジスタに
は初期値および読出専用の定数を置くことができる。各
レジスタ（データレジスタ）に対しては単一代入／単一
読出のルールに従ったデータの書込および読出が行なわ
れる（読出専用の定数を除く）。

【００４５】ＥレジスタおよびＦレジスタに格納される
データはプログラム可能である。したがって、このｆｉ
ｒ命令の場合においてもフィルタの構成を容易に変更す
ることができる。

【００４６】この図３および図４に示すレジスタはレジ
スタファイルにおける１エントリーを構成する。１エン
トリーは、１つのｉｉｒ命令またはｆｉｒ命令に対応す
る。命令により各レジスタと乗算器および加算シフト複
合演算器との間の接続が決定される。

【００４７】図５は、ｉｉｒ命令およびｆｉｒ命令両者
を実現するためのレジスタファイルの１エントリーの構
成およびレジスタ間の接続を示す図である。図５におい
て、レジスタファイルが１エントリーとして、図３に示
す構成と同様、データレジスタＤＡＲがＡ１レジスタ、
Ａ２レジスタ、Ｃレジスタ、Ｂレジスタ、Ｘレジスタ、
およびＤレジスタを含む。行先レジスタＤＥＲはＥレジ
スタおよびＦレジスタを含む。

【００４８】命令ｆｉｒおよび命令ｉｉｒに従って演算
器群４０および５０へ与えられるデータを切換えるため
にスイッチ回路７１、７２および７３が設けられる。ス
イッチ回路７１は、命令ｆｉｒおよびｉｉｒに従ってＡ
１レジスタおよびＢレジスタの伝達経路を切換える。す
なわち、スイッチ回路７１は、ｆｉｒ命令の場合にはＢ
レジスタのデータを左出力Ｌへ出力し、Ａ１レジスタの
格納データを右出力Ｒへ伝達する。スイッチ回路７１
は、ｉｉｒ命令の場合には、Ｂレジスタの格納データを
右出力Ｒへ伝達しＡ１レジスタの格納データを左出力Ｌ
へ伝達する。

【００４９】スイッチ回路７２は、ｆｉｒ命令の場合に
はスイッチ回路７１の左出力Ｌから与えられたデータを
左出力Ｌへ伝達し、ｉｉｒ命令の場合には与えられたデ
ータを右出力Ｒへ伝達する。スイッチ回路７３はスイッ
チ回路７２と同様の動作を行ない、ｆｉｒ命令の場合に
は入力データを左出力Ｌへ伝達し、ｉｉｒ命令の場合に
は入力データを右出力Ｒへ伝達する。

【００５０】図５においては、スイッチ回路７２および
７３へ行先レジスタＤＥＲに含まれるＥレジスタおよび
Ｆレジスタの格納データが伝達されるように示されてい
る。すなわち、スイッチ回路７２および７３がこのスイ
ッチ回路７２および７３が行先情報をデコードし、デー
タ伝達線を振分ける機能を備えるように示される（図３
および図４に示す書込回路の機能を備える）。これは、
スイッチ回路７２および７３は単にデータ伝達経路を切
換える機能のみを備え、そのスイッチ回路の出力に図３
および図４に示す書込回路６１、および６３が設けられ
る構成が利用されてもよい。

【００５１】この図５に示すようにスイッチ回路７１、
７２および７３のデータ伝達経路を命令ｉｉｒおよびｆ
ｉｒに従って切換えることにより、同一のレジスタ構成
を用いてｆｉｒ命令およびｉｉｒ命令いずれを実行する
ことができＦＩＲフィルタおよびＩＩＲフィルタいずれ
をも実現することができ、かつまた両者を組合わせた結
合型フィルタをも構成することができる。

【００５２】［命令ブロック構造］ｉｉｒ命令およびｆ
ｉｒ命令はデータフロー形式で表現される。以下、この
命令の記述および内部構造について説明する。

【００５３】図６はｉｉｒ命令の記述および内部構造を
示す図である。図６（Ａ）において、ｉｉｒ命令は４入
力２出力命令である。入力Ａ、Ｂ、ＣおよびＤは、図３
に示すレジスタに対応し、また出力ＥおよびＦはレジス
タＥおよびＦに対応する。入力データとしては、初期値
または定数が含まれてもよい。

【００５４】図６（Ｂ）において、ｉｉｒ命令は、４つ
のノード８１、８２、８３および８４を含む。ノード８
１は加算ノードであり、ノード８２は乗算を行なうノー
ドである。ノード８３はデータを所定ビットシフトさせ
るシフト演算を行なうノードであり、ノード８４は与え
られたデータ所定時間遅延させる遅延（Ｚ^-1）を実行す
るノードである。

【００５５】ノード８１は、乗算ノード（Ｘノード）の
出力とＢ入力に与えられたデータを加算する。ノード８
２は、Ｃ入力とノード８４の出力またはＡ１入力とを乗
算する。ノード８３は、ノード８１（加算ノード：＋ノ
ード）の出力をＤ入力に与えられたビット数だけシフト
させる。ノード８４はＡ２入力を所定時間（１Ｔ：Ｔは
１サンプリング期間）遅延させる。入力Ａ１およびＡ２
はどちらか一方が入力される。同時に入力Ａ１およびＡ
２が与えられることは禁止される。ノード８４の出力が
Ｆ出力（Ｆレジスタの行先情報が特定するレジスタ）へ
伝達され、ノード８３の出力がＥ出力（Ｅレジスタの行
先情報が特定するレジスタ）へ伝達される。

【００５６】図３に示す構成においては、ノード８４の
実行する遅延（Ｚ^-1）を実現する演算器は示されていな
い。これは等価的にデータレジスタＤＡＲにおけるＡ２
レジスタからＡ１レジスタへのデータ転送により実現さ
れる（図３においてＡ２レジスタからＡ１レジスタへの
矢印で示す）。

【００５７】図７は、ｆｉｒ命令の記述および構造を示
す図である。図７（Ａ）において、ｆｉｒ命令は、４入
力２出力の命令で表現される。入力Ａ、Ｂ、ＣおよびＤ
は、図４に示すＡレジスタ、Ｂレジスタ、Ｃレジスタお
よびＤレジスタに対応し、Ｅ出力およびＦ出力はＥレジ
スタおよびＦレジスタの格納する行先情報が特定する行
先へ結合されることを示す。

【００５８】図７（Ｂ）において、ｆｉｒ命令は、その
内部構造として、乗算（Ｘ）を行なうノード９１と、加
算（＋）を行なうノード９２と、所定ビット入力データ
をシフトさせる操作を行なうノード９３と、ノード９３
の出力を所定時間遅延させる遅延操作（Ｚ^-1）を行なう
ノード９４を含む。ノード９１は、入力ＢおよびＣの乗
算を行なう。ノード９２は、乗算器９１の出力と入力Ａ
との加算を行なう。ノード９３は、加算ノード９２の出
力をＤ入力が指定するビット数シフトさせて出力する。
ノード９４はノード９３の出力を１サンプリング期間遅
延させて出力する。

【００５９】図６（Ｂ）に示す加算ノード（８１，９
２）およびシフト操作ノード（８３および９３）は図１
に示すように加算シフト複合演算器として１つの演算器
で表現される。

【００６０】図６および図７に示すｉｉｒ命令およびｆ
ｉｒ命令の内部構造はそれぞれＩＩＲフィルタおよびＦ
ＩＲフィルタの単位構造に対応する。次に一般的なフィ
ルタをこの命令ｉｉｒおよびｆｉｒが示す内部構造へ分
解する方法について説明する。

【００６１】［フィルタのプログラム実施例］まずデジ
タルフィルタの構成の基本について説明する。

【００６２】標本化周期Ｔで標本化された入力系列を
｛ｘｎ｝＝ｘ０、ｘ１、ｘ２、…ｘｎ…とし、フィルタ
の出力系列を｛ｙｎ｝＝ｙ０、ｙ１、ｙ２、…ｙｎ…と
する。一般に、このデジタルフィルタにおいては入力系
列｛ｘｎ｝と出力系列｛ｙｎ｝とは差分方程式を用いて
以下のように関係付けられる。

【００６３】ｙｎ＝Σａｋ・ｘ_n-k −Σｂｋ・ｙ_n-k ここで、第１項の総和はｋ＝０〜Ｍに対して行なわれ、
第２項の総和はｋ＝１〜Ｎに対して実行される。

【００６４】すなわち、時刻ｔ＝ｎＴにおけるフィルタ
の出力ｙｎは、入力ｘ_n-M からｘｎの（Ｍ＋１）個の過
去および現在の入力と、出力ｙ_n-N からｙ_n-1 までのｎ
個の過去のフィードバックされた出力（係数ｂｋが０で
ない場合）との差分により決定される。

【００６５】通常この入力系列｛ｘｎ｝および出力系列
｛ｙｎ｝はｚ変換される。ｚ変換により、標本値入力系
列｛ｘｎ｝は、 Ｘ（ｚ）＝Σｘｎ・ｚ^-n と表現される。総和はｎ＝０から無限大に対して実行さ
れる。ｚ^-1は単位遅延演算子と呼ばれる。このｚ変換に
より、出力Ｙ（Ｚ）は、 Ｙ（ｚ）＝Ａ（ｚ）・Ｘ（ｚ） と表現される。Ｈ（ｚ）は伝達関数と呼ばれる。上述の
式において、係数ｂｋがすべて０の場合には、出力信号
ｙｎは、過去の出力信号を用いないで決定される。この
フィルタ処理を実現するデジタルフィルタは非巡回型デ
ジタルフィルタと呼ばれ、トランスバーサルフィルタ
（遅延素子の各タップ出力の加重和を得る構成）が一般
に古くから知られている。

【００６６】一方、係数ｂｋのうち少なくとも１個０で
ない係数が存在する場合、すなわち過去の出力が現在の
出力に影響を及ぼす場合この構成は巡回型デジタルフィ
ルタと呼ばれる。巡回型フィルタの伝達関数を指数に展
開すると、通常はｚ^-1の無限級数で表現される。すなわ
ちインパルス入力に対して出力が無限に続く。このため
この巡回型フィルタを無限インパルス応答フィルタ（Ｉ
ＩＲフィルタ）と呼ぶ。一方、非巡回型フィルタでは、
この伝達関数の級数は有限である。このため非巡回型フ
ィルタは有限インパルス応答フィルタ（ＦＩＲフィル
タ）と呼ばれる。

【００６７】まず、代表的なフィルタの構成について説
明し、次にこれを図６に示す命令構造に分解する手順に
ついて説明する。まず２次のＩＩＲフィルタを構成する
場合について説明する。２次のＩＩＲフィルタは、遅延
が２次項まであるフィルタを指す。

【００６８】図８は２次ＩＩＲフィルタの構成と命令へ
の分解手順を示す図である。図８において、２次ＩＩＲ
フィルタは、縦列接続された加算器１０１、１０２、１
０３、および１０４と、加算器１０４の出力を係数４で
除算する除算器１０５を含む。ＩＩＲフィルタはさら
に、加算器１０２の出力を１サンプリング周期遅延させ
る遅延回路１０５と、遅延回路１０５の出力に所定の係
数０．６を乗算して加算器１０２へ与える乗算器１０６
と、遅延回路１０５の出力に係数０．７を乗算して加算
器１０３へ与える乗算器１０７と、遅延回路１０５の出
力をさらに１サンプリング期間遅延させる遅延回路１０
８と、遅延回路１０８の出力に係数０．５乗算して加算
器１０１へ与える乗算器１０９と、遅延回路１０８の出
力に係数０．８を乗算して加算器１０４へ与える乗算器
１１０を含む。

【００６９】この図８に示す２次ＩＩＲフィルタを、次
に図６に示すｉｉｒ命令に分解する。ｉｉｒ命令は、加
算（＋）操作、シフト操作、乗算操作（Ｘ）、および遅
延操作を含む。シフト操作により除算を実行することが
できる。この図８に示す２次ＩＩＲフィルタを加算、シ
フト、乗算および遅延の単位に分割する。

【００７０】すなわち、加算器１０１、遅延回路１０
８、および乗算器１０９を、第１のｉｉｒ命令で表現す
る。加算器１０２、遅延回路１０５、および乗算器１０
６を、第２のｉｉｒ命令で表現する。加算器１０３およ
び乗算器１０７を第３のｉｉｒ命令で表現する。加算器
１０４、除算器１０５および乗算器１１０を第４のｉｉ
ｒ命令で表現する。この第１ないし第４のｉｉｒ命令＃
１〜＃４をフローグラフで表わすと図９に示す記述が得
られる。

【００７１】乗算器１０６、１０７、１０９および１１
０の乗算係数はそれぞれの命令におけるＣ入力へ与えら
れる定数により表現される。

【００７２】図９において、ＩＩＲフィルタは、４つの
縦列接続されたｉｉｒ命令＃１〜＃４により表現され
る。第１のｉｉｒ命令＃１は、Ａ入力に、第２のｉｉｒ
命令＃２のＦ出力を受け、Ｂ入力に外部からの入力デー
タを受け、Ｃ入力に定数０．５を受け、Ｄ入力に定数０
を受ける。第１のｉｉｒ命令＃１のＡ入力には図６に示
すＡ２入力が利用される。

【００７３】第２のｉｉｒ命令＃２は、自身のＦ出力を
Ａ入力に受け、第１のｉｉｒ命令＃１のＥ出力をそのＢ
入力に受け、Ｃ入力に定数０．６を受け、Ｄ入力に定数
０を受ける。第２のｉｉｒ命令＃２はそのＡ入力とし
て、Ａ２入力を利用する。

【００７４】第３のｉｉｒ命令＃３は、そのＡ入力に第
２のｉｉｒ命令＃２のＦ出力を受け、Ｂ入力に第２のｉ
ｉｒ命令＃２のＥ出力を受け、そのＣ入力に定数０．７
を受け、Ｄ入力に定数０を受ける。第３のｉｉｒ命令＃
３は、そのＡ入力としてＡ１入力を利用する。

【００７５】第４のｉｉｒ命令＃４は、そのＡ入力に、
第１のｉｉｒ命令のＦ出力を受け、そのＢ入力に、第３
のｉｉｒ命令＃３のＥ出力を受け、そのＣ入力に定数
０．８を受け、Ｄ入力に定数２を受ける。第４のｉｉｒ
命令＃４のＥ出力からフィルタ処理結果が出力される。

【００７６】ｉｉｒ命令のＤ入力は、シフト操作におけ
るシフトビット数を決定するデータが与えられる。この
シフト操作によりデータの割算が実現される。図８に示
すフィルタ構成においては、除算操作は除算器１０５に
おいてのみ実行されている。この係数４による除算は、
２ビット下位方向へデータをシフトさせることにより実
現される。したがって、第４のｉｉｒ命令＃４のＤ入力
に対して定数２が与えられる。残りのｉｉｒ命令＃１〜
＃３に対しては除算操作は実行されないため、それぞれ
のＤ入力へは定数０が与えられる。

【００７７】図１０は、図９に示すフローグラフをテキ
スト形式で記述したプログラムを示す図である。図１０
において右端の番号１〜６はプログラム番号を示し、左
端の番号０〜４はレジスタファイルにおける行番号（エ
ントリー番号）を示す。この行番号はデータの行先を示
す行の番号と１対１に対応する。次にプログラムの内容
について説明する。

【００７８】（１） プログラム番号１の「ｉｎｉｔｉ
ａｌ」は初期値の宣言を示す。「１（Ａ２）＝０」は、
第１のｉｉｒ命令＃１のＡ２レジスタの格納値、すなわ
ち遅延操作Ｚ^-1の入力初期値が０であることを示してい
る。

【００７９】また「２（Ａ２）＝０」は、第２のｉｉｒ
命令＃２のＡ２レジスタの初期値が０であることすなわ
ちその操作（Ｚ^-1）の初期値が０であることを示す。

【００８０】（２） プログラム２の「ｉｎｐｕｔ」は
外部からのデータ入力を示す。「１（Ｂ）」はこの入力
データを第１のｉｉｒ命令＃１に対応する第１行のレジ
スタＢに格納することを示す。

【００８１】（３） プログラム番号３の「ｉｉｒ」は
ｉｉｒ命令を示す。ｉｉｒ（ ，，０．５，０）はｉｉ
ｒ命令に利用される定数を示す。括弧内の値は、各入力
の定数すなわちｉｉｒ（Ａ２，Ｂ，Ｃ，Ｄ）の対応の入
力に対する定数を表わす。プログラム番号３のプログラ
ムにおいては以下のことが示される。

【００８２】Ａ２入力に対しては定数値は設定されない
（変数のみ）。Ｂ入力に対しても定数値は設定されな
い。Ｃ入力に対しては定数０．５が設定される。Ｄ入力
に対しては定数０が設定される。定数値が存在しない場
合は「，」のみで示す。すなわち、第１のｉｉｒ命令
（プログラム番号１）に対しては、乗算係数として０．
５が設定され、またシフトビット数としては０が設定さ
れシフト動作が行なわれず、除算が行なわれないことを
示す。

【００８３】「２（Ｂ）！４（Ｈ）」はこのｉｉｒ命令
のデータの行先を示し、括弧の前に付された番号が行先
行数すなわち、Ｅ出力およびＦ出力の行先を示してお
り、このＥ出力とＦ出力の行先は！により区別される。
プログラム番号３においては以下のことが示される。

【００８４】２（Ｂ）：Ｅ出力は２行目の第２のｉｉｒ
命令のＢ入力へ与えられる。Ｆ出力は第４行の第４のｉ
ｉｒ命令のＡ１入力へ与えれられる。

【００８５】（４） プログラム番号４についてはｉｉ
ｒ命令の各定数はプログラム番号３のｉｉｒ命令のそれ
らと同様である。データ出力先として複数個存在する。
すなわち、Ｅ出力は第２行のＡ２入力へ与えられかつ第
３行のｉｉｒ命令のＢ入力へ与えられる。第１ないし第
４のｉｉｒ命令はレジスタファイルにおける各行と対応
しており、したがって、レジスタファイルの第２行およ
び第３行のＡ２レジスタおよびＢレジスタへこの第２の
ｉｉｒ命令のＥ出力が伝達されることを示す。

【００８６】Ｆ出力は第１のｉｉｒ命令のＡ２入力およ
び第３のｉｉｒ命令のＡ１入力へ伝達される。すなわち
レジスタファイルにおける第１行および第３行のＡ２レ
ジスタおよびＡ１レジスタへこの第２のｉｉｒ命令のＦ
出力が入力される。

【００８７】（５） プログラム番号５のｉｉｒ命令に
ついてはその定数およびＥ出力の定義については上で説
明したものと同じである。「ａｂｓｏｒｂ」は、行先が
ないことを示す。すなわち第３のｉｉｒ命令のＦ出力は
出力されないことを示す。

【００８８】（６） プログラム番号６においてｉｉｒ
命令の定義およびＦ出力の行先については上の第３のｉ
ｉｒ命令の場合と同様である。「ｏｕｔｐｕｔ」はこの
第４のｉｉｒ命令のＥ出力が出力データとして装置外部
へ出力されてフィルタ処理結果を示すデータとして利用
されることを示す。

【００８９】このテキスト形式で記述されたプログラム
はレジスタファイルの各行にそれぞれ対応する。すなわ
ち、第１ないし第４のｉｉｒ命令はそれぞれレジスタフ
ァイルの第１行ないし第４行のエントリーに対応する。
このプログラムに従ってレジスタファイルへのデータの
書込および読出が実行される。

【００９０】［フィルタ装置の具体的動作］次に具体的
な動作を以下の順序で説明する。

【００９１】（ａ）動作の規則を説明する。（ｂ）レジ
スタの状態を実行順序に従って示す。（ｃ）実行効率を
調べ、無駄なオーバーヘッドが生じていないことを実証
する、および（ｄ）複数（４つ）の演算器を持った場合
の動作を説明する。

【００９２】「基本ルール」 （１）Ａ２レジスタ、Ａ１レジスタおよびＢレジスタに
は初期値が格納される。これらのレジスタＡ２、Ａ１お
よびＢの格納データは新しく入力されたデータにより更
新される。ＣレジスタおよびＤレジスタに格納される定
数は更新されない。定数でない場合には新しく与えられ
る入力データにより更新される。定数でないか否かはｉ
ｉｒ命令により決定される。

【００９３】（２） すべてのレジスタの値は１回書込
１回読出に限定される。すなわち単一代入単一読出のル
ールが適用される。ただし定数を除く。

【００９４】（３） レジスタＡ１に格納されたデータ
と加算シフトを含む演算器の計算結果を複数かつ任意の
行へ書込むことができる（プログラム可能である）。こ
の行先はそれぞれＥ出力およびＦ出力としてプログラム
（図１０参照）時において各命令に対応してプログラム
により指定される。

【００９５】（４） 加算シフト複合演算を除く演算の
結果は予め定められたレジスタに書込まれる（Ｘレジス
タ）。

【００９６】以下に説明する計算の実施例においては第
１の演算器群４０は１個の乗算器を含み、第２の演算器
群５０は１個の加算シフト複合演算器を含むと想定す
る。

【００９７】「計算のルール」 （１） 演算は、行番号すなわちプログラム番号にかか
わらずデータが揃ったものから順次実行される。

【００９８】（２） 演算は、加算シフト、次いで乗算
の優先順位で実行される。 （３） 同じ演算に対するデータが同時に揃った場合に
は行番号の逆順にその演算が実行される。すなわち行番
号の大きい方の命令に従った演算が先に実行される。

【００９９】（４） Ａ２レジスタからＡ１レジスタへ
のデータの移動（遅延の表現）およびＦ出力におけるデ
ータのコピー（Ｆレジスタが複数の行先情報を含む場
合）は、すべて演算の前に実行される。 （５） 行先が複数存在する場合には、行先がすべて空
いていない状態でない限りその演算は実行されない。す
なわち演算は、行先が空いておりかつデータが揃った場
合に実行される。以下の説明においては加算シフト複合
演算のＥ出力および乗算操作結果のＦ出力による転送の
場合にこのルールが適用される。

【０１００】（６） 後の演算が前の演算より優先され
ることはない（演算順序における追越しは生じない）。

【０１０１】次にこの図８に示す２次ＩＩＲフィルタ処
理動作を実行する際のレジスタファイル内のデータの動
きについて説明する。

【０１０２】図１１は、レジスタの初期状態と各レジス
タと演算器との関係を示す図である。レジスタの初期状
態は図１０に示すプログラムが書込まれ、内部状態が初
期設定された状態を示す。この状態において、Ｃレジス
タおよびＤレジスタにはそれぞれ定数が書込まれる。Ａ
１レジスタおよびＣレジスタは乗算器に結合される。Ｂ
レジスタおよびＸレジスタは加算器へ結合され、Ｄレジ
スタはシフト回路へ結合される。Ａ１レジスタから読出
されたデータはＦレジスタに格納された行先情報に従っ
て対応のレジスタへ書込まれる。

【０１０３】シフト回路すなわち加算シフト複合演算器
の出力はＥレジスタに格納された行先情報に従って対応
のレジスタに書込まれる。この図１１において左端に示
す番号はレジスタファイルにおける行番号を示しかつ図
１０に示す各プログラムの行番号と１対１に対応する。
１行ないし４行のＥ１レジスタにはデータ１、０、０、
および１が初期値として格納されている。この格納デー
タは単なる一例であり、フィルタ処理動作実行時におい
てはこのＡ１レジスタに初期設定された値は無効データ
として処理される。

【０１０４】図１２は、第１サイクルの動作を示す図で
ある。図１２（Ａ）において、第１行のＢレジスタへデ
ータ“１”が格納される。この入力動作と並行して、第
４行のＡ１レジスタのデータ“１”を用いた乗算が行な
われ、その乗算結果がＸレジスタへ格納される。

【０１０５】すなわち、図１２（ｂ）に示すようにブロ
ック＃１の加算器の入力にデータ“１”が与えられ、ま
たブロック＃４の加算器の入力にデータ“０．８”が与
えられる。

【０１０６】図１３は、第２サイクルの実行動作時にお
けるレジスタの内容およびそのときのデジタルフィルタ
におけるデータの分布状態を示す図である。図１３
（Ａ）において、入力部からは新たにデータは与えられ
ず、入力待ち状態となる。第４行のエントリーにおいて
は、ＢレジスタとＸレジスタにデータが揃ったため、加
算シフト動作が実行される。第４行に対応する命令の結
果はＥレジスタの内容で決定されるレジスタに書込まれ
る。第４のｉｉｒ命令のＥレジスタには「出力」が指定
される。したがって、データ“０．２”が外部に出力さ
れる。

【０１０７】一方、第３行のエントリーにおいては、Ａ
１レジスタのデータ“０”とＣレジスタのデータ０．７
との乗算が実行され、その乗算結果が対応のＸレジスタ
に格納される。

【０１０８】ここで、図においてレジスタにおいて空欄
の部分はその格納データが消費されたことを示す。単一
代入単一読出のルールに従ってレジスタファイルへのデ
ータの書込および読出が実行されているため、書込まれ
かつ読出されたれデータは再び利用されないからであ
る。以下の説明においても同様とする。

【０１０９】この図１３（Ａ）に示すデータの状態をデ
ジタルフィルタにおけるデータに対応付けると図１３
（Ｂ）に示すようになる。すなわち、ブロック＃４にお
いて、加算器において０と０．８とが加算され次いでシ
フト操作による除算が行なわれ、０．２が出力される。

【０１１０】ブロック＃３においては、その乗算器にお
いて係数０．７と０との乗算が行なわれ、その乗算結果
“０”が加算器へ与えられる。乗算操作と加算シフト複
合操作は互いに異なる演算器により実行されるため、互
いに並列に実行することができる。

【０１１１】図１４は、第３実行サイクルおけるレジス
タの内容およびフィルタにおけるデータの配置を示す図
である。図１４（ａ）に示すように、第３のｉｉｒ命令
における加算シフト操作結果が第４行のＤレジスタへ書
込まれ、一方第２行のｉｉｒ命令のＡ１レジスタとＣレ
ジスタのデータの乗算が行なわれその乗算結果が第２行
のＸレジスタに格納される。

【０１１２】すなわち図１４（Ｂ）に示すように、ブロ
ック＃２の加算器の入力“０”が確定状態となり、また
ブロック＃４の加算器の入力、すなわちプログラム＃３
の加算器出力が“０”に確定する。

【０１１３】図１５は、第４実行サイクルにおけるデー
タレジスタの内容とそのときのデジタルフィルタにおけ
る確定データの分布を示す図である。図１５（Ａ）にお
いて、第１行のＡ１レジスタおよびＣレジスタに格納さ
れたデータの乗算が行なわれその乗算結果がＸレジスタ
に格納される。すなわち、図１５（Ｂ）に示すように、
ブロック＃１における乗算器の乗算結果が確定し、ブロ
ック＃１の加算器の入力が確定する。次いで、遅延素子
の操作を実現するためにデータのコピーが実行される。

【０１１４】図１５（Ａ）において、第２行のＢレジス
タおよびＸレジスタのデータは確定している。したがっ
て、第１行のＡ１レジスタとＣレジスタの乗算と並行し
て加算されたシフト操作を実行できるように思われる。
しかしながらこの場合計算ルールにおいて後からの演算
は前の演算よりも優先されないというルールに従って、
この第２行のＢレジスタとＸレジスタのデータの加算お
よびシフト動作は行なわれない。

【０１１５】図１６は、遅延操作を実現する際のレジス
タのデータの動きを示す図である。図１６（Ａ）におい
て、まず第１行のＡ２レジスタのデータ“０”が第１行
および第４行のＡ１レジスタへコピーされる。これによ
り、ブロック＃１に含まれる遅延素子の操作が実現され
る。

【０１１６】図１６（Ｂ）において、次いで第２行のＡ
２レジスタのデータが第１行のＡ２レジスタと、第２行
および第３行のＡ１レジスタへコピーされる。これによ
りブロック＃２における遅延素子の遅延操作が実現され
る。デジタルフィルタにおける各乗算器の入力が確定す
る。

【０１１７】図１６（Ｃ）において、第２行のＢレジス
タおよびＸレジスタのデータに対し加算シフト演算が実
行され、この演算結果は第２行のＡ２レジスタおよび第
３行のＢレジスタへ格納される。これは、ブロック＃２
において加算が行なわれ、その加算結果が遅延素子入力
およびブロック＃３の加算器入力へ与えられて確定状態
となったことを示す。

【０１１８】図１７は、図１６に示す動作に続く操作に
おけるデータレジスタにおけるデータの配置を示す図で
ある。図１７（Ａ）において、第４行のＡ１レジスタお
よびＣレジスタのデータの乗算が行なわれその乗算結果
がＸレジスタに格納される。これはブロック＃４におけ
る乗算器の出力が確定した状態に対応する。

【０１１９】図１７（Ｂ）に示すように、上述のコピー
動作、加算およびシフト演算操作、および乗算操作を順
次実行すると、最終的にデータとしては、第３行のＢレ
ジスタおよび第４行のＸレジスタのデータが確定した状
態となる。すなわち、上述の操作を実行することにより
図１７（Ｃ）に示すごとくブロック＃３における加算器
の入力およびブロック＃４における乗算器出力が確定し
た状態となる。この上述のコピー動作は常に遅延操作を
実行する場合行なわれる。以下の説明においてはこの図
１６（Ａ）ないし図１７（Ａ）に示す操作は省略し、図
１７（Ｂ）に示す最終状態のみを示す。

【０１２０】図１８は、第６実行サイクルにおけるデー
タのデータレジスタにおける配置およびデジタルフィル
タにおける確定データの状態を示す図である。図１８
（Ａ）に示すように、第３行のＡ１レジスタおよびＣレ
ジスタの乗算が行なわれその乗算結果が第３行のＸレジ
スタに書込まれる。この乗算操作と並行して、第４行の
ＢレジスタおよびＸレジスタを用いた加算シフト演算操
作が実行され、その演算結果のデータ“０”が出力デー
タとして出力される。

【０１２１】図１９は、第７実行サイクル時におけるレ
ジスタファイルにおけるデータの配置およびデジタルフ
ィルタにおける対応のデータの配置状態を示す図であ
る。図１９（Ａ）に示すように、第２行のＡ１レジスタ
とＣレジスタのデータを用いた乗算が行なわれ、該乗算
結果がＸレジスタに格納される。この乗算操作と並行し
て、第３行のＢレジスタとＸレジスタの加算およびシフ
ト演算操作が実行され、この演算操作結果が第４行のＢ
レジスタに格納される。

【０１２２】すなわち図１９（Ｂ）に示すように、ブロ
ック＃２における加算器の入力すなわち乗算器の出力が
確定しかつブロック＃４の加算器の入力すなわちブロッ
ク＃３の出力が確定状態となる。

【０１２３】図２０は第８実行サイクルにおけるデータ
レジスタにおけるデータの配置およびそのときのデジタ
ルフィルタにおけるデータの配置形態を示す図である。
図２０（Ａ）において次の入力データ“２”が第１行の
Ｂレジスタへ格納される。この格納と並行して、第１行
のＡ１レジスタとＣレジスタとの乗算が実行されその乗
算結果が第１行のＸレジスタへ書込まれる。また同時に
第１行のＢレジスタとＸレジスタのデータに対する加算
シフト操作が実行され、その演算操作結果が第２行のＢ
レジスタへ格納される。すなわち、第１行のデータレジ
スタに対し乗算操作と加算およびシフト演算操作が行な
われかつ新しい入力データの格納が実行される。

【０１２４】すなわち、図２０（Ｂ）に示すようにブロ
ック＃１の加算器の出力すなわちブロック＃２の加算器
の入力が確定しかつブロック＃１の乗算器の出力が確定
する。以降、この新しい入力データ“２”を用いて同様
の動作が繰り返される。

【０１２５】図２１は、第９実行サイクルにおけるデー
タのデータレジスタにおける配置を示す図である。図２
１において、第２行のＢレジスタおよびＸレジスタのデ
ータを用いた加算シフト演算操作が実行され、この結果
が第３行のＢレジスタおよび第２項のＡ２レジスタへ格
納される。次いで第２行の命令実行前に遅延素子の遅延
操作が実行される。すなわち、Ａ２レジスタの格納デー
タのＡ１レジスタへの転送が実行される。具体的には、
第１行のＡ１レジスタの内容が第１行および第４行のＡ
１レジスタへ転送され、第２行のＡ２レジスタの内容が
第１行のＡ２レジスタ、第２行および第３行のＡ１レジ
スタへ転送される。この転送操作実行後上述の加算シフ
ト複合演算操作が実行される。この加算シフト演算操作
と並行して、第４行のＡ１レジスタとＣレジスタの乗算
が実行され、その乗算結果が第４行のＸレジスタに格納
される。

【０１２６】図２２は第１０実行サイクルにおけるデー
タレジスタにおけるデータの配置を示す図である。図２
２において、第３行のＡ１レジスタとＣレジスタの格納
データの乗算が行なわれその乗算結果が第３行のＸレジ
スタに格納される。この乗算操作と並行して、第４行の
ＢレジスタとＸレジスタの格納データに対する加算およ
びシフト演算操作が実行され、その複合演算操作結果が
出力データとして出力される。

【０１２７】図２３は、第１１実行動作サイクルにおけ
るデータレジスタにおけるデータの配置を示す図であ
る。図２３において、第２行のＡ１レジスタとＣレジス
タの格納データの乗算が行なわれ該乗算結果が第２行の
Ｘレジスタに格納される。この乗算操作と並行して、第
３行のＢレジスタおよびＸレジスタの格納データに対す
る加算およびシフト演算操作が実行され、その演算結果
が第４行のＢレジスタに格納される。

【０１２８】図２４は第１２実行サイクルにおけるデー
タレジスタ内のデータの配置を示す図である。図２４に
おいて、新たに第１行のＤレジスタに次のデータ“３”
が入力される。このデータの入力と並行して、第１行の
Ａ１レジスタとＣレジスタの格納データに対する乗算が
行なわれその乗算結果が第１行のＸレジスタに格納され
る。またこの入力および乗算操作と並行して、第１行の
ＢレジスタおよびＸレジスタに格納されたデータに対す
る加算およびシフト複合演算操作が実行され、その演算
結果が第２行のＢレジスタへ格納される。このとき、第
１のｉｉｒ命令における「４（Ａ１）」の操作は、先の
図２１に示すコピー動作により実行されている。

【０１２９】図２５は第１３実行サイクルにおけるデー
タレジスタにおけるデータの配置を示す図である。第１
２実行サイクルにおいて第１ないし第４行のＡ１レジス
タのデータはすべて消費されている。このため、Ａ２レ
ジスタからＡ１レジスタへのデータ転送（コピー動作）
が実行される。これにより遅延素子による遅延操作が実
現される。コピー操作後、第４行のデータ（“０”）と
第４行のＣレジスタとの乗算が行なわれその乗算結果が
第４行のＸレジスタへ格納される。この乗算操作と並行
して、第２行のＢレジスタおよびＸレジスタの格納デー
タによる加算およびシフト演算操作が実行され、その演
算操作結果は第３行のＢレジスタおよび第２行のＡ２レ
ジスタへ格納される。

【０１３０】図２６は、第１４実行サイクル完了後のデ
ータレジスタにおけるデータの配置を示す図である。第
４行のＢレジスタおよびＸレジスタの格納データに対し
加算およびシフト演算操作が実行され、その演算操作結
果が出力データとして出力される。この加算シフト演算
操作と並行して、第３行のＡ１レジスタおよびＣレジス
タの格納データを利用した乗算が実行され、該乗算結果
がＸレジスタへ格納される。

【０１３１】図２７（Ａ）は第１５実行サイクル完了後
のデータレジスタにおけるデータの配置を示す図であ
る。図２７（Ａ）において、第２行のＡ１レジスタとＣ
レジスタの格納データによる乗算が行なわれこの乗算結
果が第２行のＸレジスタへ格納される。この乗算操作と
並行して、第３行のＢレジスタおよびＸレジスタの格納
データによる加算およびシフト演算操作が実行され、そ
の演算操作結果が第４行のＢレジスタへ格納される。こ
の加算およびシフト演算操作と並行して、第２行のＡ１
レジスタとＣレジスタの格納データによる乗算が行なわ
れ該乗算結果が第２行のＸレジスタに格納される。

【０１３２】図２７（８）は、第１６実行サイクル完了
時におけるデータレジスタ内のデータの配置を示す図で
ある。図２７（Ｂ）において、まず第１行のＢレジスタ
およびＸレジスタの格納データを用いて加算およびシフ
ト演算操作が実行されその演算操作結果が第２行のＢレ
ジスタへ書込まれる。次いで第１行のＡ１レジスタおよ
びＣレジスタの格納データによる乗算が実行されその乗
算結果が第１行のＸレジスタ内へ格納される。このＸレ
ジスタ内へのデータ格納と並行またはその完了後に新し
い入力データ“４”が第１行のＢレジスタへ格納され
る。以降上述の動作が繰り返し実行される。すなわち、
第１行のＡ１レジスタの格納データが２回消費された
（読出される）ときに第１行のＢレジスタへ新しい入力
データが格納される。第１行ないし第４行のＡ１レジス
タのデータがすべて一度消費された場合Ａ２レジスタか
らのデータのコピーが実行される。

【０１３３】上述の動作において、各エントリー（行）
において所望のデータが揃ったときに演算が実行され
る。この演算データが揃ったか否かの判別は、各データ
レジスタに対する書込制御回路が書込を行なったことを
検出することにより行なわれる。必要な２つのデータレ
ジスタへの書込が行なわれたときにデータの読出が行な
われ所望の演算が実行される。複数の行において同一演
算に対して同時にデータが確定した場合には優先順位
（行番号の大きい方）に従って演算が実行される。

【０１３４】この構成としては以下の構成が考えられ
る。各レジスタに対応して読出／書込制御回路を設け、
この書込／読出制御回路の制御の下に演算器へのデータ
の伝送および所望データの揃ったことの検出を行なう。
どのレジスタへデータを書込むかはＥレジスタおよびＦ
レジスタにプログラムされたデータにより決定される。
したがってこのプログラムされたデータに従って、書込
制御回路が対応のデータレジスタへのデータの書込を実
行する。この場合においても、各レジスタに対応して読
出制御回路が設けられ、この読出制御回路がＥレジスタ
からの行先情報が自己に割当てられたアドレス（レジス
タ位置指定情報）と一致した場合に与えられたデータを
書込む。この場合、読出制御回路はデータ読出時におい
て対応のＥレジスタまたはＦレジスタの内容を読出す構
成となる。すなわち、ＩＩＲ命令実行時においては、Ａ
１レジスタとＣレジスタの内容を読出す場合にはＥレジ
スタの内容も同時に読出され、ＢレジスタとＸレジスタ
の内容を読出す場合にはＦレジスタの内容が同時に読出
される。乗算結果の格納は、固定的に定められており、
乗算のために選択されたエントリーを指定する情報と同
じエントリーのＸレジスタが書込可能状態とされデータ
が書込まれる。

【０１３５】上述の動作および計算ルール等は、図２に
示すシーケンスコントローラＳＣおよび読出／書込制御
部ＲＷＣにより実現される。

【０１３６】図２８は、上述の実行サイクル２ないし実
行サイクル１６における各演算器の稼動状況を示す図で
ある。図２８において、○は稼動状態を示し、空白状態
はデータ待ち状態すなわち演算器のアイドル状態を示
す。

【０１３７】図２８から明らかなように、サイクル５な
いし１６において、乗算器および加算シフト複合演算器
はすべて駆動状態となっており初期動作時を除く安定状
態時においては演算器が１００％動作するフル稼動状態
が得られている。すなわち、各動作サイクルにおいて演
算器が駆動されており命令実行待ちによるオーバーヘッ
ドは生じず、高速でフィルタ処理を実行することが可能
となる。

【０１３８】上述のフィルタ処理は乗算器１つおよび加
算およびシフト複合演算器１つを用いてフィルタ処理を
実現している。次に４つの演算器、すなわち４つの乗算
器および４つの加算シフト複合演算器を用いてフィルタ
処理を行なう場合の動作について説明する。

【０１３９】図２９は４つの演算器によりフィルタ処理
する際のデータレジスタにおけるデータの配置を示す図
である。図２９（Ａ）において、先の図１２の場合と同
様の状態が初期設定される。図２９（Ａ）においては入
力データ“１”が第１行のＢレジスタに格納された状態
が示される。この状態においては、図２９（Ｂ）に示す
ようにブロック＃１〜＃４の加算器の入力がそれぞれ初
期設定された状態となっており、また乗算器の入力も初
期設定された状態となっている。以下の説明において
は、演算器のふるまいを観察するために、１サイクルの
動作を加算シフト複合演算器を示す状態（ａ）と乗算器
を示す状態（ｂ）の２つに分割して観察する。

【０１４０】図３０は、第１の実行サイクルにおけるデ
ータレジスタにおけるデータの配置およびデジタルフィ
ルタにおけるデータの分布状態を示す図である。図３０
（Ａ）に示すように、第１の実行サイクルにおいては、
第１行ないし第４行のＡ１レジスタとＣレジスタの乗算
操作が並列に実行され、その乗算結果が対応のＸレジス
タへ格納される。シフトおよび加算演算操作はＸレジス
タに確定データが存在していないため実行されない。

【０１４１】この状態は図３０（Ｂ）に示すように、各
ブロック＃１〜＃４の乗算器において並列に乗算が実行
されその乗算結果が確定した状態を示す。

【０１４２】図３１は、第２の実行サイクルにおけるデ
ータレジスタ内のデータの配置およびそのときのデジタ
ルフィルタにおけるデータの状態を示す図である。Ａ１
レジスタのデータがすべて消費された状態において、Ａ
２レジスタからＡ１レジスタへのコピー動作が実行され
る。すなわち、図３１（Ａ）に示すようにまず第１行の
Ａ２レジスタの格納データが第１行および第４行のＡ１
レジスタへ格納される。次いで図３１（Ｂ）に示すよう
に第２行のＡ２レジスタに格納されているデータが第１
行のＡ２レジスタ、第２行および第３行のＡ１レジスタ
へ転送される。このときまた、第１行のＢレジスタおよ
びＸレジスタの格納データによる加算およびシフト操作
が実行される。

【０１４３】図３２は図３１に示す動作サイクルの次に
実行される状態を示す図である。図３２（Ａ）におい
て、コピー動作完了後、第１行ないし第４行のＢレジス
タおよびＸレジスタの内容がそれぞれ対応の加算シフト
演算器に転送される。この演算結果が対応のＥレジスタ
が示す行先情報に格納される。第１行のＢレジスタおよ
びＸレジスタの加算およびシフト結果は第２行のＢレジ
スタへ格納される。第２行のＢレジスタおよびＸレジス
タの演算結果は第３行のＢレジスタおよび第２行のＡ２
レジスタへ格納される。第３行のＢレジスタおよびＸレ
ジスタの格納データの加算およびシフト演算結果は第４
行のＢレジスタへ格納される。第４行のＢレジスタおよ
びＸレジスタの演算結果は出力データとして出力され
る。この場合、Ｂレジスタに対しては、それぞれの行番
号が１つ大きい行番号へ演算結果の書込が行なわれる。
第２行に対する演算結果に対してのみ第２行のＡ２レジ
スタへもデータが書込まれる。

【０１４４】このときまた第１行のＢレジスタへ次の入
力データ（“２”）が書込まれる。この状態により図３
２（Ｂ）に示すように各ブロック＃１〜＃４の加算器の
入力が確定状態となりかつ第２行のＡ２レジスタの内容
が確定状態となる。

【０１４５】図３３はこの加算およびシフト演算操作完
了後のデータレジスタ内のデータの配置を示す図であ
る。図３３（Ａ）に示すようにＡ１レジスタの格納デー
タとＢレジスタの格納データとの乗算が行なわれその乗
算結果がＸレジスタへ格納される。これにより図３３
（Ｂ）に示すように各ブロック＃１、＃２、＃３、およ
び＃４の乗算器の出力がすべて“０”の確定状態とな
る。ここで、演算は、加算およびシフト演算が乗算より
も先に行なわれる計算ルールが適用されていることを想
起されたい。

【０１４６】図３４は第３実行サイクル状態完了時のデ
ータレジスタ内のデータの配置およびデジタルフィルタ
内のデータの状態を示す図である。図３４（Ａ）は加算
およびシフト演算操作実行完了時のデータレジスタ内の
データの配置を示し、図３４（Ｂ）は乗算操作完了後の
データレジスタ内のデータの配置を示す。図３４（Ａ）
には、Ａ２レジスタからＡ１レジスタへの図３１に示す
コピー動作および加算およびシフト演算操作完了後の状
態が示される。この状態においてはまた新たに第１行の
Ｂレジスタへ入力データ“３”が書込まれる。Ｂレジス
タとＸレジスタのデータを用いて加算およびシフト演算
操作が実行され、出力データが出力される。

【０１４７】図３４（Ｂ）においては、Ａ１レジスタの
格納データとＣレジスタの格納データとの乗算が実行さ
れその乗算結果がＸレジスタに格納される。

【０１４８】上述の動作を実行することにより、図３４
（Ｃ）に示すように出力データ“０”が得られ、各ブロ
ック＃１〜＃４の加算器の入力も確定状態となる。なお
この図３５（Ａ）においても、ＢレジスタおよびＸレジ
スタのデータによる加算およびシフト演算操作が実行さ
れかつＡ２レジスタからＡ１レジスタへのデータのコピ
ー動作も実行されている。コピー動作完了後に加算およ
びシフト演算操作が実行される。この図３５（Ａ）の状
態完了後図３５（Ｂ）に示す乗算が実行される。以降こ
の動作を繰り返す。

【０１４９】上述の乗算を並列に実行する構成の場合、
各レジスタからは並列にデータが読出されかつ並列にデ
ータが書込まれる。この場合、その各レジスタにおいて
先のデータの書込完了後にデータの読出が行なわれ、デ
ータの読出は有効データの書込完了後でないと実行され
ない。

【０１５０】図３６はこの４つの演算器すなわち４つの
乗算と４つの加算およびシフト複合演算器を用いた場合
の各演算器の稼動状態を示す図である。図３６におい
て、乗算はＸで示し、加算およびシフト演算操作は「＋
ｓｈｉｆｔ」で示す。それぞれにおいて、○は演算器が
稼動状態にある状態を示し、空白部分は非稼動状態すな
わちデータ入力待合わせ状態を示す。図３６から明らか
なように、実行サイクル２ないし４においては、演算器
がすべて稼動状態となっており、高速でフィルタ処理す
ることがわかる。

【０１５１】［４次ＦＩＲフィルタのプログラム実施
例］次に、代表的なフィルタ構成例として４次のＦＩＲ
フィルタについて考察する。

【０１５２】図３７は４次のＦＩＲデジタルフィルタの
構成を示す図である。図３７に示す４次ＦＩＲデジタル
フィルタは、転置型トランスバーサルフィルタとも呼ば
れる。図３７において、ＦＩＲフィルタは、入力データ
と所定の乗算係数とを乗算する乗算回路２０１、２０
２、２０３および２０４と、加算回路２０５、２０６、
２０７および２０８と、遅延器２０９、２１０および２
１１と除算器２１２を含む。乗算回路２０１〜２０４は
互いに並列に配置される。加算器と遅延器とは交互に配
置される。

【０１５３】加算器２０５は乗算器２０１の出力とデー
タ０とを加算する。遅延回路２０９は加算器２０５の出
力を所定期間（１サンプル周期）遅延する。加算器２０
６は、乗算器２０２の出力と遅延器２０９の出力を加算
する。遅延器２１０は、加算器２１６の出力を所定期間
（１サンプル周期）遅延する。加算器２０７は遅延器２
１０の出力と乗算器２０３の出力を加算する。遅延器２
０１は加算器２０７の出力を所定期間遅延する。加算器
２０８は乗算器２０４の出力と遅延器２１１の出力とを
加算する。除算器２１２は加算器２０８の出力を係数４
で除算し出力データを生成する。

【０１５４】図３７に示すＦＩＲフィルタでは同一構成
が縦続接続される。このＦＩＲフィルタをｆｉｒ命令に
従ってブロックに分割する。ｆｉｒ命令は、４入力２出
力命令であるが、その内部構造として乗算操作、加算操
作、シフト操作および遅延操作を含む。したがってこの
図３７に示すＦＩＲフィルタを乗算器、加算器および遅
延素子を含む１つのブロックを単位として分割する。Ｆ
ＩＲデジタルフィルタはブロック＃１〜＃４に分割さ
れ、各ブロック＃１〜＃４がそれぞれｆｉｒ命令で表現
される。

【０１５５】図３８はこのデジタルフィルタをｆｉｒ命
令で記述した場合のフローグラフを示す図である。図３
８において、第１のｆｉｒ命令＃１は、Ａ入力に定数０
を受け、Ｂ入力に入力データを受け、Ｃ入力に定数０．
１を受け、Ｄ入力に定数０を受ける。第２のｆｉｒ命令
＃２は、Ａ入力に第１のｆｉｒ命令＃１のＦ出力を受
け、Ｂ入力に入力データを受け、Ｃ入力に定数０．２を
受け、Ｄ入力に定数０を受ける。第３のｆｉｒ命令＃３
は、Ａ入力に第２のｆｉｒ命令＃１のＦ出力を受け、Ｂ
入力に入力データを受け、Ｃ入力に定数０．３を受け、
Ｄ入力に定数０を受ける。第４のｆｉｒ命令＃４は、Ａ
入力に第３のｆｉｒ命令＃３のＦ出力を受け、Ｂ入力に
入力データを受け、Ｃ入力に定数０．４を受け、Ｄ入力
に定数２を受ける。第４のｆｉｒ命令＃４のＦ出力から
データ処理後の出力データが出力される。

【０１５６】図３９は図３８に示すフローグラフをテキ
スト形式で記述したプログラムを示す図である。以下図
３９を参照してこのプログラムについて説明する。

【０１５７】図３９において左端の番号は行番号を示
し、レジスタファイルにおけるエントリーの行に１対１
に対応する。図３９のプログラムの右端の番号はプログ
ラム番号を示す。

【０１５８】プログラム１：プログラム１の「ｉｎｉｔ
ｉａｌ」は初期値の宣言を示す。「２（Ａ）＝０」は第
２行のレジスタＡの格納データを“０”に初期設定する
ことを示す。すなわち第２のｆｉｒ命令＃２のＡ入力、
すなわち加算器の入力初期値が“０”であることを示
す。同様に「３（Ａ）＝４（Ａ）＝０」は第３および第
４のｆｉｒ命令＃３および＃４のＡ入力、すなわちその
加算器の入力値が“０”に初期設定されることを示す。

【０１５９】プログラム２：「ｉｎｐｕｔ」は外部から
のデータの入力を示す。「１（Ｂ），２（Ｂ），３
（Ｂ），４（Ｂ）」は、この入力データが、第１ないし
第４のｆｉｒ命令のＢ入力へ与えられることを示す。す
なわち、レジスタファイルにおいて第１ないし第４行の
Ｂレジスタに外部からの入力データが格納されることを
示す。

【０１６０】プログラム３：「ｆｉｒ」はｆｉｒ命令を
示す。「ｆｉｒ（０， ，０．１，０）」はこのｆｉｒ
命令における定数を示す。括弧内の値は入力の定数、す
なわちｆｉｒ（Ａ，Ｂ，Ｃ，Ｄ）における入力Ａ、Ｂ、
ＣおよびＤのそれぞれの定数を表わす。このプログラム
番号３のｆｉｒ命令においては、Ａの定数値が０、Ｂへ
は定数値でなく変数が与えられ、Ｃ入力の定数値が０．
５に設定され、Ｄの定数値が０に設定される。レジスタ
ファイルにおいては、定数は変更されない。複数回読出
が可能である。Ｂ入力には入力データが与えられ、この
データを格納するレジスタＢにおいては単一代入単一読
出のルールが適用される。

【０１６１】「ａｂｓｏｒｂ！２（Ａ）」はＥ出力およ
びＦ出力の行先を示す。この場合、「ａｂｓｏｒｂ」は
Ｅ出力はどの命令へも伝達されないことを示し、Ｆ出力
が第２のｆｉｒ命令のＡ入力へ与えられることを示す。
すなわちレジスタファイルにおいて第２行のＡレジスタ
へ格納されることを示す。Ｅ出力とＦ出力とは「！」で
区別される。

【０１６２】プログラム４、５：命令ｆｉｒの定数の定
義は上で示したプログラム３のそれと同じであり、その
行先についてもプログラム３の場合と同じである。すな
わち、第２のｆｉｒ命令のＦ出力は第３のｆｉｒ命令の
Ａ入力へ与えられ、第３のｆｉｒ命令のＦ出力は第４の
ｆｉｒ命令のＡ入力へ与えられる。

【０１６３】プログラム６：ｆｉｒ命令の定数について
は上と同じである。出力における「ｏｕｔｐｕｔ」はこ
の第４のｆｉｒ命令のＦ出力が装置外部へ出力され、出
力データとして利用されることを示す。

【０１６４】［ＦＩＲフィルタ操作の具体的動作］ＦＩ
Ｒフィルタ処理の場合においても以下のルールが適用さ
れる。

【０１６５】［基本ルール］第１行のエントリーのＡレ
ジスタには定数が格納される。第２行ないし第４行のＡ
レジスタの値は初期値であり、新たに与えられるデータ
により更新される。また第１ないし第４行のＣレジスタ
およびＤレジスタの格納値は定数であるため、これらの
データは更新されない。

【０１６６】定数以外のデータには、すべてのレジスタ
において１回書込／１回読出すなわち単一代入単一読出
のルールが適用される。

【０１６７】Ｅレジスタに格納される行先情報およびＦ
レジスタに格納される行先情報により、複数かつ任意の
行先レジスタを指定することができる（プログラム可能
である）。このＦＩＲフィルタ処理においてはＢレジス
タの格納データはＥレジスタの行先情報により指定され
た行先へ伝達されるが、この場合「ａｂｓｏｒｂ」であ
るため出力されない。シフト操作結果は、Ｆレジスタに
格納された行先情報が特定するレジスタへ伝達される。

【０１６８】乗算を行なう演算器が１つ、および加算お
よびシフトを含む演算器が１つ存在する。

【０１６９】［計算ルール］ｉｉｒ命令の場合と同様で
ある。すなわち、 （１） 演算は行番号にかかわらず必要データが揃った
ものから順次実行される。

【０１７０】（２） 演算は加算およびシフトが乗算よ
りも優先的に実行される。 （３） 同一の演算に対しデータが同時に揃った場合に
は、行番号の逆順、すなわち大きい行番号の命令に対す
る操作が実行される。

【０１７１】（４） 加算およびシフト複合演算におい
てＦレジスタが複数の行先を指定する場合、行先のレジ
スタがすべて空状態でない限りその演算は実行されな
い。

【０１７２】（５） 後からの演算が前の演算より優先
されることはない（演算の追越しは生じない）。

【０１７３】次に具体的動作について説明する。 （０） 初期設定 図４０はレジスタファイルにおける各レジスタの初期状
態と演算器との接続関係およびそのときのＦＩＲデジタ
ルフィルタにおけるデータの配置を示す図である。

【０１７４】図４０（Ａ）において、初期状態において
は、第１行ないし第４行のＣレジスタには乗算係数が定
数データとして格納され、また第１行ないし第４行のＤ
レジスタにはシフト操作におけるシフトビット数を示す
ためのデータが定数データとして格納される。

【０１７５】ＦＩＲフィルタ処理においては、Ｂレジス
タの格納データとＣレジスタの格納データとが乗算器へ
与えられ、乗算操作を受ける。ＡレジスタとＸレジスタ
のデータが加算操作を受け、次いでシフト操作を受け
る。乗算操作の結果はＸレジスタへ格納される。加算お
よびシフト操作の演算結果はＦレジスタに格納された行
先情報が特定するレジスタへ書込まれる。

【０１７６】図４０（Ｂ）に示すように、初期状態にお
いては、乗算器における乗算係数（フィルタ係数）が設
定されかつブロック＃４における除算器の除算係数が初
期設定される。係数４で除算をするため、シフト操作で
２ビット下位ビット方向へデータがシフトされる。

【０１７７】Ａレジスタに格納されたデータはそれぞれ
加算器の一方入力のデータを与える。ブロック＃１にお
ける加算器の一方入力は定数“０”に固定される。

【０１７８】（１） 実行サイクル１ 図４１は実行サイクル１における各レジスタのデータの
配置およびそのときのデジタルフィルタにおけるデータ
の配置を示す図である。この実行サイクル１（実行状態
１）においては、外部から入力データ“１”が与えら
れ、第１行ないし第４行のＢレジスタにこの入力データ
が格納される。この状態においては、図４１（Ｂ）に示
すように、乗算器の入力が確定した状態となる。

【０１７９】（２） 実行サイクル２ 図４２は実行サイクル２（実行状態２）のレジスタファ
イルにおける各レジスタのデータの配置およびそのとき
のレジスタフィルタのデータの分布を示す図である。

【０１８０】この実行サイクル２においてはまず第４行
のＢレジスタの格納データとＣレジスタの格納データの
乗算が実行される。乗算に必要なデータが揃いかつ一番
行番号の大きい行に対する乗算が実行される計算ルール
に従っている。この乗算結果は第４行のＸレジスタに格
納される。すなわち、図４２（Ｂ）に示すように、ブロ
ック＃４において乗算器の出力が確定状態となる。

【０１８１】（３） 実行サイクル３ 図４３は実行サイクル３（実行状態３）におけるレジス
タのデータの配置およびそのときのフィルタにおけるデ
ータの分布を示す図である。実行サイクル３において
は、まず第４行のエントリーにおいて、Ａレジスタおよ
びＸレジスタのデータが揃ったためこれらのデータを用
いて加算およびシフト演算操作が実行される。この加算
およびシフト演算操作により出力データが生成される。
この加算およびシフト演算操作と平行して、第３行のＢ
レジスタの格納データとＣレジスタの格納データとの乗
算が実行され、その乗算結果が第３行のＸレジスタに格
納される。すなわち、図４３（Ｂ）に示すように、ブロ
ック＃４において、加算および除算が実行され、出力デ
ータ“０．１”が生成される。これと並行して、ブロッ
ク＃３において、乗算が実行され、その乗算結果“０．
３”がＸレジスタに格納される。

【０１８２】（４） 実行サイクル４ 図４４は実行サイクル４（実行状態４）におけるレジス
タファイルのデータの格納状態およびデジタルフィルタ
のデータの分布を示す図である。図４４（Ａ）に示すよ
うに、第２行のＢレジスタの格納データとＣレジスタの
格納データとの乗算が実行され、その乗算結果が第２行
のＸレジスタ格納される。この乗算操作と並行して、第
３行のＡレジスタおよびＸレジスタのデータを用いて加
算およびシフト演算操作が実行され、その演算結果が第
４行のＡレジスタに格納される。

【０１８３】すなわち、図４４（Ｂ）に示すように、ブ
ロック＃３における加算および遅延が実行される。

【０１８４】ｉｉｒ命令の場合、遅延操作はレジスタ間
のデータ転送により実現される。このｆｉｒ命令におい
ては、遅延操作は、前段のブロックの加算およびシフト
操作が１サイクル遅れて実行されているため、等価的に
表現されていることになる。

【０１８５】同様に、ブロック＃２において、乗算が実
行されており、その乗算器の出力が確定状態となる。

【０１８６】（５） 実行サイクル５ 図４５は実行サイクル５（実行状態５）の完了後のレジ
スタファイルにおける各レジスタの格納データおよびそ
のときのデジタルフィルタのデータの分布を示す図であ
る。

【０１８７】図４５（Ａ）に示すように、まず第１行の
ＢレジスタとＡレジスタ、Ｃレジスタの格納データを用
いて乗算が実行され、その乗算結果が第１行のＸレジス
タに格納される。この乗算と並行して、第２行のＡレジ
スタとＸレジスタの格納データを用いた加算およびシフ
ト演算操作が実行され、その演算操作結果が第３行のＡ
レジスタに格納される。

【０１８８】この乗算および加算・シフト演算操作と並
行して、第１行ないし第４行のＢレジスタに新たな入力
データ“２”が格納される。

【０１８９】すなわち図４５（Ｂ）に示すように、ブロ
ック＃１において乗算器の出力が確定し、またブロック
＃２において、その遅延素子の出力が確定状態となり、
かつさらにブロック＃１〜＃４の乗算器の入力が確定状
態となる。

【０１９０】（６） 実行サイクル６ 図４６は実行サイクル６（実行状態６）における各レジ
スタ格納データおよびそのときのデジタルフィルタにお
けるデータの分布を示す図である。図４６（Ａ）に示す
ように、第４行のＢレジスタとＣレジスタの格納データ
を用いて乗算が実行され、その乗算結果が第４行のＸレ
ジスタに格納される。この乗算操作と並行して、第１行
のＡレジスタとＸレジスタの格納データを用いて加算お
よびシフト演算操作が実行され、その演算結果が第２行
のＡレジスタに格納される。

【０１９１】すなわち、図４６（Ｂ）に示すように、ブ
ロック＃１の遅延素子の出力が新たに確定状態となり、
またブロック＃４において、乗算器の出力が確定状態と
なる。

【０１９２】（７） 実行サイクル７ 図４７は実行サイクル７における各レジスタの格納デー
タおよびそのときのデジタルフィルタにおけるデータの
分布を示す図である。図４７（Ａ）に示すように、第４
行のＡレジスタとＸレジスタの格納データを用いて加算
およびシフト演算が実行され、その演算結果が出力デー
タとして出力される。

【０１９３】この加算およびシフト演算操作と並行し
て、第３行のＢレジスタとＣレジスタの格納データを用
いて乗算が実行され、その乗算結果が第３行のＸレジス
タに格納される。

【０１９４】すなわち、図４７（Ｂ）に示すように、ブ
ロック＃３において乗算器の出力が確定し、またブロッ
ク＃４において加算および除算が実行され出力データが
生成される。

【０１９５】（８） 実行サイクル８ 図４８は実行サイクル８（実行状態８）のレジスタファ
イルの各レジスタの格納データおよびそのときのデジタ
ルフィルタにおけるデータの分布を示す図である。

【０１９６】図４８（Ａ）に示すように、第３行のＡレ
ジスタおよびＸレジスタの格納データ用いて加算および
シフト演算操作が実行され、その演算結果が第４行のＡ
レジスタに格納される。この加算およびシフト演算操作
と並行して、第２行のＢレジスタおよびＣレジスタの格
納データを用いて乗算が実行され、その乗算結果が第２
行のＸレジスタに格納される。

【０１９７】すなわち図４８（Ｂ）に示すように、ブロ
ック＃２において乗算器の出力データが確定し、またブ
ロック＃３において、遅延素子の出力データが確定す
る。

【０１９８】（９） 実行サイクル９ 図４９は実行サイクル９（実行状態９）の各レジスタの
格納データおよびそのときのデジタルフィルタにおける
データの分布を示す図である。図４９（Ａ）に示すよう
に、第１行のＢレジスタおよびＣレジスタの格納データ
を用いて乗算が実行され、その乗算結果が第１行のＸレ
ジスタに格納される。また、第２行のＡレジスタとＸレ
ジスタの格納データを用いて加算およびシフト演算が実
行され、その演算結果が第３行のＡレジスタに格納され
る。これらの演算と並行して、第１行ないし第４行のＢ
レジスタに次の入力データが格納される。すなわち、図
４９（Ｂ）に示すように、ブロック＃１において乗算器
のデータが確定し、ブロック＃２の遅延素子の出力デー
タが確定し、またブロック＃１〜＃４の乗算器の入力が
確定状態となる。

【０１９９】（１０） 実行サイクル１０ 図５０は実行サイクル１０（実行状態１０）のレジスタ
の格納データおよびそのときのデジタルフィルタのデー
タの分布を示す図である。図５０（Ａ）に示すように、
まず第４行のＢレジスタおよびＣレジスタの格納データ
を用いた乗算が実行され、その乗算結果が第４行のＸレ
ジスタに格納される。

【０２００】また第１行のＡレジスタおよびＸレジスタ
の格納データ用いて加算およびシフト演算が実行され、
その演算結果が第２行のＡレジスタに格納される。

【０２０１】すなわち図５０（Ｂ）に示すように、ブロ
ック＃１の遅延素子の出力データが確定状態となり、ま
たブロック＃４の乗算器の出力データが確定状態とな
る。

【０２０２】（１１） 実行サイクル１１ 図５１は実行サイクル１１（実行状態１１）の各レジス
タの格納データおよびそのときのデジタルフィルタにお
けるデータの分布を示す図である。図５１（Ａ）に示す
ように、まず第４行のＡレジスタおよびＸレジスタの格
納データを用いて加算およびシフト演算が実行され、そ
の演算結果が出力データとして出力される。この加算お
よびシフト演算と並行して、第３行のＢレジスタとＣレ
ジスタの格納データを用いた乗算が実行され、その乗算
結果が第３行のＸレジスタに格納される。

【０２０３】すなわち、ブロック＃３における乗算器の
出力データが確定状態となり、またブロック＃４から出
力データが出力される。

【０２０４】（１２） 実行サイクル１２ 図５２は実行サイクル１２（実行状態１２）におけるレ
ジスタの格納データおよびデジタルフィルタにおけるデ
ータの分布を示す図である。図５２（Ａ）に示すよう
に、まず第２行のＢレジスタおよびＣレジスタの格納デ
ータを用いて乗算が実行され、その乗算結果が第２行の
Ｘレジスタに格納される。この乗算操作と並行して、第
３行のＡレジスタおよびＸレジスタを用いて加算および
シフト操作が実行され、その演算結果が第４行のＡレジ
スタに格納される。

【０２０５】すなわち図５２（Ｂ）に示すように、ブロ
ック＃２における乗算器の出力が確定し、またブロック
＃３の遅延素子の出力が確定状態となる。

【０２０６】（１３） 実行サイクル１３ 図５３は実行サイクル１３（実行状態１３）における各
レジスタの格納データおよびそのときのデジタルフィル
タにおけるデータの分布を示す図である。図５３（Ａ）
において、第１行のＢレジスタおよびＣレジスタの格納
データを用いて乗算が実行され、その乗算結果が第１行
のＸレジスタに格納される。この乗算と並行して、第２
行のＡレジスタおよびＸレジスタの格納データを用いて
加算およびシフト演算が実行され、その演算結果が第３
行のＡレジスタに格納される。これらの演算と並行し
て、第１行ないし第４行のＢ入力に新たな入力データが
格納される。

【０２０７】すなわち図５３（Ｂ）に示すようにブロッ
ク＃１〜＃４の乗算器の入力が確定状態となり、またブ
ロック＃１の乗算器の出力が確定し、またブロック＃２
の遅延素子の出力が確定状態となる。

【０２０８】（１４） 実行サイクル１４ 図５４は、実行サイクル１４（実行状態１４）における
レジスタの格納データおよびそのときのデジタルフィル
タのデータの分布を示す図である。図５４（Ａ）におい
て、第４行のＢレジスタおよびＣレジスタの格納データ
を用いて乗算が実行され、その乗算結果が第４行のＸレ
ジスタに格納される。この乗算と並行して、第１行のＡ
レジスタおよびＸレジスタの格納データを用いて加算お
よびシフト演算が実行され、その演算結果か第２行のＡ
レジスタに格納される。

【０２０９】すなわち図５４（Ｂ）に示すように、ブロ
ック＃１の遅延素子の出力が確定状態となり、またブロ
ック＃４の乗算器の出力が確定状態となる。

【０２１０】（１５） 実行サイクル１５ 図５５は実行サイクル１５（実行状態１５）におけるレ
ジスタの格納データおよびそのときのデジタルフィルタ
におけるデータの分布を示す図である。図５５（Ａ）に
おいて、まず第４行のＡレジスタおよびＸレジスタの格
納データを用いて加算およびシフト演算が実行され、そ
の演算結果は出力データとして出力される。この加算お
よびシフト演算と並行して、第３行のＢレジスタとＣレ
ジスタの格納データを用いて乗算が実行され、その乗算
結果が第３行のＸレジスタに格納される。

【０２１１】すなわち図５５（Ｂ）に示すように、＃４
から出力データが生成されて出力され、かつブロック＃
３において乗算器の出力が確定状態となる。

【０２１２】上述のように、１つの乗算器と１つの加算
およびシフト演算器を用いる構成においては、行番号の
大きいエントリーのデータを用いてまず乗算が実行さ
れ、次いで加算およびシフト演算が実行される。この操
作を、加算およびシフト演算操作を乗算操作と並行に実
行し、Ｂレジスタに格納されるデータがすべて消費され
るまで順次実行する。これにより、ＦＩＲフィルタ処理
を高速で実行することができる。

【０２１３】図５６は前述のサイクル２ないし１６にお
ける各演算器の稼動状況を示す図である。図５６におい
て○印は稼動状態を示し、空白はデータ待ち状態を示
す。図５６に示されるように、第４サイクルないし第１
６サイクルにおいて乗算器（Ｘ）および加算およびシフ
ト複合演算器（＋ｓｈｉｆｔ）はすべて稼動状態にあ
り、初期動作時を除く安定時においては演算器は１００
％のフル稼動状態となっており、命令実行のオーバーヘ
ッドなく高速でフィルタ処理が行なわれているのが見ら
れる。

【０２１４】上述の説明においては、１個の乗算器およ
び１個の加算シフト演算器が利用されている。この場合
４個の乗算器および４個の加算シフト演算器を用いてフ
ィルタ処理を実行することができる。以下この場合の構
成について説明する。

【０２１５】（０） 初期状態 図５７は、４個の乗算器と、４個の加算およびシフト演
算器を用いた場合の各レジスタの初期状態を示す図であ
る。初期状態においては、第１行ないし第４行のＢレジ
スタに入力データが格納される。またこのとき、Ｃレジ
スタおよびＤレジスタにおいて乗算係数およびシフト係
数が定数データとして初期設定される。さらに、Ａレジ
スタにおいては、その初期値が設定される。

【０２１６】（１） 実行サイクル１ 図５８は実行サイクル１におけるレジスタの各格納デー
タとそのときのデジタルフィルタにおけるデータの分布
を示す図である。実行サイクル１（実行状態１）におい
ては、加算およびシフト演算動作は実行されない。乗算
動作のみが実行される。すなわち図５８（Ａ）に示すよ
うに、第１行ないし第４行のＢレジスタとＣレジスタの
格納データの乗算が行なわれ、各乗算結果が対応のＸレ
ジスタに格納される。

【０２１７】すなわち図５８に示すように、ブロック＃
１〜＃４各々において乗算が並列に実行され、各乗算器
の出力データが確定状態となる。

【０２１８】（２） 実行サイクル２ 図５９は実行サイクル２のレジスタの格納データおよび
そのときのデジタルフィルタにおけるデータの分布を示
す図である。図５９（Ａ）において、第１ないし第４行
のＡレジスタおよびＸレジスタの格納データを用いて加
算およびシフト演算が実行される。このとき、演算結果
は次のエントリー（次の行）のＡレジスタに格納され
る。第４行のＡレジスタおよびＣレジスタのデータの演
算結果は出力データとして出力される。

【０２１９】すなわち図５９（Ｂ）に示すように、各ブ
ロック＃１〜＃４各々において、遅延素子の出力データ
が確定状態となるとともに、ブロック＃４においては、
除算器の出力が確定状態となり、出力データが生成され
る。

【０２２０】この第２サイクルにおいてはＢレジスタに
は有効データは存在しないため、乗算は実行されない。
すなわち、複数個の乗算器と複数個の加算およびシフト
演算器を利用する場合には、乗算が行なわれ、次いで加
算およびシフト演算が実行される。この動作が繰り返し
新しい入力データに対して実行される。

【０２２１】この第２サイクルにおいて、加算およびシ
フト演算と並行して、Ｂレジスタへのデータの格納およ
び乗算が並行に実行される。すなわち、第１サイクルに
おいて、乗算が行なわれると次いで第１行ないし第４行
のＢレジスタにデータが入力される。したがって、この
場合、第２サイクル以降において、乗算器と加算シフト
演算器は常時稼動状態となり、演算器が入力データ待合
わせ状態となることはなく、高速でフィルタ処理を実行
することが可能となる。

【０２２２】ここで図５８（Ｂ）および図５９（Ｂ）に
おいて、括弧で示したデータは、それぞれのサイクルに
おいて並行して実行された操作の結果得られるデータを
示す。

【０２２３】レジスタとバス（演算器とレジスタとを結
合するバス）との接続はプログラムにより決定される。
複数の演算器、すなわち複数の乗算器と複数の加算およ
びシフト演算器を用いる構成の場合、各行並列に動作す
るため、各行のレジスタと演算器との接続はプログラム
より一意的に固定される。この場合、同一種類の演算に
おいて各行の優先順位を判別する必要はない。

【０２２４】しかしながら、１個の乗算器と１個の加算
およびシフト複合演算器を利用する構成の場合、１つの
演算（乗算または加算シフト演算）を行なう場合、各行
において優先順位を判別する必要がある。この優先順位
を判別し、必要なデータが揃った場合にデータを読出す
構成について以下に説明する。

【０２２５】図６０は、レジスタファイルにおける各レ
ジスタの書込／読出制御を行なう構成を示す図である。
この図６０は、図２に示す書込／読出制御部の構成をよ
り具体的に示す。

【０２２６】図６０において、代表的に２種類のレジス
タを示す。この２種類のレジスタは同一の演算に使用さ
れるデータを格納する。

【０２２７】レジスタ＃１１に対し、書込ゲート３１１
ａおよび読出ゲート３１２ａが設けられる。レジスタ＃
１２に対し書込ゲート３１１ｂおよび読出ゲート３１２
ｂが設けられる。

【０２２８】第２行において、レジスタ＃２１に対し書
込ゲート３１１ｃおよび読出ゲート３１２ｃが設けられ
る。同様にレジスタ＃１２に対し、書込ゲート３１１ｄ
および読出ゲート３１２ｄが設けられる。

【０２２９】第３行において、レジスタ＃３１に対し書
込ゲート３１１ｅおよび読出ゲート３１２ｅが設けられ
る。レジスタ＃３２に対し書込ゲート３１１ｆおよび読
出ゲート３１２ｆが設けられる。

【０２３０】第４行において、レジスタ＃４１に対し書
込ゲート３１１ｇおよび読出ゲート３１２ｇが設けら
れ、レジスタ＃４２に対し書込ゲート３１１ｈおよび読
出ゲート３１２ｈが設けられる。

【０２３１】書込ゲート３１１ａ〜３１１ｈはそれぞれ
ライトイネーブル信号ＷＥ１１、ＷＥ１２、ＷＥ２１、
ＷＥ２２、ＷＥ３１、ＷＥ３２、ＷＥ４１およびＷＥ４
２に応答してそれぞれ活性状態となり、関連の書込デー
タバス３６２ａまたは３６２ｂ上のデータを対応のレジ
スタへ書込む。

【０２３２】各行において、レジスタの読出を制御する
ために読出制御回路３１５ａ〜３１５ｄが設けられる。

【０２３３】第４行の読出制御回路３１５ｄはライトイ
ネーブル信号ＷＥ４１およびＷＥ４２がともに活性状態
となり、レジスタ＃４１および＃４２にデータが書込ま
れたときに活性状態となり、対応の読出ゲート３１２ｇ
および３１２ｈをイネーブルし、レジスタ＃４１および
＃４２をそれぞれ読出データバス３６０ａおよび３６０
ｂへ接続する。読出データバス３６０ａおよび３６０ｂ
は演算器３５０に結合される。演算器３５０は乗算器ま
たは加算シフト複合演算器である。

【０２３４】第３行の読出制御回路３１５ｃは、ライト
イネーブル信号ＷＥ３１およびＷＥ３２がともに活性状
態となり、かつ読出制御回路３１５ｄがデータ読出を指
示していないときに活性化され、読出ゲート３１２ｅお
よび３１２ｆを活性状態とする。

【０２３５】第２行の読出制御回路３１５ｂは、ライト
イネーブル信号ＷＥ２１、ＷＥ２２が活性状態となりか
つ、読出制御回路３１５ｃおよび３１５ｄがともにデー
タ読出を指示していないときに活性化され、対応の読出
ゲート３１２ｃおよび３１２ｄを活性状態とする。

【０２３６】第１行の読出制御回路３１５ａは、ライト
イネーブル信号ＷＥ１１およびＷＥ１２の活性状態にな
り、かつ、読出制御回路３１５ｂ、３１５ｃおよび３１
５ｄがデータ読出を指示していないときに活性状態とな
り、対応の読出ゲート３１２ａおよび３１２ｂを活性状
態とする。

【０２３７】演算器３５０の出力はレジスタ選択回路３
５０を介して所望のデータバスへ伝達される。いずれの
データバスへこの演算器３５０の出力が伝達されるかは
プログラムにより決定される。レジスタ選択回路３５１
は、ＥレジスタまたはＦレジスタの内容をデコードし、
対応の書込ゲートを活性化するためのライトイネーブル
信号ＷＥを発生するとともに、演算器３５０からのデー
タを対応の書込データバス上に伝達する。演算器３５０
の出力がいずれの書込データバス上に伝達されるかは実
現されるフィルタの構造により決定される。演算器３５
０が乗算器の場合には、この乗算器出力はＸレジスタへ
出力されるため、Ｘレジスタ対応の書込データバスへ伝
達される。この場合、レジスタ選択回路３５１は、別の
構成が用いられ、ＥレジスタまたはＦレジスタにかかわ
りなく、読出制御回路３１５ａ〜３１５ｄの出力に応じ
て、データ読出を受けた行に対応するＸレジスタへデー
タを伝達する。

【０２３８】上述の構成において、読出制御回路３１５
ａ〜３１５ｄは下位の読出制御回路（行番号の大きい読
出制御回路）がデータ読出を行なっていないときにのみ
ライトイネーブル信号に応答して読出ゲートをイネーブ
ル状態とする。それにより、常に優先順位に従ってデー
タの読出を実行することができるとともに、演算に必要
なデータが揃ったときには即座に演算を実行することが
できる。

【０２３９】図６１は読出制御回路の具体的構成の一例
を示す図である。図６１（Ａ）において、読出制御回路
３１５は、一方のライトイネーブル信号ＷＥａ１をその
Ｓ入力に受けるセット・リセット（ＳＲ）フリップフロ
ップ４０１と、他方のライトイネーブル信号ＷＥａ２を
そのＳ入力に受けるＳＲフリップフロップ４０２と、Ｓ
Ｒフリップフロップ４０１および４０２の出力と、下位
側の読出制御回路のインバータ回路の出力を受けるＡＮ
Ｄ回路４０３と、ＡＮＤ回路４０３の出力を反転して上
位の読出制御回路に含まれるＡＮＤ回路の入力へ与える
インバータ回路４０５と、ＡＮＤ回路４０３の出力をＳ
入力に受けるＳＲフリップフロップ４０４と、ＳＲフリ
ップフロップ４０４のＱ出力を所定時間遅延させる遅延
回路４０６を含む。

【０２４０】遅延回路４０６の出力はフリップフロップ
４０１、４０２および４０４のリセット入力Ｒへ与えら
れる。またフリップフロップ４０４のＱ出力は対応の読
出ゲートへ読出イネーブル信号として与えられる。次に
動作についてその動作波形図である図６１（Ｂ）を参照
して説明する。

【０２４１】下位のインバータ回路の出力が“Ｌ”の場
合には、下位のレジスタ（行番号の大きいレジスタ）に
おいてデータが揃っており先に下位側において演算が実
行されることを示す。したがってこの場合、ライトイネ
ーブル信号ＷＥａ１およびＷＥａ２がともに活性状態と
なり対応のレジスタに有効データが書込まれ、フリップ
フロップ４０１および４０２がセット状態となった場合
でもＡＮＤ回路４０３の出力は“Ｌ”状態にある。

【０２４２】下位のインバータ回路の出力が“Ｈ”に立
上がると、この行のレジスタの格納データを用いて演算
が実行されるべきことを示す。このとき、ＡＮＤ回路４
０３の出力が“Ｈ”に立上がり、インバータ回路４０５
の出力が“Ｌ”に立下がる。インバータ回路４０５の出
力が上位のＡＮＤ回路の入力に与えられている。これに
より上位側における演算が禁止される。

【０２４３】ＡＮＤ回路４０３の出力が“Ｈ”に立上が
ると、フリップフロップ４０４のＱ出力が“Ｈ”へ立上
がり、対応の読出ゲートがイネーブル状態となり、レジ
スタの内容が読出データバスに伝達される。所定時間が
経過すると、遅延回路４０６の出力よりフリップフロッ
プ４０１、４０２および４０４がリセットされ、読出ゲ
ートはディスエーブル状態とされるとともに、ＡＮＤ回
路４０３の出力も“Ｌ”に立下がり、上位の読出制御回
路を読出可能状態に設定する（インバータ回路４０５の
出力が“Ｈ”となる）。この図６１に示す構成におい
て、フリップフロップ４０４はＡＮＤ回路４０３の
“Ｈ”の信号をセット入力Ｓに受けているときにリセッ
ト入力Ｒに“Ｈ”の信号を受けてリセット状態とされ
る。この構成は、セット状態にする駆動トランジスタよ
りもリセット状態に設定するトランジスタの方の駆動能
力を大きく設定することにより実現される。すなわち、
セット能力よりもリセット能力の方が大きくされる。

【０２４４】この構成において、一方のレジスタが定数
データを格納する場合には、フリップフロップ４０１ま
たは４０２のＱ出力を常時“Ｈ”状態に設定する必要が
ある。この構成は、定数データを格納するレジスタに対
応するフリップフロップのリセット入力Ｒに対しては、
遅延回路４０６の出力が伝達されないようにプログラム
により固定する。すなわち、遅延回路４０６とフリップ
フロップ４０１または４０２との間にスイッチ回路を設
けておき、このスイッチ回路の導通／遮断を定数値であ
るか否かを示すプログラムより決定する。

【０２４５】上述の構成により、優先順位を乱すことな
く必要なデータが揃ったときに演算を実行することが可
能となる。ここで、乗算操作と加算シフト複合演算操作
とでは、加算およびシフト演算操作が優先される。この
場合、加算シフト演算操作に利用されるレジスタに対す
る読出制御回路の出力を、乗算回路に利用されるデータ
を格納するレジスタに設けられる読出制御回路の活性／
不活性を指定する信号として利用すればよい（すなわち
ＡＮＤ回路４０３の入力へ与えればよい）。

【０２４６】［処理性能］本発明によるデータ駆動型フ
ィルタ装置を用いた場合、従来のデータ駆動型プロセサ
を用いるフィルタ処理と比べて、ＩＩＲフィルタ処理を
実現する場合には４５ないし６０倍の処理速度が得られ
る。同様にデータ駆動型プロセサを用いてＦＩＲフィル
タ処理を実現する場合の構成と比べて５ないし１０倍の
処理速度を得ることができる。

【０２４７】また専用ＬＳＩを用いるフィルタ装置と比
べて、タップ数を自由に設定することができる（レジス
タファイルにおけるエントリーの数の増減はプログラム
により容易に実行することができる）。このため、フィ
ルタ装置を処理用途に応じて任意にその構成を設定する
ことができ、いずれの用途においても容易に対応するこ
とが可能となる。

【０２４８】さらに、上述の実施例においては、ＩＩＲ
フィルタおよびＦＩＲフィルタそれぞれを個別に構成し
ているが、両者を組合わせる結合型フィルタをも容易に
構成することが可能となる。

【０２４９】

【発明の効果】以上のように、この発明によれば、デー
タ、定数および初期値が単一代入単一読出のルールで書
込／読出が行なわれる複数のレジスタを有するレジスタ
ファイルと、乗算器と加算シフト複合演算器とを有する
演算器群とでフィルタ装置を構成したため、ＦＩＲフィ
ルタ処理およびＩＩＲフィルタ処理における基本フィル
タ演算を最小命令単位として表現することができ、フィ
ルタ処理にのみ関連する命令を用いてフィルタ処理を実
行することができ、高速でフィルタ処理を実行すること
が可能となる。

【０２５０】また、レジスタファイルのエントリー数は
タップ数に対応するため、このエントリー数はプログラ
ムにより設定可能であり、さらに任意の構成のフィルタ
を容易に実現することが可能となる。

【図面の簡単な説明】

【図１】この発明に従うデータ駆動型フィルタ装置の全
体の構成を概略的に示すブロック図である。

【図２】図１に示すレジスタファイルの概略構成を示す
図である。

【図３】ｉｉｒ命令におけるレジスタファイル内のレジ
スタ間の接続およびレジスタファイル内のレジスタの構
成を示す図である。

【図４】ｆｉｒ命令におけるレジスタファイル内のレジ
スタ間の接続およびレジスタファイルの構成を示す図で
ある。

【図５】ｉｉｒ命令およびｆｉｒ命令両者兼用時におけ
るレジスタファイルの接続構成およびレジスタファイル
の構成を示す図である。

【図６】ｉｉｒ命令の記述形式およびその内部構造を示
す図である。

【図７】ｆｉｒ命令の記述形式およびその内部構造を示
す図である。

【図８】２次のＩＩＲフィルタの構成と本発明における
ｉｉｒ命令への分解手順を示す図である。

【図９】図８に示す２次のＩＩＲフィルタをｉｉｒ命令
で記述した際のフローグラフを示す図である。

【図１０】図９に示すフローグラフをテキスト形式で記
述した際のプログラムコーディングを示す図である。

【図１１】図８に示すフィルタ処理を実現する際の初期
状態におけるレジスタファイルの各レジスタの格納デー
タの状態および演算器との接続構成を示す図である。

【図１２】ＩＩＲフィルタ処理実行時における実行サイ
クル１におけるレジスタファイル内の各レジスタの格納
データおよびそのときのデジタルフィルタにおけるデー
タの分布を示す図である。

【図１３】ＩＩＲフィルタ処理実行時における第２実行
サイクルにおける各レジスタの格納データおよびそのと
きのデジタルフィルタのデータの分布を示す図である。

【図１４】ＩＩＲフィルタ処理実行時における第３実行
サイクルにおける各レジスタの格納データおよびそのと
きのデジタルフィルタのデータの分布を示す図である。

【図１５】ＩＩＲフィルタ処理実行時における第４実行
サイクルにおける各レジスタの格納データおよびそのと
きのデジタルフィルタのデータの分布を示す図である。

【図１６】ＩＩＲフィルタ処理実行時における第５実行
サイクルの動作を詳細に示す図である。

【図１７】ＩＩＲフィルタ処理実行時における第５実行
サイクルの詳細な動作およびこのサイクル完了時におけ
る各レジスタの格納データおよびそのときのデジタルフ
ィルタにおけるデータの分布を示す図である。

【図１８】ＩＩＲフィルタ処理実行時における第６実行
サイクル時の各レジスタの格納データおよびそのときの
デジタルフィルタにおけるデータの分布を示す図であ
る。

【図１９】ＩＩＲフィルタ処理実行時における第７実行
サイクル時の各レジスタの格納データおよびそのときの
デジタルフィルタにおけるデータの分布を示す図であ
る。

【図２０】ＩＩＲフィルタ処理実行時における第８実行
サイクル時の各レジスタの格納データおよびそのときの
デジタルフィルタにおけるデータの分布を示す図であ
る。

【図２１】ＩＩＲフィルタ処理実行時における第９実行
サイクル時の各レジスタの格納データを示す図である。

【図２２】ＩＩＲフィルタ処理実行時における第１０実
行サイクル時の各レジスタの格納データを示す図であ
る。

【図２３】ＩＩＲフィルタ処理実行時における第１１実
行サイクル時の各レジスタの格納データを示す図であ
る。

【図２４】ＩＩＲフィルタ処理実行時における第１２実
行サイクル時の各レジスタの格納データを示す図であ
る。

【図２５】ＩＩＲフィルタ処理実行時における第１３実
行サイクル時の各レジスタの格納データを示す図であ
る。

【図２６】ＩＩＲフィルタ処理実行時における第１４実
行サイクル時の各レジスタの格納データを示す図であ
る。

【図２７】ＩＩＲフィルタ処理実行時における第１５お
よび１６実行サイクル時の各レジスタの格納データを示
す図である。

【図２８】ＩＩＲフィルタ処理実行時の第２ないし第１
６動作サイクル時における各演算器の稼動状態を示す図
である。

【図２９】複数の演算器を用いたＩＩＲフィルタ処理実
行時における各レジスタの格納データおよびそのときの
デジタルフィルタにおけるデータの分布を示す図であ
る。

【図３０】複数の演算器を用いてＩＩＲフィルタ処理を
実行する際の第１実行動作サイクル時における各レジス
タの格納データおよびそのときのデジタルフィルタ内の
データの分布を示す図である。

【図３１】複数の演算器を用いてＩＩＲフィルタ処理を
実行する際の第２実行サイクル時の格納データおよびそ
のときのデジタルフィルタ内のデータの分布を示す図で
ある。

【図３２】複数の演算器を用いてＩＩＲフィルタ処理を
実行する際の第３の動作サイクル時における各レジスタ
の格納データおよびそのときのデジタルフィルタ内のデ
ータの分布を示す図である。

【図３３】複数の演算器を用いてＩＩＲフィルタ処理を
実行する際の乗算操作完了時における各レジスタの格納
データおよびそのときのデジタルフィルタ内のデータの
分布を示す図である。

【図３４】複数の演算器を用いてＩＩＲフィルタ処理を
実行する際の第３の動作サイクル時における各レジスタ
の格納データおよびそのときのデジタルフィルタ内のデ
ータの分布を示す図である。

【図３５】複数の演算器を用いてＩＩＲフィルタ処理を
実行する際の第４の動作サイクル時における各レジスタ
の格納データおよびそのときのデジタルフィルタ内のデ
ータの分布を示す図である。

【図３６】複数の演算器を用いてＩＩＲフィルタ処理を
実行した際の各動作サイクル時における演算器の稼動状
況を示す図である。

【図３７】４次のＦＩＲフィルタの構成およびｆｉｒ命
令への分解手順を示す図である。

【図３８】図３７に示す４次のＦＩＲフィルタをｆｉｒ
命令で記述する際のフローグラフを示す図である。

【図３９】図３８に示すフローグラフをテキスト形式で
記述した際のプログラムコーディングを示す図である。

【図４０】ＦＩＲフィルタ処理実行時における初期状態
の各レジスタ格納データおよび演算器との接続関係とそ
のときのデジタルフィルタ内のデータの分布を示す図で
ある。

【図４１】ＦＩＲフィルタ処理実行時における第１実行
サイクル時における各レジスタの格納データおよびその
ときのデジタルフィルタ内のデータの分布を示す図であ
る。

【図４２】ＦＩＲフィルタ処理実行時における第２実行
サイクル時における各レジスタの格納データおよびその
ときのデジタルフィルタ内のデータの分布を示す図であ
る。

【図４３】ＦＩＲフィルタ処理実行時における第３実行
サイクル時における各レジスタの格納データおよびその
ときのデジタルフィルタ内のデータの分布を示す図であ
る。

【図４４】ＦＩＲフィルタ処理実行時における第４実行
サイクル時における各レジスタの格納データおよびその
ときのデジタルフィルタ内のデータの分布を示す図であ
る。

【図４５】ＦＩＲフィルタ処理実行時における第５実行
サイクル時における各レジスタの格納データおよびその
ときのデジタルフィルタ内のデータの分布を示す図であ
る。

【図４６】ＦＩＲフィルタ処理実行時における第６実行
サイクル時における各レジスタの格納データおよびその
ときのデジタルフィルタ内のデータの分布を示す図であ
る。

【図４７】ＦＩＲフィルタ処理実行時における第７実行
サイクル時における各レジスタの格納データおよびその
ときのデジタルフィルタ内のデータの分布を示す図であ
る。

【図４８】ＦＩＲフィルタ処理実行時における第８実行
サイクル時における各レジスタの格納データおよびその
ときのデジタルフィルタ内のデータの分布を示す図であ
る。

【図４９】ＦＩＲフィルタ処理実行時における第９実行
サイクル時における各レジスタの格納データおよびその
ときのデジタルフィルタ内のデータの分布を示す図であ
る。

【図５０】ＦＩＲフィルタ処理実行時における第１０実
行サイクル時における各レジスタの格納データおよびそ
のときのデジタルフィルタ内のデータの分布を示す図で
ある。

【図５１】ＦＩＲフィルタ処理実行時における第１１実
行サイクル時における各レジスタの格納データおよびそ
のときのデジタルフィルタ内のデータの分布を示す図で
ある。

【図５２】ＦＩＲフィルタ処理実行時における第１２実
行サイクル時における各レジスタの格納データおよびそ
のときのデジタルフィルタ内のデータの分布を示す図で
ある。

【図５３】ＦＩＲフィルタ処理実行時における第１３実
行サイクル時における各レジスタの格納データおよびそ
のときのデジタルフィルタ内のデータの分布を示す図で
ある。

【図５４】ＦＩＲフィルタ処理実行時における第１４実
行サイクル時における各レジスタの格納データおよびそ
のときのデジタルフィルタ内のデータの分布を示す図で
ある。

【図５５】ＦＩＲフィルタ処理実行時における第１５実
行サイクル時における各レジスタの格納データおよびそ
のときのデジタルフィルタ内のデータの分布を示す図で
ある。

【図５６】ＦＩＲフィルタ処理実行時における第２ない
し第１６実行サイクル時における各演算器の稼動状況を
示す図である。

【図５７】複数の演算器を用いたＦＩＲフィルタ処理実
行時における各レジスタの格納データを示す図である。

【図５８】複数の演算器を用いてＦＩＲフィルタ処理を
実行する際の第１動作サイクル時における各レジスタの
格納データおよびそのときのデジタルフィルタ内のデー
タの分布を示す図である。

【図５９】複数の演算器を用いてＦＩＲフィルタ処理を
実行する際の第２動作サイクル時における各レジスタの
格納データおよびそのときのデジタルフィルタ内のデー
タの分布を示す図である。

【図６０】レジスタファイル内のレジスタの読出制御を
行なう構成の一例を示す図である。

【図６１】図６０に示す読出制御回路の構成および動作
を示す図である。

【符号の説明】

１，１ａ〜１ｎ 乗算器 ２，２ａ〜２ｎ 加算シフト複合演算器 １０ レジスタファイル ２０ 入力部 ２２ 加算器 ２４ シフト演算器 ３０ 出力部 ４０ 第１の演算器群 ５０ 第２の演算器群 ＤＡＦ データフィールド ＤＥＦ 行先フィールド ＤＡＲ データレジスタ ＤＥＲ 行先レジスタ Ａ１ レジスタ Ａ２ レジスタ Ｃ レジスタ Ｂ レジスタ Ｘ レジスタ Ｄ レジスタ Ｅ レジスタ Ｆ レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のレジスタを有するレジスタファイ
   ルを備え、前記レジスタファイルは、処理すべきおよび
   処理後のデータを格納するデータフィールドと、このデ
   ータフィールドにおけるレジスタを特定する行先情報を
   格納する行先フィールドとを含み、かつ前記レジスタフ
   ァイルの１つのエントリーはデータフィールドに含まれ
   るデータレジスタと行先フィールドに含まれる行先レジ
   スタとを有し、 外部からのデータを受け、前記レジスタファイルのデー
   タフィールド内の所定のレジスタへ該受けたデータを書
   込むデータ入力手段と、 乗算器と加算シフト複合演算器とを含む演算手段と、 前記レジスタファイルの前記データフィールド内のデー
   タレジスタの内容を読出し前記演算手段へ与える読出手
   段と、 前記演算手段の出力を前記データフィールド内のレジス
   タへ書込む書込手段とを備え、前記書込手段は前記行先
   フィールド内の行先レジスタが記憶する行先情報が示す
   データレジスタへ前記演算手段の出力を書込む手段を含
   み、 前記レジスタファイルの前記データフィールド内の所定
   のデータレジスタの内容を読出し装置外部へ出力する出
   力手段を備える、データ駆動型フィルタ装置。