WO2004034247A1 - 前置処理装置 - Google Patents
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Classifications
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
Definitions
- the present invention relates to a preprocessing device that collects information to be subjected to a predetermined process collectively in an information processing system and generates a word in a format to be subjected to the process.
- FIG. 19 is a diagram illustrating a configuration example of an information processing system that performs a warning process at a high speed.
- a processor (CPU) 91 and a main memory 92 are connected to an input / output device 94- :! To .94-n.
- the processor 91 outputs the word “LSB side” of a word given via the input / output devices 94- :! to 94-n and equal to the word length of the storage area of the main memory 92 (or the word length of the bus 93). Or a combination of binary information indicating a predetermined event, etc. ”(Fig. 20 (1)) at a predetermined cycle (frequency). Further, the processor 91 accumulates a combination of these binary information in a buffer area arranged in the main memory 92 based on a first-in-first-out method.
- the processor 91 performs the following series of processing in parallel with such processing. (1) The combination of binary information stored in this way is read from the buffer area of the description, and the individual binary information packed in the combination is sequentially extracted (unpacked) (Fig. 20 (2)-( Five))
- bit is assigned to the binary information provided via the input / output devices 94-1 to 94-n, the bit is provided as known information and is reliably identified. As long as possible, desired processes adapted to the logical value of the binary information are sequentially activated.
- the location of the above-described binary information (not only the input / output address but also the arrangement on the word to which the corresponding input / output address is assigned) is determined by the input / output device 94-:! It is determined by the input / output addresses assigned to ⁇ 94-n and the configuration of these I / O devices 94-:! ⁇ 94-n.
- the processor 91 can originally perform the same logical operation in parallel on a plurality of bits, the processor 91 may dispose the binary information in the LSB or MSB as described above. A logical operation must be performed only on the “control word that has been performed”, and a process of extracting only a single valid bit from the result of the logical operation must be appropriately performed.
- each binary information is represented by individual binary information.
- the identification of the event to be performed and the activation of the process adapted to the event were not necessarily performed in the “configuration in which the configuration of the input / output devices 94-:! to 94 -n is used”.
- the present invention provides a preprocessing device that flexibly adapts to a hardware configuration that provides information to be processed and that efficiently collects and processes such information.
- the purpose is to:
- an object of the present invention is to enable flexible adaptation to various combinations of information, and achieve high responsiveness and price-performance ratio without falling into an overload state within a range of the existing surplus processing amount. On the point.
- Another object of the present invention is to improve the efficiency and responsiveness of the overall processing.
- an object of the present invention is to prevent processing accuracy and precision from being reduced due to crosstalk, and to reduce restrictions imposed on wiring and implementation for the purpose of avoiding or reducing such crosstalk. On the point.
- Another object of the present invention is to prevent the accuracy of the processing from being reduced due to crosstalk, more accurately.
- the object of the present invention is not only the configuration of an information source that provides the above-described information in parallel in the time series, but also the configuration, the propagation delay time of the wiring provided for transmission and delivery of such information, and The point is that flexible adaptation is possible.
- Another object of the present invention is to maintain a high margin for extraneous noise at low cost and to improve the overall reliability and performance.
- an object of the present invention is to reduce restrictions imposed on wiring, mounting, and other configurations, and to reduce a processing amount.
- the purpose of the above is that, for each piece of information to be processed in parallel, the location of the corresponding information and the position to be placed in the word to be processed are registered in advance, and the means for performing the processing is This is achieved by a preprocessing device characterized by the point that "words in which the information at each of these registered locations is located at the registered location together with the location" are delivered collectively.
- the information that should be processed in parallel can be used in parallel as words suitable for the form of processing. Delivered.
- the above-mentioned purpose is, for each information, together with the location and location of the corresponding information, This is achieved by a preprocessing device characterized in that the information amount of the information is registered.
- the above-mentioned words passed to the processing means should be processed in parallel.
- Information is included as a combination or permutation suitable for the form of the processing.
- the above-mentioned object is that, for each column of information to be input in parallel in the time series and to be processed in parallel, the position of each information in the column and the cross-talk of the information are reflected. The location of all the specific information that cannot be obtained is registered in advance, and among the information input in parallel, all of the information updated in chronological order is individually detected. This is achieved by a preprocessing apparatus characterized in that information arranged at a location registered in common with each location is selected and passed to processing means.
- the above-described object is such that, for each column of information that is input in parallel in a time series and is to be processed in parallel, the position of each information in the column and the cross-talk of the information can be reflected.
- the location of all the specific information is registered in advance, and among the information input in parallel, all of the updated information is detected individually in chronological order, and the individual positions of the updated information are further detected.
- a preprocessing device characterized in that information to be delivered to a processing means is sequentially selected during a period in which individual crosstalk can be reflected in information input in parallel.
- the cross-talk generated in the preceding stage is added to the information input in parallel. Even if it can be reflected, information that reflects or can reflect that crosstalk is excluded from processing as long as the above-mentioned period is specified.
- the above-mentioned object is that, for each piece of information included in the information column, a position and a period during which crosstalk of this information can occur are registered in advance together with the location of all the specific information, and From the information input in parallel, select the information that corresponds to the information placed at the registered location along with the period during the period registered corresponding to each position of the updated information.
- a pre-processing device that is characterized in that it is delivered to the processing means.
- the above-mentioned object is to provide, for each combination of information to be processed simultaneously, of information input in parallel in the order of time series, individual positions of these pieces of information and prior to the processing.
- the time at which such information is to be secured is registered in advance, and the information input in parallel in chronological order over the maximum time registered in this way is accumulated, and these registered individual.
- individual information input in parallel in chronological order is the information to be processed at the same time as long as the above-mentioned position and time are surely registered for these information.
- the above-mentioned object is to obtain the minimum length of the period to be continuously input prior to the point in time at which processing is performed for each piece of information input in parallel in the time series, The position in the column consisting of the information is registered in advance for each minimum length, and at the same time as the registered minimum length, they are input in parallel in chronological order.
- intersection set of information is obtained, and among these intersection sets, a prefix that has a characteristic in that the union of intersection sets of information occupying individual positions registered for each minimum length is passed to the processing means. Achieved by processing equipment. In such a preprocessor, the information input in parallel in the order of time series is to be processed, so that the minimum length of a period to be input continuously is not common, However, even if the information is different, this information is not used when the lengths of the individual periods are to be processed under the above-mentioned logical or set operations that are performed without timing in parallel. As long as it is passed to the processing means 43.
- the above-mentioned object is achieved by a preprocessing device characterized by the point that two pieces of information meaning contradictory items are included in information input in parallel in chronological order.
- a preprocessing device if both of the above-mentioned information are generated within a time shorter than the minimum length of the period registered for the two pieces of information, the above-described logical operation is performed. And are excluded from the processing in the course of set operation.
- the above-described object is to provide, for each column of information input in parallel in the order of time series, individual information that can be a factor that causes additional information included in both or one of the column and a column subsequent to this column.
- the primary information identifier indicating the specific information and the combination of the secondary information identifiers indicating all the non-attached information that cannot be input in addition to the specific information are registered in advance and are delayed from the specific information.
- a sequence of information input in parallel in chronological order is accumulated, and these information columns and individual specific information included in this column are stored. This is achieved by a preprocessing device characterized in that a set of all non-extra information combinations individually indicated by correspondingly registered secondary information identifiers is passed to the processing means.
- any information input in parallel in the order of the time series can be used for both or any of the other information input in parallel with the information and the other information input earlier. In this way, the effects inherent in either case are avoided and delivered to the processing means.
- the above-mentioned object is to provide an individual information that can be a factor that may be accompanied by other information included in both or one of the column and the column preceding the column for each column of information input in parallel in chronological order.
- a primary information identifier indicating specific information and a combination of secondary information identifiers individually indicating all non-associated information that cannot be input in addition to the specific information are registered in advance, and the specific information precedes the specific information.
- a sequence of information that is input in parallel in chronological order over the maximum time during which non-associated information can be input is accumulated. For each column of accumulated information, the intersection of that column and the combination of all non-extra information registered for each specific information contained in this column is passed to the processing means. This is achieved by a pretreatment device characterized in that:
- any information input in parallel in the order of time series can be used for both or any of the other information input in parallel with the information and the other information input subsequently. In this way, the effects inherent in either case are avoided and delivered to the processing means.
- FIG. 1 is a principle block diagram of a first pretreatment apparatus according to the present invention.
- FIG. 2 is a principle block diagram of a second pretreatment apparatus according to the present invention.
- FIG. 3 is a principle block diagram of a third pretreatment device according to the present invention.
- FIG. 4 is a principle block diagram of a fourth pretreatment apparatus according to the present invention.
- FIG. 5 is a principle block diagram of a fifth preprocessing apparatus according to the present invention.
- FIG. 6 is an operation flowchart of the first embodiment of the present invention.
- FIG. 7 is a diagram illustrating the operation of the first embodiment of the present invention.
- FIG. 8 is a diagram (1) showing a configuration of the effective bit table.
- FIG. 9 is an operation flowchart of the second embodiment of the present invention.
- FIG. 10 is a diagram (2) illustrating a configuration of the effective bit table.
- FIG. 11 is a diagram illustrating the operation of the third embodiment of the present invention.
- FIG. 12 is a diagram showing a configuration of the edge mask table.
- FIG. 13 is a diagram illustrating the operation of the fourth embodiment of the present invention.
- FIG. 14 is a diagram showing the configuration of the delay stage number table.
- FIG. 15 is a diagram for explaining the operation of the fifth embodiment of the present invention.
- FIG. 16 is a diagram showing a configuration of the continuous protection table.
- FIG. 17 is a diagram illustrating the operation of the sixth embodiment of the present invention.
- FIG. 18 is a diagram showing the configuration of the priority relationship table.
- FIG. 19 is a diagram illustrating an example of the configuration of an information processing system that performs alarm processing at high speed.
- FIG. 20 is a diagram for explaining the operation of the conventional example. ⁇ Self-form for giving
- FIG. 1 is a principle block diagram of a first pre-processing apparatus according to the present invention.
- the preprocessing device shown in FIG. 1 includes a storage unit 11 and a calculation object delivery unit 13.
- the principle of the first pretreatment apparatus according to the present invention is as follows.
- the location of the corresponding information and the location to be placed in the word to be processed are registered in advance.
- the operation target delivery means 13 sends the processing means 12 which performs the above-described processing to the processing means 12 "the position at which the information at each location registered in the storage means 11 is registered together with the location in the storage means 11".
- the words that are arranged in are delivered in a lump.
- the information to be processed in parallel is a word suitable for the processing form. And delivered to the processing means 12 in parallel.
- the principle of the second pretreatment apparatus according to the present invention is as follows.
- the information amount of the information is registered for each information together with the location and position of the corresponding information.
- the above-mentioned words passed to the processing means 12 are processed in parallel.
- the information to be processed includes combinations and permutations suitable for the processing mode. Therefore, the overall processing efficiency and responsiveness are enhanced.
- FIG. 2 is a principle block diagram of a second pretreatment apparatus according to the present invention.
- the preprocessing apparatus shown in FIG. 2 includes storage means 21 and 21A, update information detecting means 22 and crosstalk suppressing means 24 and 24A.
- the principle of the third pretreatment device is as follows.
- the storage means 21 for each column of information that is input in parallel in chronological order and that is to be processed in parallel, the position of each piece of information in that column and the crosstalk of that information are reflected.
- the locations of all specific information that cannot be obtained are registered in advance.
- the update information detecting means 22 individually detects all pieces of information updated in chronological order among information input in parallel.
- the crosstalk suppression means 24 selects, from among the information input in parallel, information arranged at a location registered in common in the storage means 21 corresponding to each position of the updated information, and processes the information. Hand over to means 2 and 3 collectively.
- the principle of the fourth pretreatment apparatus according to the present invention is as follows.
- the storage means 21 A may be input in parallel in the order of time series, and for each column of information to be processed in parallel, the position of each information in the column and the cross-talk of the information may be reflected.
- the locations of all specific information are registered in advance.
- the update information detecting means 22 individually detects all pieces of information updated in chronological order among information input in parallel.
- the crosstalk suppressing means 24A selects information arranged in a location that is not registered in the storage means 21A in correspondence with the respective positions of the updated information from the information input in parallel. And to the processing means 23 in a lump.
- the principle of the fifth pretreatment apparatus according to the present invention is as follows.
- the crosstalk suppression means 24, 24A allows individual crosstalk to be reflected in information input in parallel. During the acquisition period, information to be delivered to the processing means 23 is sequentially selected.
- the cross-talk generated in the preceding stage of the cross-talk suppressing means 24, 24A can be reflected in the information input in parallel, the cross-talk is reflected or reflected.
- the information to be obtained is excluded from the processing performed by the processing means 23 as long as the above-mentioned period is specified.
- the principle of the sixth pretreatment apparatus according to the present invention is as follows.
- the storage means 21 and 21A for each piece of information included in the information column, a position and a period during which crosstalk of this information can occur along with the location of all specific information are registered in advance. Is performed.
- the cross-talk suppressing means 24 is used for storing the information stored in the storage means 21 and 21 A in correspondence with the updated location of the information in the parallel information among the information inputted in parallel. 21. Select the information that corresponds to the information placed in the location registered in 21A, and transfer it to the processing means 23 in a lump.
- FIG. 3 is a principle block diagram of a third pretreatment apparatus according to the present invention.
- the pre-processing device shown in FIG. 3 includes storage means 31, delay means 32 and delay control means 34.
- the principle of the seventh pretreatment apparatus according to the present invention is as follows.
- the storage means 31 stores, for each combination of information to be processed at the same time among the information input in parallel in the time series, the individual positions of the information and the information prior to the processing. And the time at which this information should be secured are registered in advance.
- the delay means 32 was input in parallel in chronological order over the maximum time registered in the storage means 31.
- the delay control means 34 accumulates in the delay means 32 over the individual time registered in the storage means 31 and, together with the time, combines the information at the individual positions registered in the storage means 31.
- Processing means 33 Delivered to 3 at once.
- FIG. 4 is a principle block diagram of a fourth pretreatment apparatus according to the present invention.
- the preprocessing device shown in FIG. 4 includes a storage unit 41, a continuity determination unit 42, and an operation target extraction unit 44.
- the principle of the eighth pretreatment apparatus according to the present invention is as follows.
- the storage means 41 stores, for each piece of information that is input in parallel in chronological order, the minimum length of the period that must be input continuously before the point at which the processing is performed, and the information.
- the position occupied in the column consisting of the information is registered in advance for each minimum length.
- the continuity discriminating means 42 obtains a product set of information input in parallel in time series over a time equal to the minimum length of each registered in the storage means 41.
- the operation target extraction means 44 extracts a product set of information occupying each position registered in the storage means 41 for each minimum length among the product sets obtained by the continuity determination means 42. The union of these extracted intersections is passed to the processing means 43.
- the information input in parallel in the order of time series is to be processed, so that the minimum length of a period to be input continuously is not common, Even if they differ from each other, this information is not used when the lengths of the individual periods are to be processed under the above-mentioned logical or set operations performed without timing in parallel. Only to the processing means 43.
- the principle of the ninth pretreatment device according to the present invention is as follows.
- Information that is input in parallel in chronological order includes two pieces of information that mean conflicting items.
- FIG. 5 is a principle block diagram of a fifth preprocessing apparatus according to the present invention.
- the pre-processing device shown in FIG. 5 includes storage means 51 and 51 A, storage means 52 and 52 A, and operation object extraction means 54 and 54 A.
- the principle of a tenth pretreatment apparatus according to the present invention is as follows.
- the storage unit 51 may be a factor that is accompanied by other information included in both or one of the column and a column subsequent to this column.
- a primary information identifier indicating individual specific information and a combination of secondary information identifiers individually indicating all non-associated information that cannot be input in addition to the specific information are registered in advance.
- the accumulating means 52 accumulates a sequence of information input in parallel in chronological order over a maximum time during which non-associated information can be input behind specific information.
- the calculation object extraction unit 54 is a unit for storing the information stored in the storage unit 51 corresponding to the column of information stored in the storage unit 52 and the primary information identifier indicating each specific information included in this column. The intersection with the combination of the non-auxiliary information individually indicated by the secondary information identifier is obtained, and the intersection is passed to the processing means 53 that performs the above-described processing.
- any information input in parallel in the order of the time series can be used for both or any of the other information input in parallel with the information and the other information input earlier.
- the processing is delivered to the processing means 53 while avoiding the effect originally caused by either of them.
- the storage means 51A for each column of information that is input in parallel in chronological order, other information included in both or one of the column and the column preceding this column may be a factor.
- a primary information identifier indicating each specific information to be obtained and a combination of secondary information identifiers individually indicating all non-additive information that cannot be input in addition to the specific information are registered in advance.
- the accumulation means 52A accumulates a sequence of information input in parallel in chronological order over a maximum time in which non-extra information can be input prior to specific information.
- the calculation object extraction means 54A is registered in the storage means 51A in correspondence with the information row stored in the storage means 52A and the primary information identifier indicating each specific information included in this row.
- the product set with the combination of the non-auxiliary information individually indicated by all the secondary information identifiers obtained is obtained, and the product set is transferred to the processing means 53 that performs the above-described processing.
- any information input in parallel in the order of time series can be used for both or any of the other information input in parallel with the information and the other information input subsequently.
- the processing is delivered to the processing means 53 while avoiding the effect originally caused by either of them.
- FIG. 6 is an operation flowchart of the first embodiment of the present invention.
- FIG. 7 is a diagram illustrating the operation of the first embodiment of the present invention.
- the storage area of the main memory 92 includes “a desired number of fields that are configured as“ pairs of the following fields ” Therefore, it is assumed to be "8".)
- Binary information here, for the sake of simplicity, it is assumed that a logical value indicates whether or not some event has occurred.
- this “address” field indicates the bit in which the corresponding binary information is located among the bits included in the word assigned as the input / output address, and the logical value of only that bit is “1”.
- a ⁇ bit identifier '' field in which a bit identifier, which is a bit string set to ⁇ , is stored in advance.
- address stored in the above-mentioned “address” field is provided in any of the input / output devices (indicated by any of reference numerals “94-1” to “94-n”) and is applicable. It is uniquely determined based on the hardware configuration as a known value pre-assigned to Regisu (not shown), which is the information source of binary information.
- the feature of the present embodiment lies in the following processing procedure which is performed by the processor 91 at a predetermined cycle (frequency) and generates a control word CW described later.
- FIG. 9 is an operation flowchart of the second embodiment of the present invention.
- This “address” field indicates the least significant bit where the corresponding binary information is located among the bits included in the word assigned as the input / output address.
- a “first bit identifier” field in which a bit identifier, which is a bit string in which the logical value of only that bit is set to “1”, is stored in advance.
- the feature of the present embodiment lies in the following processing procedure which is performed by the processor 91 at a predetermined cycle (frequency) and generates a control word CW described later.
- the value of the “Address” field is ADDRESS
- the value of the “First bit identifier” field is maSK
- the value N of the “number of bits” field is obtained (Fig. 9 (3)).
- the number of times the “OR of the value“ mask ”and“ the bit sequence obtained by shifting the value “mask” one bit to the left (MSB side) ”” is equal to the “number of bits” described above.
- the above value mask is updated to the value MASK generated by the calculation (Fig. 9 (5)).
- the RPth to (RP + N-1) th bits from the LSB side of the control word CW contain valid N bits that are the “logical product of the contents of the above-mentioned register and the value MASK” (Fig. 9 (6)).
- the record pointer RP is incremented, and the record indicated by the record pointer RP is a valid record in the valid bit table 62 (here, for simplicity, it is assumed that all the field values are not “0”). It is determined whether or not (Fig. 9 (7)).
- control word CW is efficiently acquired in the following points, and a desired logical operation is collectively performed on the control unit CW.
- each record of the effective bit table 62 includes a “number of bits” field in addition to the “head bit identifier” field.
- the present invention is not limited to such a configuration, and may be configured as follows, for example.
- Each record of the effective bit table 62 has a “bit identifier” field in which a value MASK is registered in advance, instead of the “first bit identifier” field and the “number of bits” field. Be provided.
- the processor 91 does not perform the process of updating the value mask to the value MASK (FIG. 9 (5)), and performs control by directly applying the value MASK obtained as the value of the “bit identifier” field described above. Generate the word CW.
- FIG. 11 is a diagram illustrating the operation of the third embodiment of the present invention.
- an edge mask table 63 configured as a record row including the following fields is arranged in the storage area of the main memory 92.
- distal binary information A bit string in which only the bit corresponding to the obtained single binary information (hereinafter referred to as “disturbance source binary information”) is set to “1” (hereinafter “disturbance source bit pattern”) ) Is registered in advance in the “disturbance source bit field” field.
- the feature of this embodiment lies in the following processing procedure performed by the processor 91.
- the processor 91 performs the following processing every time a word is input at a predetermined cycle (frequency) and a word in which a plurality of pieces of binary information are packed is given.
- Word W0 is used as the initial value of “provisional output word W t” (Fig. 11 (4)).
- the “provisional output word W t” is updated by repeating the following processing based on each record of the edge mask table 63.
- the provisional output word W t is updated by repeating the following processing based on each record of the edge mask table 63.
- the “output word W” is used to generate “disturbance source binary information” having a changed logical value. Or a component of crosstalk noise (crosstalk) superimposed on “word W0” due to electromagnetic or electrostatic coupling with a circuit or wiring provided for delivery.
- each record of the edge mask table 63 includes the above-mentioned “non-disturbance bit pattern” field.
- the present invention is not limited to such a configuration.
- the “disturbance bit pattern” field is replaced with the “disturbance bit pattern” field, and the “disturbance bit pattern” is inverted.
- the “bit pattern” is registered in advance, and the “disturbance bit pattern” is appropriately generated based on the “disturbance bit pattern”, so that a process equivalent to the above-described process may be performed.
- the crosstalk noise (crosstalk) generated after the change point of “word W0” and the crosstalk noise (crosstalk) generated before the change point are respectively shown in FIG. It is suppressed in the process of the above-mentioned processing shown in (6) and FIG. 11 (7).
- the present invention is not limited to such a configuration, and among these processes, one or both of the processes that cannot generate crosstalk noise (crosstalk) may be omitted, and both of these processes may be omitted. If crosstalk noise (crosstalk) cannot occur, the processing shown in Fig. 1 l (la) may be omitted.
- crosstalk noise is generated with respect to a change point of the “word W0” in a preceding period and a subsequent period over the length of the cycle in which the “word W0” is given. It is configured on the premise that the period that can occur is limited, and the change point of this "word W0" is detected for each of these two periods.
- the present invention is not limited to such a configuration, and may include one or both of a preceding period and a succeeding period in a period twice as long as the period in which the “word W0” is given.
- the present invention can be similarly applied to a case where crosstalk noise (crosstalk) can be generated at the changing point of the “word W0”.
- each record in the edge mask table 63 is configured as a set of records that are common in any period in which the corresponding crosstalk noise (crosstalk) can occur.
- the present invention is not limited to such a configuration.
- a period during which crosstalk noise (crosstalk) may occur here, for the sake of simplicity, “based on the point in time when“ word W0 ”is updated, Assume that the word “W0” following in the time series is defined as a multiple (integer) of the given period.
- the record corresponding to the known crosstalk noise (crosstalk) is indicated by the dotted line in Fig. 12. As shown in Fig.
- this "multiple” includes a "period identifier" field registered in advance, and the processing shown in Figs. 11 (4) to (7) includes the "period identifier" field.
- FIG. 13 is a diagram illustrating the operation of the fourth embodiment of the present invention.
- a delay stage number table 64 which is a set of records including the following fields, is arranged in advance.
- a plurality of pieces of binary information packed into words of a predetermined word length (here, for simplicity, it is assumed that a logical value indicates whether or not some event has occurred.) It is defined as an integer multiple of the cycle length, and of these binary information, activation of the processing performed for each corresponding one or more binary information (hereinafter referred to as “target binary information”) is performed.
- “Number of stages” which means the time to be suspended (hereinafter referred to as "delay time”) (here, for simplicity, if it is limited to any value of "0", “1", or "2”) Suppose that) is registered in advance in the “Number of steps” field.
- the feature of this embodiment lies in the following processing procedure performed by the processor 91.
- the processor 91 performs the following processing every time the above-described plurality of pieces of binary information are packed and a word input at a predetermined cycle (frequency) is given. (1) In addition to the latest word, the two most recent words given prior to that word are stored in chronological order (Fig. 13 (1)). In the following, for simplicity, these three words are referred to as “word W0”, “word Wl”, and “word W-2” in chronological order from the latest word.
- each of the binary information included in the “word W0” is packed after the delay over the number of individual stages that can be defined in advance in the delay stage number table 64 is collectively applied. According to this, as long as the contents of each record in the delay stage number table 64 are set accurately as a set of values that match the delay time of the hardware configuration and wiring (including the communication path), the word W0 is used. Any binary information included in the information is not subjected to a large increase in processing amount, and a predetermined process is collectively performed at an appropriate time together with other binary information.
- the time per unit stage is not specifically shown. However, such a time may be any value as long as the desired responsiveness to the event indicated by the binary information described above is ensured within the range of the processing amount of the processor 91.
- FIG. 15 is a diagram for explaining the operation of the fifth embodiment of the present invention.
- the operation of the fifth embodiment of the present invention will be described with reference to FIGS.
- a delay stage number table 64 which is a set of records including the following fields, is arranged in advance.
- Numberer of protection steps which is defined as an integer multiple of the period length and means the time constant to be applied to identify the occurrence or disappearance of an event individually indicated by these binary information (here, for simplicity, , "1" and "3” are assumed to be limited.) Is the "number of protection steps" field registered in advance.
- the feature of this embodiment lies in the following processing procedure performed by the processor 91.
- the processor 91 performs the following processing every time the above-described plurality of pieces of binary information are packed and a word input at a predetermined cycle (frequency) is given.
- these three words are referred to as “word W0”, “word W-l”, and “word W-2” in chronological order from the latest word for simplicity.
- Consecutive protection table 6 “Protection steps” of each valid record among 5 records
- the following “logical product ⁇ ” and “logical sum” are obtained individually (Fig. 15 (2), (3)).
- “logical product 0” and “logical sum 0” corresponding to the number of protection steps “0” are given as “word W0” without performing any logical operation on “word W0”.
- they are generally called "logical product” and "logical sum”.
- the “total extinction information” is obtained by taking the logical sum of all of the above “extinction information ⁇ ” (Fig. 15 (f)).
- the “general occurrence information” is obtained by taking the logical product of all of these “extinction information ⁇ ” and the “temporary general occurrence information” described above (Fig. 16 (8)).
- such an output word W flexibly adapts to the various combinations of the number of stages described above, and has a significantly simpler logical operation compared to the above-described complicated processing involving timing. Below, it is required efficiently and accurately.
- FIG. 17 is a diagram illustrating the operation of the sixth embodiment of the present invention.
- a priority relationship table 66 which is a set of records including the following fields is arranged in advance.
- non-secondary information bit pattern Is a pre-registered “non-secondary information bit pattern” field
- the feature of this embodiment lies in the following processing procedure performed by the processor 91.
- the processor 91 performs the following processing every time the above-described plurality of pieces of binary information are packed and a word input at a predetermined cycle (frequency) is given.
- Word W0 is set as the initial value of “provisional output word Wt -2” (Fig. 11 (2)).
- provisional output word Wt-2 “provisional output word Wt-1” and “provisional output word W” are updated by repeating the following procedure based on each record of the priority relationship table 66.
- provisional output word Wt-2 is updated by repeating the following procedure based on each record of the priority relationship table 66.
- the priority relation table 66 that appropriately indicates the priority relation between the “primary information” and the “secondary information” described above is generated in advance, the logical value of the “output word W” is “ Unnecessary binary information is obtained without being superimposed on “word W0” due to the normal spread of “primary information” changed to “1”.
- the spread of the binary information described above under “the simple logical operation performed in the digital domain and efficiently performed” is highly accurately invalidated, and the hardware aspect is reduced. In, not only wiring and mounting, but also configuration constraints are greatly reduced.
- each record of the priority relationship table 66 includes the above-mentioned “non-secondary information bit pattern” field.
- the present invention is not limited to such a configuration.
- the “non-secondary information bit pattern” field is replaced with the “non-secondary information bit pattern”
- the “secondary information bit pattern” is registered in advance, and the “non-secondary information bit pattern” is appropriately generated based on the “secondary information bit pattern”, whereby the processing described above is performed. Processing equivalent to may be performed.
- the present invention is not limited to such a configuration, and among these processes, a process relating to secondary information that cannot occur may be omitted, and a change point of the above-mentioned “word W0” may be preceded. If secondary information cannot be generated at the time of The processing may also be omitted.
- secondary information may be generated for a change point of the “word W0”. It is configured on the assumption that the period is limited.
- the present invention is not limited to such a configuration, and may include one or both of a preceding period and a succeeding period over twice the length of the period in which the “word W0” is given.
- the present invention can be similarly applied to a case where secondary information corresponding to a change point of the “word W0” can be generated.
- each record of the priority relationship table 66 includes a “primary information source bit pattern” field that does not correspond to a period in which the corresponding secondary information can occur, and a “non-secondary information”. It is configured as a pair with the “bit pattern” field.
- the present invention is not limited to such a configuration. For example, a possible period (here, for the sake of simplicity, “the time following“ word W0 ”is updated as a base point, Assuming that “word W0” is defined as a multiple (integer) of the given period.]
- the record corresponding to the secondary information for which is known as shown by the dotted line in FIG. In the processing shown in Fig.
- Each of the embodiments described above is configured as a software executed by a general-purpose processor.
- the present invention is not limited to such a configuration, and may be configured as, for example, any of the following.
- ⁇ Firmware configured as a microprogram or other
- a function unit that is mounted on the information processing device and that is linked with a function unit that performs the above-described operation under predetermined instruction control, and that transfers the operation target to the function unit.
- the present invention is applied to a device or system that responds to perform an alarm process.
- the present invention is not limited to such devices and systems, and is applicable to various information processing systems that respond to a large amount of information and events at a desired speed.
- the first preprocessing apparatus can flexibly adapt to various configurations and arrangements of individual information, and can increase the overall processing efficiency and responsiveness as compared with the conventional example.
- the overall processing efficiency and responsiveness are improved.
- the third and fourth preprocessors according to the present invention it is possible to prevent the processing accuracy and precision from being reduced due to crosstalk, and to avoid or reduce such crosstalk in wiring and mounting. Restrictions imposed as objectives are reduced.
- the seventh preprocessing apparatus not only the configuration of the information source for providing the above-mentioned information in parallel in the time series but also the configuration of the delay unit and the delay control unit, and the transmission of these information Flexible adaptation to the propagation delay time of the wiring provided for delivery.
- the margin for extraneous noise is maintained inexpensively and high, and the overall reliability and performance are improved.
- restrictions imposed on wiring, mounting, and other configurations are relaxed, and the processing amount to be secured in the processing means can be reduced. Become.
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Abstract
本発明は、情報処理系において、処理が一括して施されるべき情報を収集して所定の形式の語を生成する前置処理装置に関する。本発明の目的は、このような情報を与えるハードウエアの構成に柔軟に適応し、これらの情報の収集および処理を効率的に達成する点にある。そのために、本発明にかかわる前置処理装置は、並行して処理が施されるべき情報毎に、対応する情報の所在と、その処理が施される語に配置されるべき位置とが予め登録された記憶手段と、これらの所在にある情報がその所在と共にこの記憶手段に登録された位置に配置されてなる語を演算対象として引き渡す演算対象引き渡し手段とを備えて構成される。
Description
明細書 前置処理装置 技術分野
本発明は、 情報処理系において、 所定の処理が一括して施されるべき情報を収 集し、 その処理が施されるべき形式の語を生成する前置処理装置に関する。 背景技術
近年、 小型の電子機器や携帯型の通信端末だけではなく、 遠隔制御システム、 交通システム、 生産システムその他の多様なシステムでは、 高度に進展した情報 処理技術およびディジ夕ル信号処理技術に併せて、 ディジ夕ル伝送技術が適用さ れ、 かつ性能価格比が著しく高いプロセッサが搭載されることによって、 実時間 性や高い応答性が安定に実現されている。
図 19は、 警報処理を高速に行う情報処理系の構成例を示す図である。
図において、 プロセッサ (CPU) 9 1および主記憶 92は、 バス 93を介し て入出力デバイス 94-:!〜 .94-nに接続される。
プロセッサ 9 1は、 「入出力デバイス 94-:!〜 94-nを介して与えられ、 かつ 主記憶 92の記憶領域の語長 (または、 バス 93の語長) に等しい語の L SB側 (もしくは MSB側) に適宜パックされると共に、 所定の事象等を示す二値情報 の組み合わせ」 (図 20(1)) を所定の周期 (頻度) で取り込む。 さらに、 プロセ ッサ 9 1は、 主記憶 92に配置されたバッファ領域に、 これらの二値情報の組み 合わせをファーストイン ' ファース トアゥト方式に基づいて蓄積する。
また、プロセッサ 9 1は、このような処理に並行して下記の一連の処理を行う。 (1) このようにして蓄積された二値情報の組み合わせを記述のバッファ領域から 読み出し、 その組み合わせにパックされた個々の二値情報を順次抽出 (アンパッ ク) する (図 20(2)〜(5))
(2) 「これらの二値情報が個別に L SB (または MSB) に配置されてなる制御 語(ここでは、簡単のため、 8ビッ ト長のバイ トとして構成されると仮定する。)」
(図 2 0 (6)) を順次生成する。
(3) この制御語に所定の論理演算を施し (図 2 0 (7)) 、 その論理演算の結果に適 応した処理を適宜起動する。
(4) バッファ領域に蓄積されている全ての 「二値情報の組み合わせ」 について、 既述の処理 (1)〜(3)を適宜反復する。
したがって、 入出力デバイス 9 4 -1〜9 4 -nを介して与えられる二値情報が如 何なるビットに配置されていても、 そのビットが既知の情報として与えられ、 か つ確実に特定される限り、 この二値情報の論理値に適応した所望の処理が順次起 動される。
ところで、 このような従来例では、 上述した二値情報の所在 (入出力アドレス だけではなく、 該当する入出力アドレスが付与された語の上における配置) は、 入出力デバイス 9 4 -:!〜 9 4 -nに割り付けられた入出力ァドレスと、 これらの入 出力デバイス 9 4 -:!〜 9 4 -nの構成とによって定まる。
したがって、 プロセッサ 9 1は、 本来的に複数のビヅ 卜に並行して同じ論理演 算を行うことができるにもかかわらず、 「個々の二値情報が既述の通りに L S B または M S Bに配置されてなる制御語」 のみに論理演算を施し、 その論理演算の 結果から有効な単一のビットのみを抽出する処理を適宜行わなければならなかつ た。
すなわち、図 2 0 (2)〜(5)に既述の無用な処理に併せて上述した論理演算がこれ らのニ値情報の全てについて個別に行われるために、 個々の二値情報で示される 事象の識別とその事象に適応した処理の起動とは、 「入出力デバイス 9 4 -:!〜 9 4 -nの構成が活用される形態」 では必ずしも行われていなかった。
さらに、 従来例では、 プロセッサ 9 1の処理量が無用に消費されるにもかかわ らず、 十分な応答性が確保され難く、 その処理量の余剰分の不足に起因して付加 価値の向上が阻まれる可能性があつた。 日 Sの
本発明は、 処理が施されるべき情報を与えるハードウエアの構成に柔軟に適応 し、 これらの情報の収集および処理を効率的に達成する前置処理装置を提供する
ことを目的とする。
また、 本発明の目的は、 多様な情報の組み合わせに対する柔軟な適応が可能と なり、 かつ既存の余剰の処理量の範囲で過負荷状態に陥ることなく高い応答性や 価格性能比が達成される点にある。
さらに、本発明の目的は、個々の情報の多様な構成および配置に柔軟に適応し、 かつ総合的な処理の効率および応答性が高められる点にある。
また、 本発明の目的は、 総合的な処理の効率および応答性が高められる点にあ る。
さらに、 本発明の目的は、 処理の確度や精度が漏話に起因して低下することが 回避され、 布線や実装についてこのような漏話の回避や軽減を目的として課され る制約が緩和される点にある。
また、 本発明の目的は、 処理の精度が漏話に起因して低下することがさらに確 度高く回避される点にある。
さらに、 本発明の目的は、 時系列の順に既述の情報を並列に与える情報源の構 成だけではなく、 構成と、 これらの情報の伝送や引き渡しに供される布線の伝搬 遅延時間とに対する柔軟な適応が可能となる点にある。
また、 本発明の目的は、 外来雑音に対する余裕度が安価に高く維持され、 かつ 総合的な信頼性や性能が高められる点にある。
さらに、 本発明の目的は、 布線、 実装その他の構成について課される制約が緩 和され、 処理量の削減が可能となる点にある。
上述した目的は、 並行して処理が施されるべき情報毎に、 対応する情報の所在 と、 その処理が施される語に配置されるべき位置とが予め登録され、 その処理を 行う手段に、 「これらの登録された個々の所在にある情報がその所在と共に登録 された位置に配置されてなる語」 を一括して引き渡す点に特徴がある前置処理装 置によって達成される。
このような前置処理装置では、 何れの情報についても適切な所在および位置が 予め登録される限り、 並行して処理が施されるべき情報は、 その処理の形態に適 合した語として並列に引き渡される。
また、 上述した目的は、 情報毎に、 対応する情報の所在および位置に併せて、
その情報の情報量が登録される点に特徴がある前置処理装置によって達成され る。
このような前置処理装置では、 並列に入力される個々の情報の情報量が必ずし も共通でなくても、 処理手段に引き渡される既述の語には、 並行して処理が施さ れるべき情報がその処理の形態に適合した組み合わせや順列として含まれる。 さらに、 上述した目的は、 時系列の順に並列に入力され、 かつ並行して処理が 施されるべき情報の列毎に、 その列における個々の情報の位置と、 その情報の漏 話が反映され得ない全ての特定の情報の所在とが予め登録されると共に、 並列に 入力された情報の内、 時系列の順に更新された情報の全てを個別に検出し、 さら に、 更新された情報の個々の位置に対応して共通に登録された所在に配置された 情報を選択して処理手段に引き渡す点に特徴がある前置処理装置によって達成 される。
このような前置処理装置では、 時系列の順に並列に入力された情報の内、 何ら かの更新された情報の漏話が反映され得る個々の情報は、 処理の対象から除外さ れる。
また、 上述した目的は、 時系列の順に並列に入力され、 かつ並行して処理が施 されるべき情報の列毎に、 その列における個々の情報の位置と、 その情報の漏話 が反映され得る全ての特定の情報の所在とが予め登録されると共に、 並列に入力 された情報の内、 時系列の順に更新された情報の全てを個別に検出し、 さらに、 更新された情報の個々の位置に対応して共通に登録されていない所在に配置さ れた情報を選択して処理手段に引き渡す点に特徴がある前置処理装置によって 達成される。
このような前置処理装置では、 時系列の順に並列に入力された情報の内、 何ら の更新された情報の漏話が反映され得る個々の情報は、 処理の対象から除外され る。
さらに、 上述した目的は、 並列に入力される情報に個々の漏話が反映され得る 期間に、 処理手段に引き渡されるべき情報を順次選択する点に特徴がある前置処 理装置によって達成される。
このような前置処理装置では、 並列に入力された情報に前段で発生した漏話が
反映され得る場合であっても、 その漏話が反映され、 あるいは反映され得る情報 は、 上述した期間が特定される限り、 処理の対象から除外される。
また、 上述した目的は、 情報の列に含まれる情報毎に、 位置と、 全ての特定の 情報の所在とに併せて、 この情報の漏話が発生し得る期間とが予め登録されると 共に、 並列に入力された情報の内、 更新された情報の個々の位置に対応して登録 された期間に、 その期間と共に登録された所在に配置された情報に共通に該当す る情報を選択して処理手段に引き渡す点に特徴がある前置処理装置によって達 成される。
このような前置処理装置では、並列に入力された情報毎に、更新された時点と、 その情報の漏話が他の情報に反映され得る時点との差が異なる場合であっても、 個々の漏話が反映され、 あるいは反映され得る情報は、 上述した期間が予め登録 される限り、 処理の対象から除外される。
さらに、 上述した目的は、 時系列の順に並列に入力された情報の内、 同時に処 理が施されるべき情報の組み合わせ毎に、 これらの情報の個々の位置と、 その処 理に先行してこれらの情報が確保されるべき時間とが予め登録されると共に、 こ のように登録された最大の時間に亘つて時系列の順に並列に入力された情報を 蓄積し、 これらの登録された個々の時間に亘つて蓄積され、 その時間と共に登録 された個々の位置にある情報の組み合わせを処理手段に引き渡す点に特徴があ る前置処理装置によって達成される。
このような前置処理装置では、 時系列の順に並列に入力された個々の情報は、 これらの情報について既述の位置と時間とが確実に登録される限り、 同時に処理 が施されるべき情報の組み合わせに順次変換され、かつ処理手段に引き渡される。 また、 上述した目的は、 時系列の順に並列に入力される個々の情報について、 処理が施される時点に先行して連続して入力されるべき期間の最小の長さと、 そ の情報がこれらの情報からなる列に占める位置とがその最小の長さ毎に予め登 録されると共に、 登録された個々の最小の長さに等しい時間に豆って、 時系列の 順に並列に入力された情報の積集合が得られ、 これらの積集合の内、 最小の長さ 毎に登録された個々の位置を占める情報の積集合の和集合を処理手段に引き渡 す点に特徴がある前置処理装置によって達成される。
このような前置処理装置では、 時系列の順に並列に入力される情報が処理の対 象となるために連続して入力されるべき期間の最小の長さが共通ではなく、 ある いは多様に異なる場合であっても、 これらの情報は、 個別の期間の長さが並行し て計時されることなく行われる既述の論理演算や集合演算の下で処理の対象とな るべき場合に限って、 処理手段 4 3に引き渡される。
さらに、 上述した目的は、 相反する事項を意味する 2つ情報が時系列の順に並 列に入力される情報に含まれる点に特徴がある前置処理装置によって達成される。 このような前置処理装置では、 上述した 2つの情報は、 これらの 2つの情報に ついて登録された期間の最小の長さ未満の時間内に双方が発生した場合には、 既 述の論理演算や集合演算の過程で処理の対象から除外される。
また、 上述した目的は、 時系列の順に並列に入力される情報の列毎に、 その列 と、 この列に後続する列との双方または一方に含まれる他の情報が付帯する要因 となり得る個々の特定の情報を示す一次情報識別子と、 その特定の情報に付帯し て入力され得ない全ての非付帯情報を示す二次情報識別子の組み合わせとが予め 登録されると共に、 この特定の情報に遅れて非付帯情報が入力され得る最大の時 間に亘つて、 時系列の順に並列に入力された情報の列が蓄積され、 これらの情報 の列と、 この列に含まれる個々の特定の情報に対応して登録された二次情報識別 子で個別に示される全ての非付帯情報の組み合わせとの積集合を処理手段に引き 渡す点に特徴がある前置処理装置によって達成される。
このような前置処理装置では、 時系列の順に並列に入力された何れの情報も、 その情報と共に並列に入力された他の情報と、 先行して入力された他の情報との 双方もしくは何れか一方によって本来的に生じる影響が回避されつつ処理手段に 引き渡される。
さらに、 上述した目的は時系列の順に並列に入力される情報の列毎に、 その列 と、 この列に先行する列との双方または一方に含まれる他の情報が付帯する要因 となり得る個々の特定の情報を示す一次情報識別子と、 その特定の情報に付帯し て入力され得ない全ての非付帯情報を個別に示す二次情報識別子の組み合わせ とが予め登録されるると共に、 特定の情報に先行して非付帯情報が入力され得る 最大の時間に亘つて時系列の順に並列に入力された情報の列が蓄積され、 これら
の蓄積された情報の列毎に、 その列と、 この列に含まれる個々の特定の情報に対 応して登録された全ての非付帯情報の組み合わせとの積集合を処理手段に引き 渡す点に特徴がある前置処理装置によって達成される。
このような前置処理装置では、 時系列の順に並列に入力された何れの情報も、 その情報と共に並列に入力された他の情報と、 後続して入力された他の情報との 双方もしくは何れか一方によって本来的に生じる影響が回避されつつ処理手段に 引き渡される。 の な^日
図 1は、 本発明にかかわる第一の前置処理装置の原理プロック図である。 図 2は、 本発明にかかわる第二の前置処理装置の原理プロック図である。 図 3は、 本発明にかかわる第三の前置処理装置の原理プロック.図である。 図 4は、 本発明にかかわる第四の前置処理装置の原理プロック図である。 図 5は、 本発明にかかわる第五の前置処理装置の原理プロック図である。 図 6は、 本発明の第一の実施形態の動作フローチャートである。
図 7は、 本発明の第一の実施形態の動作を説明する図である。
図 8は、 有効ビッ トテーブルの構成を示す図 (1) である。
図 9は、 本発明の第二の実施形態の動作フローチャートである。
図 1 0は、 有効ビッ トテ一ブルの構成を示す図 (2) である。
図 1 1は、 本発明の第三の実施形態の動作を説明する図である。
図 1 2は、 エッジマスクテーブルの構成を示す図である。
図 1 3は、 本発明の第四の実施形態の動作を説明する図である。
図 1 4は、 遅延段数テーブルの構成を示す図である。
図 1 5は、 本発明の第五の実施形態の動作を説明する図である。
図 1 6は、 連続保護テーブルの構成を示す図である。
図 1 7は、 本発明の第六の実施形態の動作を説明する図である。
図 1 8は、 優先関係テーブルの構成を示す図である。
図 1 9は、 警報処理を高速に行う情報処理系の構成例を示す図である。
図 2 0は、 従来例の動作を説明する図である。
昍》卖施する めの罴自の形態
まず、 本発明にかかわる前置処理装置の原理を説明する。
図 1は、 本発明にかかわる第一の前置処理装置の原理ブロック図である。 図 1に示す前置処理装置は、 記憶手段 1 1および演算対象引き渡し手段 1 3か ら構成される。
本発明にかかわる第一の前置処理装置の原理は、 下記の通りである。
記憶手段 1 1には、 並行して処理が施されるべき情報毎に、 対応する情報の所 在と、 その処理が施される語に配置されるべき位置とが予め登録される。 演算対 象引き渡し手段 1 3は、 上述した処理を行う処理手段 1 2に、 「記憶手段 1 1に 登録された個々の所在にある情報がその所在と共にこの記憶手段 1 1に登録さ れた位置に配置されてなる語」 を一括して引き渡す。
このような前置処理装置では、 何れの情報についても適切な所在および位置が 記憶手段 1 1に登録される限り、 並行して処理が施されるべき情報は、 その処理 の形態に適合した語として処理手段 1 2に並列に引き渡される。
したがって、これらの情報が分離されて個別に処理される従来例に比べて、個々 の情報の多様な構成および配置に柔軟に適応し、 かつ総合的な処理の効率および 応答性が高めちれる。
本発明にかかわる第二の前置処理装置の原理は、 下記の通りである。
記憶手段 1 1には、 情報毎に、 対応する情報の所在および位置に併せて、 その 情報の情報量が登録される。
このような前置処理装置では、 並列に入力される個々の情報の情報量が必ずし も共通でなくても、 処理手段 1 2に引き渡される既述の語には、 並行して処理が 施されるべき情報がその処理の形態に適合した組み合わせや順列が含まれる。 したがって、 総合的な処理の効率および応答性が高められる。
図 2は、 本発明にかかわる第二の前置処理装置の原理プロック図である。 図 2に示す前置処理装置は、 記憶手段 2 1、 2 1 A、 更新情報検出手段 2 2お よび漏話抑圧手段 2 4、 2 4 Aから構成される。
本発明にかかわる第三の前置処理装置の原理は、 下記の通りである。
記憶手段 2 1には、 時系列の順に並列に入力され、 かつ並行して処理が施され るべき情報の列毎に、 その列における個々の情報の位置と、 その情報の漏話が反 映され得ない全ての特定の情報の所在とが予め登録される。 更新情報検出手段 2 2は、 並列に入力された情報の内、 時系列の順に更新された情報の全てを個別に 検出する。 漏話抑圧手段 2 4は、 並列に入力された情報の内、 更新された情報の 個々の位置に対応して記憶手段 2 1に共通に登録された所在に配置された情報 を選択し、 かつ処理手段 2 3に一括して引き渡す。
このような前置処理装置では、 時系列の順に並列に入力された情報の内、 何ら かの更新された情報の漏話が反映され得る個々の情報は、 処理手段 2 3によって 行われる処理の対象から除外される。
したがって、 このような処理の確度や精度が上述した漏話に起因して低下する ことが回避され、 布線や実装についてこれらの漏話の回避や軽減を目的として課 される制約が緩和される。
本発明にかかわる第四の前置処理装置の原理は、 下記の通りである。
記憶手段 2 1 Aには、 時系列の順に並列に入力され、 かつ並行して処理が施さ れるべき情報の列毎に、 その列における個々の情報の位置と、 その情報の漏話が 反映され得る全ての特定の情報の所在とが予め登録される。 更新情報検出手段 2 2は、 並列に入力された情報の内、 時系列の順に更新された情報の全てを個別に 検出する。 漏話抑圧手段 2 4 Aは、 並列に入力された情報の内、 更新された情報 の個々の位置に対応して記憶手段 2 1 Aに共通に登録されていない所在に配置 された情報を選択し、 かつ処理手段 2 3に一括して引き渡す。
このような前置処理装置では、 時系列の順に並列に入力された情報の内、 何ら かの更新された情報の漏話が反映され得る個々の情報は、 処理手段 2 3によって 行われる処理の対象から除外される。
したがって、 このような処理の確度や精度が上述した漏話に起因して低下する ことが回避され、 布線や実装についてこれらの漏話の回避や軽減を目的として課 される制約が緩和される。
本発明にかかわる第五の前置処理装置の原理は、 下記の通りである。
漏話抑圧手段 2 4、 2 4 Aは、 並列に入力される情報に個々の漏話が反映され
得る期間に、 処理手段 2 3に引き渡されるべき情報を順次選択する。
このような前置処理装置では、 並列に入力された情報に漏話抑圧手段 2 4、 2 4 Aの前段で発生した漏話が反映され得る場合であっても、その漏話が反映され、 あるいは反映され得る情報は、 上述した期間が特定される限り、 処理手段 2 3に よって行われる処理の対象から除外される。
したがって、 このような処理の精度が上述した漏話に起因して低下するこどが さらに確度高く回避される。
本発明にかかわる第六の前置処理装置の原理は、 下記の通りである。
記憶手段 2 1、 2 1 Aには、 情報の列に含まれる情報毎に、 位置と、 全ての特 定の情報の所在とに併せて、 この情報の漏話が発生し得る期間とが予め登録され る。 漏話抑圧手段 2 4は、 並列に入力された情報の内、 更新された倩報の個々の 位置に対応して記憶手段 2 1、 2 1 Aに登録された期間に、 その期間と共にこの 記憶手段 2 1、 2 1 Aに登録された所在に配置された情報に共通に該当する情報 を選択し、 かつ処理手段 2 3に一括して引き渡す。
このような前置処理装置では、並列に入力された情報毎に、更新された時点と、 その情報の漏話が他の情報に反映され得る時点との差が異なる場合であっても、 個々の漏話が反映され、 あるいは反映され得る情報は、 上述した期間が記憶手段 2 1、 2 1 Aに確度高く登録される限り、 処理手段 2 3によって行われる処理の 対象から除外される。
したがって、 このような処理の精度が上述した漏話に起因して低下することが さらに確度高く回避される。
図 3は、 本発明にかかわる第三の前置処理装置の原理プロック図である。
図 3に示す前置処理装置は、 記憶手段 3 1、 遅延手段 3 2および遅延制御手段 3 4から構成される。
本発明にかかわる第七の前置処理装置の原理は、 下記の通りである。
記憶手段 3 1には、 時系列の順に並列に入力された情報の内、 同時に処理が施 されるべき情報の組み合わせ毎に、 これらの情報の個々の位置と、 その処理に先 行してこれらの情報が確保されるべき時間とが予め登録される。 遅延手段 3 2は、 記憶手段 3 1に登録された最大の時間に亘つて時系列の順に並列に入力された
情報を蓄積する。 遅延制御手段 3 4は、 記憶手段 3 1に登録された個々の時間に 亘つて遅延手段 3 2に蓄積され、 その時間と共にこの記憶手段 3 1に登録された 個々の位置にある情報の組み合わせを処理手段 3 3に一括して引き渡す。
このような前置処理装置では、 時系列の順に並列に入力された個々の情報は、 これらの情報について記憶手段 3 1に既述の位置と時間とが確実に登録される限 り、 同時に処理が施されるべき情報の組み合わせに順次変換され、 かつ処理手段 3 3に引き渡される。
したがって、 時系列の順に既述の情報を並列に与える情報源だけではなく、 上 述した遅延手段 3 2および遅延制御手段 3 4の構成と、 これらの情報の伝送や引 き渡しに供される布線の伝搬遅延時間に対する柔軟な適応が可能となる。
図 4は、 本発明にかかわる第四の前置処理装置の原理プロック図である。 図 4に示す前置処理装置は、 記憶手段 4 1、 連続性判別手段 4 2および演算対 象抽出手段 4 4から構成される。
本発明にかかわる第八の前置処理装置の原理は、 下記の通りである。
記憶手段 4 1には、 時系列の順に並列に入力される個々の情報について、 処理 が施される時点に先行して連続して入力されるべき期間の最小の長さと、 その情 報がこれらの情報からなる列に占める位置とがその最小の長さ毎に予め登録さ れる。 連続性判別手段 4 2は、 記憶手段 4 1に登録された個々の最小の長さに等 しい時間に亘つて、 時系列の順に並列に入力された情報の積集合を得る。 演算対 象抽出手段 4 4は、 連続性判別手段 4 2によって得られた積集合の内、 最小の長 さ毎に記憶手段 4 1に登録された個々の位置を占める情報の積集合を抽出し、 こ れらの抽出された積集合の和集合を処理手段 4 3に引き渡す。
このような前置処理装置では、 時系列の順に並列に入力される情報が処理の対 象となるために連続して入力されるべき期間の最小の長さが共通ではなく、 ある いは多様に異なる場合であっても、 これらの情報は、 個別の期間の長さが並行し て計時されることなく行われる既述の論理演算や集合演算の下で、 処理の対象と なるべき場合に限って処理手段 4 3に引き渡される。
したがって、 外来雑音に対する余裕度が安価に高く維持され、 かつ総合的な信 頼性や性能が高められる。
本発明にかかわる第九の前置処理装置の原理は、 下記の通りである。
時系列の順に並列に入力される情報には、 相反する事項を意味する 2つ情報が 含まれる。
このような前置処理装置では、 上述した 2つの情報は、 これらの 2つの情報に ついて記憶手段 4 1に登録された期間の最小の長さ未満の時間内に双方が発生し た場合には、 既述の論理演算や集合演算の過程で処理の対象から除外される。 したがって、 時系列の順に並列に入力される情報の一部または全てが 「異なる 値や論理値で示され、 かつ相反する情報」 に該当する場合であっても、 外来雑音 に対する余裕度が安価に高く維持され、かつ総合的な信頼性や性能が高められる。 図 5は、 本発明にかかわる第五の前置処理装置の原理ブロック図である。 . 図 5に示す前置処理装置は、 記憶手段 5 1、 5 1 A、 蓄積手段 5 2、 5 2 Aお よび演算対象抽出手段 5 4、 5 4 Aから構成される。
本発明にかかわる第十の前置処理装置の原理は、 下記の通りである。
記憶手段 5 1には、 時系列の順に並列に入力される情報の列毎に、 その列と、 この列に後続する列との双方または一方に含まれる他の情報が付帯する要因と なり得る個々の特定の情報を示す一次情報識別子と、 その特定の情報に付帯して 入力され得ない全ての非付帯情報を個別に示す二次情報識別子の組み合わせと が予め登録される。 蓄積手段 5 2は、 特定の情報に遅れて非付帯情報が入力され 得る最大の時間に亘つて、 時系列の順に並列に入力された情報の列を蓄積する。 演算対象抽出手段 5 4は、 蓄積手段 5 2に蓄積された情報の列と、 この列に含ま れる個々の特定の情報を示す一次情報識別子に対応して記憶手段 5 1に登録さ れた全ての二次情報識別子で個別に示される非付帯情報の組み合わせとの積集 合を求め、 その積集合を前記処理を行う処理手段 5 3に引き渡す。
このような前置処理装置では、 時系列の順に並列に入力された何れの情報も、 その情報と共に並列に入力された他の情報と、 先行して入力された他の情報との 双方もしくは何れか一方によって本来的に生じる影響が回避されつつ処理手段 5 3に引き渡される。
したがって、 上述した影響の回避を目的として布線、 実装その他の構成につい て課される制約が緩和され、 かつ処理手段 5 3に確保されるべき処理量の削減が
可能となる。
本発明にかかわる第 ""—の前置処理装置の原理は、 下記の通りである。
記憶手段 5 1 Aには、 時系列の順に並列に入力される情報の列毎に、 その列と、 この列に先行する列との双方または一方に含まれる他の情報が付帯する要因と なり得る個々の特定の情報を示す一次情報識別子と、 その特定の情報に付帯して 入力され得ない全ての非付帯情報を個別に示す二次情報識別子の組み合わせと が予め登録される。 蓄積手段 5 2 Aは、 特定の情報に先行して非付帯情報が入力 され得る最大の時間に亘つて時系列の順に並列に入力された情報の列を蓄積す る。 演算対象抽出手段 5 4 Aは、 蓄積手段 5 2 Aに蓄積された情報の列と、 この 列に含まれる個々の特定の情報を示す一次情報識別子に対応して前記記憶手段 5 1 Aに登録された全ての二次情報識別子で個別に示される非付帯情報の組み 合わせとの積集合を求め、 その積集合を前記処理を行う処理手段 5 3に引き渡す。 このような前置処理装置では、 時系列の順に並列に入力された何れの情報も、 その情報と共に並列に入力された他の情報と、 後続して入力された他の情報との 双方もしくは何れか一方によって本来的に生じる影響が回避されつつ処理手段 5 3に引き渡される。
したがって、 上述した影響の回避を目的として布線、 実装その他の構成につい て課される制約が緩和され、 かつ処理手段 5 3に確保されるべき処理量の削減が 可能となる。
以下、 図面に基づいて本発明の実施形態について詳細に説明する。
[実施形態 1 ]
図 6は、 本発明の第一の実施形態の動作フローチャートである。
図 7は、 本発明の第一の実施形態の動作を説明する図である。
以下、 図 6、 図 7および図 1 9を参照して本発明の第一の実施形態の動作を説 明する。
主記憶 9 2の記憶領域には、 図 8に示すように、 『 「下記のフィールドの対」 として構成され、かつ「並行して共通の処理が施されるべき所望の数(ここでは、 簡単のため、 「8」 であると仮定する。 ) の二値情報 (ここでは、 簡単のため、 何らかの事象が生起しているか否かを論理値で示すと仮定する。 ) 」 の順列を示
すレコード』の集合が予め定義された有効ビッ トテーブル 6 1が予め配置される。 • プロセッサ 9 1によってアクセスされ得る入出力ァドレスの空間に属する入 出力ァドレスの内、 該当する二値情報を含む語 (ここでは、 簡単のため「バイ ト」 であると仮定する。 ) に割り付けられたアドレスが予め格納された 「アドレス」 フィールド
• この 「アドレス」 フィールドの値が入出力アドレスとして割り付けられた語 に含まれるビッ トの内、 該当する二値情報が配置されたビッ トを示し、 そのビッ 卜のみの論理値が 「 1」·に設定されてなるビッ ト列であるビッ ト識別子が予め格 納された 「ビッ ト識別子」 フィールド
なお、 上記の 「アドレス」 フィールドに格納されるアドレスについては、 入出 力デバイス (符号 「94-1」 〜 「94-n」 の何れかで示される。 ) の何れかに備 えられ、 かつ該当する二値情報の情報源であるレジス夕 (図示されない。 ) に予 め割り付けられた既知の値として、 ハードウエアの構成に基づいて一義的に定ま る。
本実施形態の特徴は、 所定の周期 (頻度) でプロセッサ 9 1によって行われ、 かつ後述する制御語 CWを生成する下記の処理の手順にある。
• 制御語 CWの値を 「0」 に初期化する (図 6(1)) 。
• 有効ビヅ トテ一ブル 6 1のレコ一ドを示すレコードポインタ RPを 「0」 に 初期化する (図 6(2)) 。
· 有効ビッ トテーブル 6 1のレコードの内、 先頭のレコードからレコードポィ ン夕 R Pの値 pに等しい順位のレコードから 「ア ドレス」 フィールドの値 ADDRESSと「ビヅ ト識別子」フィ一ルドの値 MAS Kとを取得する(図 6(3))。 • 入出力デバイス 94-:!〜 94-nに備えられたレジス夕の内、 上記の値 ADD RE S Sで示される入出力ァドレスが付与されたレジス夕の内容を読み取る (図 6(4)) 。
• 「このレジス夕の内容と上述した値 MASKとの論理積」 の論理値が 「1」 であるか否かの判別を行い、 かつ制御語 CWの L SB側から第 RP番目のビッ ト に、 その判別の結果である真偽にそれぞれ対応する論理値 「1」 、 「0」 をパヅ クする (図 6(5)) 。
• レコードポインタ R Pをインクリメントし、そのレコードポインタ R Pが「8」 以上となったか否かを判別する (図 6 (6)) 。
- その判別の結果が偽である限り、 既述の処理 (図 6 (3)〜(6)) を反復する。 - この判別の結果が真である場合には、制御語 C Wに所定の論理演算を施し(図 6 (7)) 、 その論理演算の結果に適応した処理を適宜起動する。
すなわち、 上述した有効ビッ トテーブル 6 1の全てのレコードの 「ァドレス」 フィールドおよび 「ビッ ト識別子」 フィールドに、 ハードウェアの構成 (入出力 デバイス 9 4 -:!〜 9 4 -nに対する入出力アドレスの割り付けを含む。 ) に適合し た値が予め設定される限り、 制御語 C Wには、 所望の二値情報の列がパックされ (図 7 (1)) 、 その制御部 C Wに対して既述の所定の論理演算が一括して施される (図 7 (2)) 。
したがって、 これらの二値情報を分離する処理と所望の論理演算とがビッ ト毎 に直列に行われる従来例に比べて、 上述したハードウエアの構成に対する柔軟な 適応が損なわれることなく、 処理の効率が総合的に高められ、 かつハードウェア の構成に併せて、 ソフ トウェアの構成にかかわる標準化が確度高く達成される。
[実施形態 2 ]
図 9は、 本発明の第二の実施形態の動作フローチヤ一トである。
以下、図 9および図 1 9を参照して本発明の第二の実施形態の動作を説明する。 主記憶 9 2の記憶領域には、 図 1 0に示すように、 『 「並行して共通の処理が 施されるべき所望の数の二値情報 (ここでは、 簡単のため、 何らかの事象が生起 しているか否かを論理値で示すと仮定する。 ) 」 の順列を示すレコード』 の集合 が 「下記のフィールドの対」 として予め定義された有効ビッ トテーブル 6 2が予 め配置される。
• プロセッサ 9 1によってアクセスされ得る入出力ァドレスの空間に属する入 出力ァドレスの内、 該当する二値情報を含む語(ここでは、 簡単のため「バイ ト」 であると仮定する。 ) に割り付けられたアドレスが予め格納された 「アドレス」 フィ一ルド
• この 「アドレス」 フィールドの値が入出力アドレスとして割り付けられた語 に含まれるビッ 卜の内、該当する二値情報が配置された最も下位のビッ トを示し、
そのビッ トのみの論理値が 「 1」 に設定されてなるビッ ト列であるビッ ト識別子 が予め格納された 「先頭ビッ ト識別子」 フィールド
• この語に含まれ、 かつ上述した最も下位のビッ トに隣接して配置されたビッ トの総数であるビッ ト数が予め格納された 「ビッ ト数」 フィールド
本実施形態の特徴は、 所定の周期 (頻度) でプロセッサ 9 1によって行われ、 かつ後述する制御語 CWを生成する下記の処理の手順にある。
• 制御語 CWの値を 「0」 に初期化する (図 9(1)) 。
• 有効ビッ トテーブル 62のレコードを示すレコードボインタ RPを 「0」 に 初期化する (図 9(2)) 。
· 有効ビッ トテーブル 62のレコードの内、 先頭のレコードからレコードポィ ン夕 R Pの値 pに等しい順位のレコードから 「ア ドレス」 フィールドの値 ADDRESS, 「先頭ビッ ト識別子」 フィールドの値 m a S kおよび 「ビッ ト数」 フィールドの値 Nを取得する (図 9 (3)) 。
• 入出力デバイス 94-:!〜 94-nに備えられたレジス夕の内、 上記の値 ADD RE S Sで示される入出力アドレスが付与されたレジス夕の内容を読み取る (図 9(4)) 。
. 『値 ma s kと、 「その値 ma s kが左方 (MSB側) に 1ビヅ トシフトし てなるビッ ト列」 との論理和』 が上述した 「ビッ ト数」 に等しい回数に亘つてと られることによって生成される値 MASKに、 上記の値 ma s kを更新する (図 9(5)) 。
• 制御語 CWの L SB側から第 RP番目〜第(RP+N— 1)番目のビヅ 卜に、 「上述したレジス夕の内容と値 MASKとの論理積」 である有効な Nビッ トをパ ックする (図 9 (6)) 。
• レコードポインタ RPをインクリメントし、 そのレコードポィン夕 RPで示 されるレコードが有効ビッ トテーブル 62の有効なレコード (ここでは、 簡単の ため、 全てのフィールドの値が 「0」 でないレコードであると仮定する。 ) であ るか否かを判別する (図 9(7)) 。
• その判別の結果が偽である限り、 既述の処理 (図 9(3)〜(7)) を反復する。 - この判別の結果が真である場合には、制御語 CWに所定の論理演算を施し(図
9 (8)) 、 その論理演算の結果に適応した処理を適宜起動する。
すなわち、 「共通の入出力ァドレスが付与されたレジス夕等に隣接して配置さ れた複数の二値情報に個別に対応したレコード」 が有効ビッ トテ一ブル 6 2に登 録されなくても、 制御語 C Wが生成される。
したがって、本実施形態によれば、下記の点で効率的に制御語 C Wが取得され、 その制御部 C Wに対して所望の論理演算が一括して施される。
• 「共通の入出力ァドレスが付与されたレジス夕等に隣接して配置された複数 の二値情報」 については、 これらの二値情報の情報源である入出力デバイスによ つて同時に与えられた値であることが保証される。
· 制御語 C Wにパックされるべき二値情報が多数であっても、 入出力デバイス
9 4 -:!〜 9 4 -nの何れも無用に反復してアクセスされることがない。
• これらのアクセスに伴う無用な遅延が回避される。
なお、 本実施形態では、 有効ビッ トテ一ブル 6 2の各レコードには、 「先頭ビ ット識別子」 フィールドに併せて、 「ビッ ト数」 フィールドが含まれる。
しかし、 本発明は、 このような構成に限定されず、 例えば、 下記の通りに構成 されてもよい。
• 有効ビッ トテーブル 6 2の各レコードには、 「先頭ビヅ ト識別子」 フィ一ル ドと 「ビッ ト数」 フィールドとに代えて、 値 M A S Kが予め登録された 「ビッ ト 識別子」 フィールドが備えられる。
· プロセッサ 9 1は、 値 m a s kを値 M A S Kに更新する処理 (図 9 (5)) を行 わず、 かつ上述した 「ビッ ト識別子」 フィールドの値として得られる値 M A S K を直接適用することによって制御語 C Wを生成する。
[実施形態 3 ]
図 1 1は、 本発明の第三の実施形態の動作を説明する図である。
以下、 図 1 1および図 1 9を参照して本発明の第三の実施形態の動作を説明す る。
主記憶 9 2の記憶領域には、 図 1 2に示すように、 下記のフィールドからなる レコ一ド列として構成されたエッジマスクテーブル 6 3が配置され'る。
• 「所定の語長の語にパックされ、 かつ所定の周期 (頻度) で順次入力される
複数の二値情報 (ここでは、 簡単のため、 何らかの事象が生起しているか否かを 論理値で示すと仮定する。 ) 」 の内、 「これらの二値情報の何れか (先行して、 あるいは後続して入力される語にパックされる二値情報にも該当し得る。)(以下、 「被擾乱二値情報」 という。)の論理値が反転するクロストーク雑音の要因」 とな り得る単一の二値情報 (以下、 「擾乱源二値情報」 という。 ) に対応するビッ ト のみの論理値が 「 1」 に設定されてなるビッ ト列 (以下、 「擾乱源ビッ トパター ン」 という。 ) が予め登録された 「擾乱源ビッ トパ夕一ン」 フィールド • 上述した複数の二値情報の内、 「被擾乱二値情報」 に対応しないビッ トのみ の論理値が 「 1」 に設定されてなるビッ ト列 (以下、 「無擾乱ビッ トパターン」 という。 ) が予め登録された 「無擾乱ビッ トパターン」 フィールド
本実施形態の特徴は、 プロセッサ 9 1によって行われる下記の処理の手順にあ る。
プロセッサ 9 1は、 所定の周期 (頻度) で入力され、 かつ上述した複数の二値 情報がパックされてなる語が与えられる度に、 下記の処理を行う。
(1) 最新の語に併せて、 その語に先行して与えられた直近の 2つの語を時系列の 順に保持する (図 1 1 (1)) 。 なお、 以下では、 これらの 3つの語については、 簡 単のため、 最新の語から時系列の順に 「語 W0 」 、 「語 W-l」 、 「語 W-2」 と称 する。
(2) 先行して求められた 「暫定出力語 W t」 (詳細な構成については、 簡単のた め、 後述する。 ) を所定のレジス夕に退避する (図 1 l (la)) 。 なお、 以下では、 このように退避された 「暫定出力語 W t」 については、 簡単のため、 単に 「出力 語 W」 と称する。
(3) 語 W0 と語 W-1 との排他的論理和をとり、 これらの語 WO、 W-1 に含まれる 二値情報の内、 論理値が変化した二値情報に対応するビッ トのみの論理値が「 1」 に設定されてなる 「ェヅジパターン E P01」 を生成する (図 1 1 (2))
(4) 語 W-1 と語 W-2 との排他的論理和をとり、 これらの語 W-l、 W-2に含まれる 二値情報の内、論理値が変化した二値情報に対応するビッ トのみの論理値が「 1」 に設定されてなる 「エッジパターン E P 12」 を生成する (図 1 1 (3))
(5) 語 W0を 「暫定出力語 W t」 の初期値とする (図 1 1 (4)) 。
(6) エッジマスクテーブル 6 3の各レコードに基づいて下記の処理を反復するこ とによって 「暫定出力語 W t」 を更新する。
• 「擾乱源ビッ トパターン」 と 「エッジパターン E P Olj との論理積が 「0」 であるか否かを判別する。
· その判別の結果が偽である場合に限って、 その 「擾乱源ビッ トパターン」 と 共通のレコ一ドに登録されている 「無擾乱ビッ トパターン」 と 「暫定出力語 W t」 との論理積にその 「暫定出力語 W t」 を更新する (図 1 1 (5)) 。
(7) エッジマスクテーブル 6 3の各レコ一ドに基づいて下記の処理を反復するこ とによって 「暫定出力語 W t」 を更新する。
· 「擾乱源ビッ トパターン」 と 「エッジパターン E P 12」 との論理積が 「0」 であるか否かを判別する。
• その判別の結果が偽である場合に限って、 その 「擾乱源ビッ トパターン」 と 共通のレコードに登録されている 「無擾乱ビッ トパターン」 と 「暫定出力語 W t」 との論理積にその 「暫定出力語 W t」 を更新する (図 1 1 (6)) 。
(8) エッジマスクテーブル 6 3の各レコードに基づいて下記の処理を反復するこ とによって、 既述の 「出力語 W」 を更新する。
• 「擾乱源ビッ トパターン」 と 「エッジパターン E P 01」 との論理積が 「0」 であるか否かを判別する。
• その判別の結果が偽である場合に限って、 その 「擾乱源ビッ トパターン」 と 共通のレコードに登録されている 「無擾乱ビッ トパターン」 と 「出力語 W」 との 論理積にその 「出力語 W」 を更新する (図 1 1 (7)) 。
(9) このようにして更新された 「出力語 W」 を後続して行われる所定の処理の演 算対象として引き渡す (図 1 1 (8)) 。
すなわち、 「出力語 W」 は、 上述したクロストーク雑音が生じ得るハードゥエ ァの構成に適応したエッジマスクテーブル 6 3が予め生成される限り、 論理値が 変化した 「擾乱源二値情報」 の生成、 または引き渡しに供される回路や配線との 電磁的もしくは静電的な結合に起因して 「語 W0 」 に重畳されたクロストーク雑 音 (漏話) の成分が重畳されることなく得られる。
さらに、 このような 「出力語 W」 を得る既述の処理は、 「語 W0 」 にパックさ
れた何れの 「擾乱源二値情報」 の変化点についても、 並行して行われる。
したがって、 本実施形態によれば、 「ディジタル領域で行われ、 かつ効率的に 行われる簡便な論理演算」 の下でクロス トーク雑音 (漏話) が確度高く抑圧され ると共に 、一ドウエア面では、布線や実装にかかわる制約が大幅に緩和される。 なお、 本実施形態では、 エッジマスクテーブル 6 3の各レコードには、 既述の 「無擾乱ビヅトパターン」 フィールドが含まれている。
しかし、 本発明はこのような構成に限定されず、 例えば、 その 「無擾乱ビッ ト パターン」 フィールドに代わる 「擾乱ビッ トパターン」 フィールドに、 「無擾乱 ビッ トパターン」 が反転されてなる 「擾乱ビッ トパターン」 が予め登録され、 こ の 「擾乱ビッ トパターン」 に基づいて 「無擾乱ビッ トパターン」 が適宜生成され ることによって、 既述の処理と等価な処理が行われてもよい。
また、 本実施形態では、 「語 W0 」 の変化点に遅れて発生したクロストーク雑 音 (漏話) と、 その変化点に先行して発生したクロストーク雑音 (漏話) とは、 それぞれ図 1 1 (6) と図 1 1 (7) とに示す既述の処理の過程で抑圧されている。 しかし、 本発明はこのような構成に限定されず、 これらの処理の内、 クロス ト —ク雑音(漏話)が発生し得ない一方もしくは双方の処理は、省略されてもよく、 これらの双方のクロストーク雑音 (漏話) が発生し得ない場合には、 図 1 l (la) に示す処理が併せて省略されてもよい。
さらに、 本実施形態では、 「語 W0 」 が与えられる周期の長さに亘つて先行す る期間と後続する期間とに、 その 「語 W0 」 の変化点に対してクロストーク雑音 (漏話) が発生し得る期間が限られることを前提として構成され、 この「語 W0 」 の変化点がこれらの 2つの期間についてそれぞれ検出されている。
しかし、 本発明は、 このような構成に限定されず、 「語 W0 」 が与えられる周 期の長さの二倍の時間に豆って先行する期間と後続する期間との双方もしくは何 れか一方に、 その 「語 W0 」 の変化点に対してクロストーク雑音 (漏話) が発生 し得る場合にも、 同様に適用可能である。
また、 本実施形態では、 エッジマスクテーブル 6 3の各レコードは、 対応する クロストーク雑音 (漏話) が発生し得る如何なる期間にも共通であるレコードの 集合として構成されている。
しかし、本発明はこのような構成に限定されず、例えば、 クロストーク雑音(漏 話) が発生し得る期間 (ここでは、 簡単のため、 『 「語 W0 」 が更新された時点 を基点として、時系列の順に後続する「語 W0 」が与えられる周期の倍数(整数)』 として定義されると仮定する。 ) が既知であるクロストーク雑音 (漏話) に対応 したレコードに、 図 1 2に点線で示すように、 この「倍数」が予め登録された「期 間識別子」フィールドが併せて含まれ、かつ図 1 1 (4)〜(7)に示す処理については、 この「期間識別子」フィ一ルドの値に適合する処理のみが行われることによって、 無用な処理の省略と、 総合的な応答性の向上とが図られてもよい。
[実施形態 4 ]
図 1 3は、 本発明の第四の実施形態の動作を説明する図である。
以下、 図 1 3および図 1 9を参照して本発明の第四の実施形態の動作を説明す る。
主記憶 9 2の記憶領域には、 図 1 4に示すように、 下記のフィールドからなる レコ一ドの集合である遅延段数テーブル 6 4が予め配置される。
· 「所定の語長の語にパックされた複数の二値情報 (ここでは、 簡単のため、 何らかの事象が生起しているか否かを論理値で示すと仮定する。 ) 」 が順次入力 される周期の長さの整数倍として定義され、 これらの二値情報の内、 対応する単 一または複数の二値情報 (以下、 「対象二値情報」 という。 ) 毎に施される処理 の起動が保留されるべき時間 (以下、 「遅延時間」 という。 ) を意味する 「段数」 (ここでは、 簡単のため、 「0」 、 「 1」 、 「2」 の何れかの値に限定されると 仮定する。 ) が予め登録された 「段数」 フィールド
• 上述した所定の語長の語に等しい語として構成され、 その語に含まれるビッ 卜の内、 既述の 「対象二値情報」 に属するビッ トのみの論理値が 「 1」 に設定さ れてなる 「対象外情報マスク」 が予め登録された 「対象外情報マスク」 フィール ド
本実施形態の特徴は、 プロセッサ 9 1によって行われる下記の処理の手順にあ
¾ o
プロセッサ 9 1は、上述した複数の二値情報がパックされ、かつ所定の周期(頻 度) で入力される語が与えられる度に、 下記の処理を行う。
(1) 最新の語に併せて、 その語に先行して与えられた直近の 2つの語を時系列の 順に保持する (図 1 3 (1)) 。 なお、 以下では、 これらの 3つの語については、 簡 単のため、 最新の語から時系列の順に 「語 W0 」 、 「語 W-l」 、 「語 W-2」 と称 する。
(2) 所定の処理が一括して施されるべき出力語 Wを下記の論理積 L P 0、 L P -1、 L P -2の論理和 (図 1 3 (2)) として生成する (図 1 3 (3)) o
• 遅延段数テ一ブル 6 4のレコードの内、 「段数」 フィールドの値が 「0」 で あるレコードの 「対象外情報マスク」 フィールドの値と、 「語 W0 」 との論理積 L P 0
· 遅延段数テーブル 6 4のレコードの内、 「段数」 フィールドの値が 「 1」 で あるレコードの 「対象外情報マスク」 フィールドの値と、 「語 W-l」 との論理積 L P -1
• 遅延段数テーブル 6 4のレコードの内、 「段数」 フィールドの値が 「2」 で あるレコードの 「対象外情報マスク」 フィールドの値と、 「語 W-2」 との論理積 L P -2
すなわち、 「語 W0 」 に含まれる個々の二値情報は、 何れも遅延段数テーブル 6 4に予め定義され得る個々の段数に亘る遅延が一括して施された後にパックさ したがって、 本実施形態によれば、 遅延段数テーブル 6 4の各レコードの内容 がハードウェアの構成や布線 (通信路を.含む。 ) の遅延時間に適合した値の集合 として精度よく設定される限り、 「語 W0 」 に含まれる何れの二値情報も処理量 が大幅に増加することなく、 他の二値情報と共に適正な時点に一括して所定の処 理が施される。
なお、 本実施形態では、 単位段数当たりの時間が具体的に示されていない。 しかし、 このような時間は、 プロセッサ 9 1の処理量の範囲で既述の二値情報 で示される事象に対する所望の応答性が確保される限り、 如何なる値であっても よい。
[実施形態 5 ]
図 1 5は、 本発明の第五の実施形態の動作を説明する図である。
以下、 図 1 5おび図 1 9を参照して本発明の第五の施形態の動作を説明する。 主記憶 9 2の記憶領域には、 図 1 6に示すように、 下記のフィールドからなる レコードの集合である遅延段数テーブル 6 4が予め配置される。
• 「所定の語長の語にパックされた複数の二値情報 (ここでは、 簡単のため、 何らかの事象が生起しているか否かを論理値で示すと仮定する。 ) 」 が順次入力 される周期の長さの整数倍として定義され、 これらの二値情報で個別に示される 事象の発生または消滅の識別に適用されるべき時定数を意味する「保護段数」 (こ こでは、 簡単のため、 「 1」 と 「3」 との何れか一方の値に限定されると仮定す る。 ) が予め登録された 「保護段数」 フィールド
· 上述した所定の語長の語に等しい語として構成され、 『その語に含まれるビ ッ トの内、 「保護段数」 フィールドの値に等しい時間に亘つて論理値が 「 1」 に 保たれたときに対応する事象の発生が識別されるべきビッ ト』 のみの論理値が 「 1」 に設定されてなる 「発生事象パターン」 が予め登録された 「発生事象パ夕 ーン」 フィ一ルド
· 上述した所定の語長の語に等しい語として構成され、 『その語に含まれるビ ッ トの内、 「保護段数」 フィールドの値に等しい時間に亘つて論理値が 「0」 に 保たれときに対応する事象の消滅が識別されるべきビッ ト』のみの論理値が「 0」 に設定されてなる 「消滅事象パターン」 が予め登録された 「消滅事象パターン」 フィールド
本実施形態の特徴は、 プロセッサ 9 1によって行われる下記の処理の手順にあ る
プロセッサ 9 1は、上述した複数の二値情報がパックされ、かつ所定の周期(頻 度) で入力される語が与えられる度に、 下記の処理を行う。
(1) 最新の語に併せて、 その語に先行して与えられた直近の 2つ ( 『連続保護テ —ブル 6 5の有効なレコードに登録された 「保護段数」 フィールドの値の最大値
Kmax ( = 「3」 ) 』 と 「 1」 との差として算出される。 ) の語を時系列の順に 保持する (図 1 5 (1)) 。 なお、 以下では、 これらの 3つの語については、 簡単の ため、 最新の語から時系列の順に 「語 W0 」、 「語 W-l」、 「語 W-2」 と称する。
(2) 連続保護テーブル 6 5のレコードの内、 有効な個々のレコードの 「保護段数」
フィールドの値 K (≥ 1 ) に対して、 下記の 「論理積 Κ」 と 「論理和 」 とを個 別に求める (図 1 5 (2)、 (3)) 。 なお、 以下では、 保護段数 「 0」 に対応する 「論 理積 0」 および 「論理和 0」 については、 「語 W0 」 に何ら論理演算が施される ことなくこの 「語 W0 」 として与えられるが、 簡単のため、 一般形として 「論理 積 」 および 「論理和 」 と称する。
• 「語 W0 」 ないし 「語 W-K」 の論理積 K
• 「語 W0 」 ないし 「語 W-K」 の論理和 K
(3) 連続保護テーブル 6 5の有効なレコードの 「保護段数」 フィールドに登録さ れた 「保護段数 K」 (K = 0〜K maX の内、 その連続保護テーブル 6 5に格納さ れている全ての整数) に対して、 下記の通りに 「発生情報 K」 と 「消滅情報 Κ」 とを個別に求める (図 1 5 (4)、(5)) 。
• . 論理積 Κと 「発生事象パターン Κ」 との論理積である 「発生情報 Κ」 • 論理和 と 「消滅事象パターン Κ」 との論理和である 「消滅情報 Κ」
(4) これらの 「発生情報 Κ」 の全ての論理積をとることによって 「暫定総合発生 情報」 を求める (図 1 5 (6)) 。
(5) 上述した 「消滅情報 Κ」 の全ての論理和をとることによって 「総合消滅情報」 を求める (図 1 5 (フ)) 。
(6) これらの 「消滅情報 Κ」 の全てと上述した 「暫定総合発生情報」 との論理積 をとることによって 「総合発生情報」 を求める (図 1 6 (8)) 。
(7) その 「総合発生情報」 と上述した 「総合消滅情報」 との論理積をとることに よって、 所定の処理が一括して施されるべき出力語 Wを生成する (図 1 6 (9)) 。 このような処理の過程では、 「語 W0 」 として入力された複数の二値情報の何 れについても、 対応する二値情報の論理値が一定である期間の長さの計時が何ら 行われることなく、 連続保護テーブル 6 5に個別に登録された段数に亘つて同じ 論理値が連続したことが確実に識別される。
すなわち、 本実施形態によれば、 このような出力語 Wは、 既述の段数の多様な 組み合わせに柔軟に適応し、 かつ上述した計時を伴う複雑な処理に比べて大幅に 単純な論理演算の下で、 効率的に精度よく求められる。
したがって、 外来雑音に起因する性能や信頼性の低下が安価に確度高く回避さ
れ、 かつ価格性能比が高められる。
[実施形態 6 ]
図 1 7は、 本発明の第六の実施形態の動作を説明する図である。
以下、 図 1 7および図 1 9を参照して本発明の第六の実施形態の動作を説明す る ο
主記憶 9 2の記憶領域には、 図 1 8に示すように、 下記のフィールドからなる レコ一ドの集合である優先関係テーブル 6 6が予め配置される。
- 「所定の語長の語にパックされ、 かつ所定の周期 (頻度) で順次入力される 複数の二値情報 (ここでは、 簡単のため、 何らかの事象が生起しているか否かを 論理値で示すと仮定する。 ) 」 の内、 『これらの二値情報の何れか (先行して、 あるいは後続して入力される語にパックされる二値情報にも該当し得る。)(以下、 「二次情報」 という。 )の論理値が 「 1」 となる要因』 となり得る単一の二値情報 (以下、 「一次情報」 という。 ) に対応するビッ トのみの論理値が 「 1」 に設定 されてなるビッ ト列 (以下、 「一次情報源ビッ トパターン」 という。 ) が予め登 録された 「一次情報源ビッ トパターン」 フィールド
• 上述した複数の二値情報の内、 「二次情報」 に該当しない全ての二値情報に 個別に対応するビットのみの論理値が 「 1」 に設定されてなるビット列 (以下、
「非二次情報ビッ トパターン」 という。 ) が予め登録された 「非二次情報ビッ ト パターン」 フィールド
本実施形態の特徴は、 プロセッサ 9 1によって行われる下記の処理の手順にあ る。
プロセッサ 9 1は、上述した複数の二値情報がパックされ、かつ所定の周期(頻 度) で入力される語が与えられる度に、 下記の処理を行う。
(1) 最新の語に併せて、 その語に先行して与えられた直近の 2つの語を時系列の 順に保持する (図 1 7 (1)) 。 なお、 以下では、 これらの 3つの語については、 簡 単のため、 最新の語から時系列の順に 「語 W0 」 、 「語 W-l」 、 「語 W-2」 と称 する。
(2) 先行して求められた 「暫定出力語 W t -2」 、 「暫定出力語 W t -1」 (詳細な構 成については、 簡単のため、 後述する。 ) をそれぞれ 「暫定出力語 W t -1」 およ
び後述する 「出力語 W」 の初期値として退避する (図 1 l(la)) 。
(3)語 W0を 「暫定出力語 Wt -2」 の初期値とする (図 1 1(2)) 。
(4)優先関係テーブル 66の各レコードに基づいて下記の手順を反復することに よって 「暫定出力語 Wt-2」 、 「暫定出力語 Wt-1」 および 「出力語 W」 を更新 する。
• 「一次情報源ビッ トパターン」 と 「語 W0 」 との論理積が 「0」 であるか否 かを判別する。
. その判別の結果が偽である場合に限って、 その「一次情報源ビッ トパ夕一ン」 と共通のレコードに登録されている 「非二次情報ビッ トパターン」 と 「暫定出力 語 Wt-2」 との論理積にその 「暫定出力語 Wt-2」 を更新する (図 11(3)) 。
• 「一次情報源ビッ トパターン」 と 「語 W0」 との論理積が 「0」 であるか否 かを判別する。
• その判別の結果が偽である場合に限って、 その「一次情報源ビッ トパ夕一ン」 と共通のレコードに登録されている 「非二次情報ビッ トパターン」 と 「暫定出力 語 Wt-1」 との論理積にその 「暫定出力語 Wt-1」 を更新する (図 1 1(4)) 。
• 「一次情報源ビッ トパターン」 と 「語 W0 」 との論理積が 「0」 であるか否 かを判別する。
• その判別の結果が偽である場合に限って、 その「一次情報源ビッ トパターン」 と共通のレコードに登録されている 「非二次情報ビッ トパターン」 と 「出力語 W -2」 との論理積にその 「出力語 W」 を更新する (図 1 1(5)) 。
(5) さらに、 優先関係テーブル 66の各レコードに基づいて下記の手順を反復す ることによって 「暫定出力語 Wt-2」 を更新する。
• 「一次情報源ビッ トパ夕一ン」 と 「語 W-l」 との論理積が 「0」 であるか否 かを判別する。
· その判別の結果が偽である場合に限って、 その「一次情報源ビッ トパターン」 と共通のレコードに登録されている 「非二次情報ビッ トパターン」 と 「暫定出力 語 Wt-2」 との論理積にその 「暫定出力語 Wt-2」 を更新する (図 11(6)) 。
• 「一次情報源ビッ トパターン」 と 「語 W-2」 との論理積が 「0」 であるか否 かを判別する。
• その判別の結果が偽である場合に限って、 その「一次情報源ビッ トパターン」 と共通のレコードに登録されている 「非二次情報ビットパターン」 と 「暫定出力 語 W t -2」 との論理積にその 「暫定出力語 W t -2」 を更新する (図 1 1 (6)) 。 (6) このようにして更新された 「出力語 W」 を後続して行われる所定の処理の演 算対象として引き渡す (図 1 1 (7)) 。
すなわち、 .「出力語 W」 は、 上述した 「一次情報」 と 「二次情報」 との間にお ける優先関係を適正に示す優先関係テーブル 6 6が予め生成される限り、 論理値 が 「 1」 に変化した 「一次情報」 が正常に波及することに起因して 「語 W0 」 に 無用の二値情報が重畳されることなく得られる。
さらに、 このような 「出力語 W」 が得られる既述の処理は、 「語 W0 」 にパッ クされた何れの 「二値情報」 の変化点についても、 並行して行われる。
したがって、 本実施形態によれば、 「ディジタル領域で行われ、 かつ効率的に 行われる簡便な論理演算」 の下で既述の二値情報の波及が確度高く無効化される と共に、 ハードウェア面では、 布線や実装だけではなく、 構成にかかわる制約が 大幅に緩和される。
なお、 本実施形態では、 優先関係テーブル 6 6の各レコードには、 既述の 「非 二次情報ビッ トパターン」 フィ一ルドが含まれている。
しかし、 本発明はこのような構成に限定されず、 例えば、 「非二次情報ビッ ト パターン」 フィールドに代わる 「二次情報ビッ トパターン」 フィールドに、 「非 二次情報ビッ トパターン」 が反転されてなる 「二次情報ビヅ トパターン」 が予め 登録され、 この 「二次情報ビッ トパターン」 に基づいて適宜 「非二次情報ビッ ト パターン」 が生成されることによって、 既述の処理と等価な処理が行われてもよ い。
また、 本実施形態では、 「語 W0 」 の変化点に遅れて発生した二次情報と、 そ の変化点に先行して発生した二次情報とは、 それぞれ図 1 7 (6)、(7) と図 1 7 (8)、 (9) とに示す既述の処理の過程で無効化されている。
しかし、 本発明はこのような構成に限定されず、 これらの処理の内、 発生し得 ない二次情報にかかわる処理は、 省略されてもよく、 かつ上述した 「語 W0 」 の 変化点に先行する時点に二次情報が発生し得ない場合には、 図 1 7 ila)に示す処
理が併せて省略されてもよい。
さらに、 本実施形態では、 「語 W0 」 が与えられる周期の長さに亘つて先行す る期間と後続する期間とに、 その 「語 W0 」 の変化点に対して二次情報が発生し 得る期間が限られることを前提として構成されている。
しかし、 本発明は、 このような構成に限定されず、 「語 W0 」 が与えられる周 期の長さの二倍の時間に亘つて先行する期間と後続する期間との双方もしくは何 れか一方に、 その 「語 W0 」 の変化点に応じた二次情報が発生し得る場合にも、 同様に適用可能である。
また、 本実施形態では、 優先関係テーブル 6 6の各レコードは、 対応する二次 情報が発生し得る期間に何ら対応しない 「一次情報源ビッ トパターン」 フィ一ル ドと、 「非二次情報ビッ トパターン」 フィールドとの対として構成されている。 しかし、 本発明はこのような構成に限定されず、 例えば、 発生し得る期間 (こ こでは、 簡単のため、 『 「語 W0 」 が更新された時点を基点として、 時系列の順 に後続する 「語 W0 」 が与えられる周期の倍数 (整数) 』 として定義されると仮 定する。 ) が既知である二次情報に対応するレコードについては、 図 1 8に点線 で示すように、 この 「倍数」 が予め登録された 「期間識別子」 フィールドが併せ て含まれ、 かつ図 1 7 (2)〜(7)に示す処理については、 この 「期間識別子」 フィー ルドの値に適合する処理のみが行われることによって、 無用な判定等の処理の省 略と、 総合的な応答性の向上とが図られてもよい。
なお、 上述した各実施形態は、 汎用プロセッサによって実行されるソフトゥェ ァとして構成されている。
しかし、 本発明はこのような構成に限定されず、 例えば、 下記の何れとして構 成されてもよい。
• D S Pによって実行されるソフ トウェア
· マイクロプログラムその他として構成されるファームウェア
• 情報処理装置に搭載され、 所定の命令制御の下で既述の演算を行う機能ュニ ッ 卜と連係し、 その機能ュニッ 卜に演算対象を引き渡す機能ュニッ ト
また、 上述した各実施形態では、 警報処理を行う応答する機器やシステムに本 発明が適用されている。
しかし、 本発明は、 このような機器やシステムに限定されず、 多量の情報や事 象に対して所望の速度で応答する多様な情報処理系に適用可能である
さらに、 本発明は、 上述した実施形態に限定されるものではなぐ、 本発明の範 囲において、 多様な形態による実施形態が可能であり、 かつ構成装置の一部もし くは全てに如何なる改良が施されてもよい。 請 卜の禾 ll fflの WT ' f牛
本発明にかかわる第一の前置処理装置では、 従来例に比べて、 個々の情報の多 様な構成および配置に柔軟に適応し、 かつ総合的な処理の効率および応答性が高 められる。
また、 本発明にかかわる第二の前置処理装置では、 総合的な処理の効率および 応答性が高められる。
さらに、 本発明にかかわる第三および第四の前置処理装置では、 処理の確度や 精度が漏話に起因して低下することが回避され、 布線や実装についてこれらの漏 話の回避や軽減を目的として課される制約が緩和される。
また、 本発明にかかわる第五および第六の前置処理装置では、 処理の精度が上 述した漏話に起因して低下することがさらに確度高く回避される。
さらに、 本発明にかかわる第七の前置処理装置では、 時系列の順に既述の情報 を並列に与える情報源の構成だけではなく、 遅延手段および遅延制御手段の構成 と、 これらの情報の伝送や引き渡しに供される布線の伝搬遅延時間とに対する柔 軟な適応が可能となる。
また、 本発明にかかわる第八および第九の前置処理装置では、 外来雑音に対す る余裕度が安価に高く維持され、 かつ総合的な信頼性や性能が高められる。 さらに、 本発明にかかわる第十および第十一の前置処理装置では、 布線、 実装 その他の構成について課される制約が緩和され、 かつ処理手段に確保されるべき 処理量の削減が可能となる。
したがって、 これらの発明が適用された機器では、 多様な情報の組み合わせに 対する柔軟な適応が可能となり、 かつ既存の余剰の処理量の範囲で過負荷状態に 陥ることなく高い応答性や価格性能比が達成.される。
Claims
( 1 ) 並行して処理が施されるべき情報毎に、 対応する情報の所在と、 その処 理が施される語に配置されるべき位置とが予め登録された記憶手段と、
前記処理を行う処理手段に、 前記記憶手段に登録された個々の所在にある情報 がその所在と共にこの記憶手段に登録された位置に配置されてなる語を一括し て引き渡す演算対象引き渡し手段と
を備えたことを特徴とする前置処理装置。
( 2 ) 請求の範囲 1に記載の前置処理装置において、
前記記憶手段には、
前記情報毎に、 所在および位置に併せて、 その情報の情報量が登録された ことを特徴とする前置処理装置。
( 3 ) 時系列の順に並列に入力され、 かつ並行して処理が施されるべき情報の 列毎に、 その列における個々の情報の位置と、 その情報の漏話が反映され得ない 全ての特定の情報の所在とが予め登録された記憶手段と、
並列に入力された情報の内、 前記時系列の順に更新された情報の全てを個別に 検出する更新情報検出手段と、
前記並列に入力された情報の内、 前記更新された情報の個々の位置に対応して 前記記憶手段に共通に登録された所在に配置された情報を選択し、 かつ前記処理 を行う処理手段に一括して引き渡す漏話抑圧手段と
を備えたことを特徴とする前置処理装置。
( 4 ) 時系列の順に並列に入力され、 かつ並行して処理が施されるべき情報の 列毎に、 その列における個々の情報の位置と、 その情報の漏話が反映され得る全 ての特定の情報の所在とが予め登録された記憶手段と、
並列に入力された情報の内、 前記時系列の順に更新された情報の全てを個別に 検出する更新情報検出手段と、
前記並列に入力された情報の内、 前記更新された情報の個々の位置に対応して 前記記憶手段に共通に登録されていない所在に配置された情報を選択し、 かつ前 記処理を行う処理手段に一括して引き渡す漏話抑圧手段と
を備えたことを特徴とする前置処理装置。
( 5 ) 請求の範囲 3に記載の前置処理装置において、
漏話抑圧手段は、
前記並列に入力される情報に個々の漏話が反映され得る期間に、 前記処理手段 に引き渡されるべき情報を順次選択する
ことを特徴とする前置処理装置。
( 6 ) 請求の範囲 4に記載の前置処理装置において、
漏話抑圧手段は、
前記並列に入力される情報に個々の漏話が反映され得る期間に、 前記処理手段 に引き渡されるべき情報を順次選択する
ことを特徴とする前置処理装置。
( 7 ) 請求の範囲 5に記載の前置処理装置において、
前記記憶手段には、
前記情報の列に含まれる情報毎に、 位置と、 前記全ての特定の情報の所在とに 併せて、 この情報の漏話が発生し得る期間とが予め登録され、
前記漏話抑圧手段は、
前記並列に入力された情報の内、 前記更新された情報の個々の位置に対応して 前記記憶手段に個別に登録された期間に、 その期間と共にこの記憶手段に登録さ れた所在に配置された情報に共通に該当する情報を選択し、 かつ前記処理を行う 処理手段に一括して引き渡す
ことを特徴とする前置処理装置。
( 8 ) 請求の範囲 6に記載の前置処理装置において、
前記記憶手段には、
前記情報の列に含まれる情報毎に、 位置と、 前記全ての特定の情報の所在とに 併せて、 この情報の漏話が発生し得る期間とが予め登録され、
前記漏話抑圧手段は、
前記並列に入力された情報の内、 前記更新された情報の個々の位置に対応して 前記記憶手段に個別に登録された期間に、 その期間と共にこの記憶手段に登録さ れた所在に配置された情報に共通に該当しない情報を選択し、 かつ前記処理を行
う処理手段に一括して引き渡す
ことを特徴とする前置処理装置。
( 9 ) 時系列の順に並列に入力された情報の内、 同時に処理が施されるべき情 報の組み合わせ毎に、 これらの情報の個々の位置と、 その処理に先行してこれら の情報が確保されるべき時間とが予め登録された記憶手段と、
前記記憶手段に登録された最大の時間に亘つて前記時系列の順に並列に入力 された情報を蓄積する遅延手段と、
前記前記記憶手段に登録された個々の時間に亘つて前記遅延手段に蓄積され、 その時間と共にこの前記記憶手段に登録された個々の位置にある情報の組み合 わせを前記処理を行う処理手段に一括して引き渡す遅延制御手段と
を備えたことを特徴とする前置処理装置。
( 1 0 ) 時系列の順に並列に入力される個々の情報について、 処理が施される 時点に先行して連続して入力されるべき期間の最小の長さと、 その情報がこれら の情報からなる列に占める位置とがその最小の長さ毎に予め登録された記憶手 段と、
前記記憶手段に登録された個々の最小の長さに等しい時間に亘つて、 前記時系 列の順に並列に入力された情報の積集合を得る連続性判別手段と、
前記連続性判別手段によって得られた積集合の内、 前記最小の長さ毎に前記記 憶手段に登録された個々の位置を占める情報の積集合を抽出し、 これらの抽出さ れた積集合の和集合を前記処理を行う処理手段に引き渡す演算対象抽出手段と を備えたことを特徴とする前置処理装置。
( 1 1 ) 請求の範囲 1 0に記載の前置処理装置において、
前記時系列の順に並列に入力される情報には、
相反する事項を意味する 2つ情報が含まれる
ことを特徴とする前置処理装置。
( 1 2 ) 時系列の順に並列に入力される情報の列毎に、 その列と、 この列に後 続する列との双方または一方に含まれる他の情報が付帯する要因となり得る 個々の特定の情報を示す一次情報識別子と、 その特定の情報に付帯して入力され 得ない全ての非付帯情報を個別に示す二次情報識別子の組み合わせとが予め登
録された記憶手段と、
前記特定の情報に遅れて前記非付帯情報が入力され得る最大の時間に亘つて、 前記時系列の順に並列に入力された情報の列を蓄積する蓄積手段と、
前記蓄積手段に蓄積された情報の列と、 この列に含まれる個々の特定の情報を 示す一次情報識別子に対応して前記記憶手段に登録された全ての二次情報識別 子で個別に示される非付帯情報の組み合わせとの積集合を求め、 その積集合を前 記処理を行う処理手段に引き渡す演算対象抽出手段と
を備えたことを特徴とする前置処理装置。
( 1 3 ) 時系列の順に並列に入力される情報の列毎に、 その列と、 この列に先 行する列との双方または一方に含まれる他の情報が付帯する要因となり得る 個々の特定の情報を示す一次情報識別子と、 その特定の情報に付帯して入力され 得ない全ての非付帯情報を個別に示す二次情報識別子の組み合わせとが予め登 録された記憶手段と、
前記特定の情報に先行して前記非付帯情報が入力され得る最大の時間に亘っ て前記時系列の順に並列に入力された情報の列を蓄積する蓄積手段と、
前記蓄積手段に蓄積された情報の列と、 この列に含まれる個々の特定の情報を 示す一次情報識別子に対応して前記記憶手段に登録された全ての二次情報識別 子で個別に示される非付帯情報の組み合わせとの積集合を求め、 その積集合を前 記処理を行う処理手段に引き渡す演算対象抽出手段と
を備えたことを特徴とする前置処理装置。
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Legal Events
Date | Code | Title | Description |
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AK | Designated states |
Kind code of ref document: A1 Designated state(s): JP US |
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NENP | Non-entry into the national phase |
Ref country code: JP |
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WWW | Wipo information: withdrawn in national office |
Country of ref document: JP |