CN109918323A - 集成电路中数据讯号撷取方法、装置、设备及存储介质 - Google Patents
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Abstract
本发明公开了一种集成电路中数据讯号撷取方法，该方法包括以下步骤：生成时钟信号；确定在时钟信号的每个时钟周期内的至少三个触发点；在系统运行过程中，在每个时钟周期内，在达到时钟信号的任意一个触发点时，触发数据讯号的撷取。应用本发明实施例所提供的技术方案，在一个时钟周期内，可以进行至少三次数据讯号的撷取，提高了数据讯号读取效率，同时可以提高系统的数据处理效率。本发明还公开了一种集成电路中数据讯号撷取装置、设备及存储介质，具有相应技术效果。
Description
技术领域
本发明涉及芯片技术领域，特别是涉及一种集成电路中数据讯号撷取方法、装置、设备及存储介质。
背景技术
随着计算机技术和芯片技术的快速发展，服务器的应用范围越来越广泛，对服务器的处理速度的要求也越来越高。
在服务器中，基本都会配备一个基本管理控制器(Basedboard ManagementController，BMC)作为系统周边控制与管理的核心，并通过集成电路总线(Inter-Integrated Circuit，I2C)控制周边电子设备，如可以控制风扇速度、系统温度、电压及CPU运作。如图1所示，BMC通过I2C控制多个设备Device，并与CPU互相沟通运作，BMC通过SPI(Serial Peripheral Interface，串行外设接口)与作为BMC ROM(BMC只读存储器)的闪存FLASH连接，系统内存DRAM(Dynamic Random Access Memory，动态随机存取存储器)采用DDR(Double Data Rate，双倍速率)方式。同时，BMC可以通过事件方式让管理者了解到系统目前的状况，方便管理者远程读取。
目前，在服务器系统运行过程中，常利用时钟信号触发数据讯号的撷取，时钟脉冲频率必须和数据速率相同，并且频率和数据间必须要有正确的相位关系。常见的通过时钟信号撷取数据讯号的方式有SDR(Single Data Rate，单倍数据速率)、DDR和QDR(Quad DataRate，四倍数据速率)，如图2所示。其中，SDR方式是利用时钟信号的上升沿传输数据，在一个时钟周期内只读取一次数据讯号，DDR方式是利用时钟信号的上升沿和下降沿传输数据，在一个时钟周期内读取两次数据讯号，QDR是在DDR的基础上，拥有独立的写接口和读接口，以此达到四倍速率。
SDR和DDR方式在一个时钟周期内最多只能读取两次数据讯号，而QDR方式虽然可以达到四倍速率，但是需要拥有独立的写接口和读接口才行，实际操作起来比较繁琐。综上所述，如何通过简单可行的方式提高数据讯号读取效率，是目前本领域技术人员急需解决的技术问题。
发明内容
本发明的目的是提供一种集成电路中数据讯号撷取方法、装置、设备及存储介质，以通过简单可行的方式提高数据讯号读取效率。
为解决上述技术问题，本发明提供如下技术方案：
一种集成电路中数据讯号撷取方法，包括：
生成时钟信号；
确定在所述时钟信号的每个时钟周期内的至少三个触发点；
在系统运行过程中，在每个时钟周期内，在达到所述时钟信号的任意一个触发点时，触发数据讯号的撷取。
在本发明的一种具体实施方式中，所述确定在所述时钟信号的每个时钟周期内的至少三个触发点，包括：
在所述时钟信号的每个时钟周期内的上升沿确定两个触发点；
在所述时钟信号的每个时钟周期内的下降沿确定两个触发点。
在本发明的一种具体实施方式中，所述在所述时钟信号的每个时钟周期内的上升沿确定两个触发点，包括：
分别将所述时钟信号的每个时钟周期的上升沿的10％和90％确定为触发点；
或者，分别将所述时钟信号的每个时钟周期的上升沿的20％和80％确定为触发点。
在本发明的一种具体实施方式中，所述在所述时钟信号的每个时钟周期内的下降沿确定两个触发点，包括：
分别将所述时钟信号的每个时钟周期内的下降沿的10％和90％确定为触发点；
或者，分别将所述时钟信号的每个时钟周期内的下降沿的20％和80％确定为触发点。
一种集成电路中数据讯号撷取装置，包括：
信号生成模块，用于生成时钟信号；
触发点确定模块，用于确定在所述时钟信号的每个时钟周期内的至少三个触发点；
讯号撷取模块，用于在系统运行过程中，在每个时钟周期内，在达到所述时钟信号的任意一个触发点时，触发数据讯号的撷取。
在本发明的一种具体实施方式中，所述触发点确定模块，具体用于：
在所述时钟信号的每个时钟周期内的上升沿确定两个触发点；
在所述时钟信号的每个时钟周期内的下降沿确定两个触发点。
在本发明的一种具体实施方式中，所述触发点确定模块，具体用于：
分别将所述时钟信号的每个时钟周期的上升沿的10％和90％确定为触发点；
或者，分别将所述时钟信号的每个时钟周期的上升沿的20％和80％确定为触发点。
在本发明的一种具体实施方式中，所述触发点确定模块，具体用于：
分别将所述时钟信号的每个时钟周期内的下降沿的10％和90％确定为触发点；
或者，分别将所述时钟信号的每个时钟周期内的下降沿的20％和80％确定为触发点。
一种集成电路中数据讯号撷取设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现上述任一项所述集成电路中数据讯号撷取方法的步骤。
一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一项所述集成电路中数据讯号撷取方法的步骤。
应用本发明实施例所提供的技术方案，生成时钟信号，确定在时钟信号的每个时钟周期内的至少三个触发点，在系统运行过程中，在每个时钟周期内，在达到时钟信号的任意一个触发点时，即可触发数据讯号的撷取。这样，在一个时钟周期内，可以进行至少三次数据讯号的撷取，提高了数据讯号读取效率，同时可以提高系统的数据处理效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中服务器内集成电路总线I2C应用设计示意图；
图2为现有技术中通过时钟信号触发数据讯号撷取方式的示意图；
图3为本发明实施例中一种集成电路中数据讯号撷取方法的实施流程图；
图4为本发明实施例中确定的触发点的示意图；
图5为本发明实施例中一种集成电路中数据讯号撷取装置的结构示意图；
图6为本发明实施例中一种集成电路中数据讯号撷取设备的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图3所示，为本发明实施例所提供的一种集成电路中数据讯号撷取方法的实施流程图，该方法可以包括以下步骤：
S310：生成时钟信号。
在本发明实施例中，可以根据实际需要生成符合频率要求的时钟信号。具体的，可以通过时钟发生器生成时钟信号。
S320：确定在时钟信号的每个时钟周期内的至少三个触发点。
在现有技术中，如图2中圆点所示，SDR方式的每个时钟周期内只有一个触发点，DDR方式的每个时钟周期内只有两个触发点。
在本发明实施例中，可以确定在时钟信号的每个时钟周期内的至少三个触发点。如三个、四个，或者更多个。可以根据芯片的实际解析能力确定触发点的个数。
在本发明的一种具体实施方式中，步骤S320确定在时钟信号的每个时钟周期内的至少三个触发点，可以包括以下步骤：
在时钟信号的每个时钟周期内的上升沿确定两个触发点；
在时钟信号的每个时钟周期内的下降沿确定两个触发点。
在本发明实施例中，时钟信号的每个时钟周期均包含一个上升沿和一个下降沿，在进行触发点的确定时，可以在时钟信号的每个时钟周期内的上升沿确定两个触发点，在时钟信号的每个时钟周期内的下降沿确定两个触发点。
在时钟信号的每个时钟周期内的上升沿确定的两个触发点可以对称分布。如在时钟信号的每个时钟周期内的上升沿的x％处确定一个触发点，则在时钟信号的每个时钟周期内的上升沿的(100-x)％处可以确定另一个触发点，0<x<50。
具体的，可以分别将时钟信号的每个时钟周期的上升沿的10％和90％确定为触发点；或者，分别将时钟信号的每个时钟周期的上升沿的20％和80％确定为触发点。
同样，可以分别将时钟信号的每个时钟周期内的下降沿的10％和90％确定为触发点；或者，分别将时钟信号的每个时钟周期内的下降沿的20％和80％确定为触发点。
即在一种实施例中，可以分别将时钟信号的每个时钟周期的上升沿的10％和90％，及时钟信号的每个时钟周期内的下降沿的10％和90％确定为触发点，在一个时钟周期内共四个触发点，如图4中的圆点所示。
在另一种实施例中，可以分别将时钟信号的每个时钟周期的上升沿的20％和80％，及时钟信号的每个时钟周期内的下降沿的20％和80％确定为触发点。
当然，在实际应用中，还可以根据芯片的实际解析能力根据其他比例组合确定触发点，如15％和85％，30％和70％等。
S330：在系统运行过程中，在每个时钟周期内，在达到时钟信号的任意一个触发点时，触发数据讯号的撷取。
在系统运行过程中，需要利用时钟信号进行数据讯号的撷取。
在每个时钟周期内，在达到时钟信号的任意一个触发点时，即可触发数据讯号的撷取。
在时钟信号的每个时钟周期内具有至少三个触发点，在系统运行过程中，每达到时钟信号的一个触发点时，即触发数据讯号的撷取。这样，如果时钟信号的每个时钟周期内具有三个触发点，则在一个时钟周期内可以读取三次数据讯号。如果时钟信号的每个时钟周期内具有四个触发点，则在一个时钟周期内可以读取四次数据讯号，达到与QDR方式相同的数据读取效率，如图4所示，但是不需要设定独立的写接口和读接口，简单可行，同时，相比于SDR方式和DDR方式，提高了数据读取效率，即在单位时钟周期内读取的数据讯号是SDR的四倍，是DDR的两倍。
应用本发明实施例所提供的方法，生成时钟信号，确定在时钟信号的每个时钟周期内的至少三个触发点，在系统运行过程中，在每个时钟周期内，在达到时钟信号的任意一个触发点时，即可触发数据讯号的撷取。这样，在一个时钟周期内，可以进行至少三次数据讯号的撷取，提高了数据讯号读取效率，同时可以提高系统的数据处理效率。
相应于上面的方法实施例，本发明实施例还提供了一种集成电路中数据讯号撷取装置，下文描述的一种集成电路中数据讯号撷取装置与上文描述的一种集成电路中数据讯号撷取方法可相互对应参照。
参见图5所示，该装置可以包括以下模块：
信号生成模块510，用于生成时钟信号；
触发点确定模块520，用于确定在时钟信号的每个时钟周期内的至少三个触发点；
讯号撷取模块530，用于在系统运行过程中，在每个时钟周期内，在达到时钟信号的任意一个触发点时，触发数据讯号的撷取。
应用本发明实施例所提供的装置，生成时钟信号，确定在时钟信号的每个时钟周期内的至少三个触发点，在系统运行过程中，在每个时钟周期内，在达到时钟信号的任意一个触发点时，即可触发数据讯号的撷取。这样，在一个时钟周期内，可以进行至少三次数据讯号的撷取，提高了数据讯号读取效率，同时可以提高系统的数据处理效率。
在本发明的一种具体实施方式中，触发点确定模块520，具体用于：
在时钟信号的每个时钟周期内的上升沿确定两个触发点；
在时钟信号的每个时钟周期内的下降沿确定两个触发点。
在本发明的一种具体实施方式中，触发点确定模块520，具体用于：
分别将时钟信号的每个时钟周期的上升沿的10％和90％确定为触发点；
或者，分别将时钟信号的每个时钟周期的上升沿的20％和80％确定为触发点。
在本发明的一种具体实施方式中，触发点确定模块520，具体用于：
分别将时钟信号的每个时钟周期内的下降沿的10％和90％确定为触发点；
或者，分别将时钟信号的每个时钟周期内的下降沿的20％和80％确定为触发点。
相应于上面的方法实施例，本发明实施例还提供了一种集成电路中数据讯号撷取设备，如图6所示，包括：
存储器610，用于存储计算机程序；
处理器620，用于执行计算机程序时实现上述集成电路中数据讯号撷取方法的步骤。
相应于上面的方法实施例，本发明实施例还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现上述集成电路中数据讯号撷取方法的步骤。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
Claims (10)
1.一种集成电路中数据讯号撷取方法，其特征在于，包括：
生成时钟信号；
确定在所述时钟信号的每个时钟周期内的至少三个触发点；
在系统运行过程中，在每个时钟周期内，在达到所述时钟信号的任意一个触发点时，触发数据讯号的撷取。
2.根据权利要求1所述的方法，其特征在于，所述确定在所述时钟信号的每个时钟周期内的至少三个触发点，包括：
在所述时钟信号的每个时钟周期内的上升沿确定两个触发点；
在所述时钟信号的每个时钟周期内的下降沿确定两个触发点。
3.根据权利要求2所述的方法，其特征在于，所述在所述时钟信号的每个时钟周期内的上升沿确定两个触发点，包括：
分别将所述时钟信号的每个时钟周期的上升沿的10％和90％确定为触发点；
或者，分别将所述时钟信号的每个时钟周期的上升沿的20％和80％确定为触发点。
4.根据权利要求2或3所述的方法，其特征在于，所述在所述时钟信号的每个时钟周期内的下降沿确定两个触发点，包括：
分别将所述时钟信号的每个时钟周期内的下降沿的10％和90％确定为触发点；
或者，分别将所述时钟信号的每个时钟周期内的下降沿的20％和80％确定为触发点。
5.一种集成电路中数据讯号撷取装置，其特征在于，包括：
信号生成模块，用于生成时钟信号；
触发点确定模块，用于确定在所述时钟信号的每个时钟周期内的至少三个触发点；
讯号撷取模块，用于在系统运行过程中，在每个时钟周期内，在达到所述时钟信号的任意一个触发点时，触发数据讯号的撷取。
6.根据权利要求5所述的装置，其特征在于，所述触发点确定模块，具体用于：
在所述时钟信号的每个时钟周期内的上升沿确定两个触发点；
在所述时钟信号的每个时钟周期内的下降沿确定两个触发点。
7.根据权利要求6所述的装置，其特征在于，所述触发点确定模块，具体用于：
分别将所述时钟信号的每个时钟周期的上升沿的10％和90％确定为触发点；
或者，分别将所述时钟信号的每个时钟周期的上升沿的20％和80％确定为触发点。
8.根据权利要求6或7所述的装置，其特征在于，所述触发点确定模块，具体用于：
分别将所述时钟信号的每个时钟周期内的下降沿的10％和90％确定为触发点；
或者，分别将所述时钟信号的每个时钟周期内的下降沿的20％和80％确定为触发点。
9.一种集成电路中数据讯号撷取设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至4任一项所述集成电路中数据讯号撷取方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至4任一项所述集成电路中数据讯号撷取方法的步骤。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190621 |
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| RJ01 | Rejection of invention patent application after publication |