JPH0282352A - 演算装置 - Google Patents
演算装置Info
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- JPH0282352A JPH0282352A JP23466388A JP23466388A JPH0282352A JP H0282352 A JPH0282352 A JP H0282352A JP 23466388 A JP23466388 A JP 23466388A JP 23466388 A JP23466388 A JP 23466388A JP H0282352 A JPH0282352 A JP H0282352A
- Authority
- JP
- Japan
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- adder
- integrator
- subtractor
- shifter
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 239000013598 vector Substances 0.000 claims abstract description 55
- 230000010354 integration Effects 0.000 claims abstract description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算装置に係り、特に、被乗数と乗数との乗算
およびベクトルの内積演算をおこなうに好適な演算装置
に関する。
およびベクトルの内積演算をおこなうに好適な演算装置
に関する。
従来、演算装置によって複数ビット同士の乗算やベクト
ルの内積演算をおこなう装置は、積算と加算の組合わせ
によって各種の演算をおこなうように構成されていた。
ルの内積演算をおこなう装置は、積算と加算の組合わせ
によって各種の演算をおこなうように構成されていた。
すなわち１行ベクトルと列ベクトルの内積演算をおこな
う場合、行ベクトルの第１要素と列ベクトルの第１要素
との積算値を加算器に転送し、前記積算値を加算器に一
旦保持し、行ベクトルの第２要素と列ベクトルの第２要
素との積算をおこない、この積算値を加算器に転送して
第１要素同士の積算値に加算する演算を繰り返すように
構成されていた。
う場合、行ベクトルの第１要素と列ベクトルの第１要素
との積算値を加算器に転送し、前記積算値を加算器に一
旦保持し、行ベクトルの第２要素と列ベクトルの第２要
素との積算をおこない、この積算値を加算器に転送して
第１要素同士の積算値に加算する演算を繰り返すように
構成されていた。
上記従来技術においては、複数ビット同士の乗算及びベ
クトルの内積演算をおこなう場合、積算と加算の演算サ
イクルを複数回繰り返さなければならず、演算時間が長
くなるという不具合があった。
クトルの内積演算をおこなう場合、積算と加算の演算サ
イクルを複数回繰り返さなければならず、演算時間が長
くなるという不具合があった。
本発明の目的は、積算と加算の組合わせによる演算サイ
クルを少なくすることができる演算装置を提供すること
にある。
クルを少なくすることができる演算装置を提供すること
にある。
前記目的を達成するために、本発明は、ベクトルの内積
演算をおこなう装置として、行ベグＩ・ルの第１要素と
列ベクトルの第１要素とを積算する第１積算器と、行ベ
クトルの第２要素と列ベクトルの第２要素とを積算する
第２積算器と、行ベクトルの第３要素と列ベクトルの第
３要素とを積算する第３積算器と、行ベク１〜ルの第４
要素と列バク１−ルの第４要素とを積算する第４積算器
と、第１積算器と第２積算器の各積算値をそれぞれ加減
算する第１加減算器と、第３積算器と第４積算器の各積
算値をそれぞれ加減算する第２加減算器と、第１加減算
器と第２加減算器の各演算値をそれぞれ加減算する第３
加減算器とを有するものを構成したものである。
演算をおこなう装置として、行ベグＩ・ルの第１要素と
列ベクトルの第１要素とを積算する第１積算器と、行ベ
クトルの第２要素と列ベクトルの第２要素とを積算する
第２積算器と、行ベクトルの第３要素と列ベクトルの第
３要素とを積算する第３積算器と、行ベク１〜ルの第４
要素と列バク１−ルの第４要素とを積算する第４積算器
と、第１積算器と第２積算器の各積算値をそれぞれ加減
算する第１加減算器と、第３積算器と第４積算器の各積
算値をそれぞれ加減算する第２加減算器と、第１加減算
器と第２加減算器の各演算値をそれぞれ加減算する第３
加減算器とを有するものを構成したものである。
また、複数ビットの被乗数と複数ピッ１〜の乗数との乗
算をおこなう装置として、被乗数の下位ビットと乗数の
下位ビットとを積算する第１積算器と、被乗数の上位ビ
ットと乗数の下位ビットとを積算する第２積算器と、被
乗数の下位ビットと乗数の上位ビットとを積算する第３
積算器と、被乗数の上位ビットと乗数の上位ビットとを
積算する第４積算器と、第２積算器の積算値をシフｌ−
Ｌ、てその最下位ビットの桁を第１積算器出力の上位ビ
ットのうち最下位ピッ！・の桁に合わせる第１シフト器
と、第１シフト器の出力値と第１積算器の出力値とを加
減算する第１加減算器と、第４積算器の積算値をシフト
してその最下位ビットの桁を第３積算器出力の上位ビッ
トのうち最下位ビットの桁に合わせる第２シン１〜器と
、第２シフト器の出力値と第３積算器の出力値とを加減
算する第２加減算器と、第２加減算器の加減算値をシフ
トしてその最下位ビットの桁を被乗数の上位ビットのう
ち最下位ビットの桁に合わせる第３シフ１〜器と、第３
シフト器の出力値と第１加減算器の出力値とを加減算す
る第３加減算器とを有するものを構成したものである。
算をおこなう装置として、被乗数の下位ビットと乗数の
下位ビットとを積算する第１積算器と、被乗数の上位ビ
ットと乗数の下位ビットとを積算する第２積算器と、被
乗数の下位ビットと乗数の上位ビットとを積算する第３
積算器と、被乗数の上位ビットと乗数の上位ビットとを
積算する第４積算器と、第２積算器の積算値をシフｌ−
Ｌ、てその最下位ビットの桁を第１積算器出力の上位ビ
ットのうち最下位ピッ！・の桁に合わせる第１シフト器
と、第１シフト器の出力値と第１積算器の出力値とを加
減算する第１加減算器と、第４積算器の積算値をシフト
してその最下位ビットの桁を第３積算器出力の上位ビッ
トのうち最下位ビットの桁に合わせる第２シン１〜器と
、第２シフト器の出力値と第３積算器の出力値とを加減
算する第２加減算器と、第２加減算器の加減算値をシフ
トしてその最下位ビットの桁を被乗数の上位ビットのう
ち最下位ビットの桁に合わせる第３シフ１〜器と、第３
シフト器の出力値と第１加減算器の出力値とを加減算す
る第３加減算器とを有するものを構成したものである。
ベクトルの内積演算をおこなう場合、行ベクトルの各要
素と列ベクトルの各要素との積算は各積算器によってお
こなわれ、各積算値がそれぞれ加減算器によって加減算
される。すなわち、積算と加算の組合わせによる演算サ
イクルを１サイクル実行するだけでベクトルの内積演算
が可能となる。
素と列ベクトルの各要素との積算は各積算器によってお
こなわれ、各積算値がそれぞれ加減算器によって加減算
される。すなわち、積算と加算の組合わせによる演算サ
イクルを１サイクル実行するだけでベクトルの内積演算
が可能となる。
また複数ビット同士の乗算をおこなう場合には、被乗数
および乗数の上位ビットおよび下位ビットがそれぞれ積
算され、各積算値がそれぞれ加減算されるとともに特定
の積算値の桁が合わせされた状態で加減算される。この
ため、積算と加算を含む演算サイクルを１サイクル実行
するだけで複数ビット同士の乗算が可能となる。
および乗数の上位ビットおよび下位ビットがそれぞれ積
算され、各積算値がそれぞれ加減算されるとともに特定
の積算値の桁が合わせされた状態で加減算される。この
ため、積算と加算を含む演算サイクルを１サイクル実行
するだけで複数ビット同士の乗算が可能となる。
以下、本発明の一実施例を図面に基づいて説明する。
複数ピッ１−同士の乗算およびベクトルの内積演算をお
こなう演算装置は、第１図に示されるように、第１積算
器１００、第２積算器１０１、第３積算器１０２、第４
積算器１０３、第１データ拡張ユニツ１〜１０４、第１
シフト器１０５、第２データ拡張ユニツト１０６、第２
シフト器１０７、第１加減算器１０８、第２加減算器１
０９、第３データ拡張ユニツト１１０、第３シフト器１
１１、第３加減算器１１２、転送信号発生回路１１３か
ら構成されており、第１積算器１００〜第４積算器１０
３の各データ入力端子にはマイクロプログラムからの指
令による４×４ビツトのデータが入力され、転送信号発
生回路１１３には内積演算または乗算を選択するための
選択信号ＶＥＣＣ／ＭＵＬＣとクロック信号ＣＬＫがマ
イクロプログラムからの指令に従って入力され、第３加
減算器１１２の出力が出力データとしてレジスタへ転送
されるように構成されている。
こなう演算装置は、第１図に示されるように、第１積算
器１００、第２積算器１０１、第３積算器１０２、第４
積算器１０３、第１データ拡張ユニツ１〜１０４、第１
シフト器１０５、第２データ拡張ユニツト１０６、第２
シフト器１０７、第１加減算器１０８、第２加減算器１
０９、第３データ拡張ユニツト１１０、第３シフト器１
１１、第３加減算器１１２、転送信号発生回路１１３か
ら構成されており、第１積算器１００〜第４積算器１０
３の各データ入力端子にはマイクロプログラムからの指
令による４×４ビツトのデータが入力され、転送信号発
生回路１１３には内積演算または乗算を選択するための
選択信号ＶＥＣＣ／ＭＵＬＣとクロック信号ＣＬＫがマ
イクロプログラムからの指令に従って入力され、第３加
減算器１１２の出力が出力データとしてレジスタへ転送
されるように構成されている。
第１積算器１００〜第４積算器１０３がそれぞれ４×４
ビツトのデータを積算し、積算したデータをそれぞれ第
１データ拡張ユニッｌ−１０４、第１−シフト器１０５
、第２データ拡張ユニツ１〜１゜６、第２シフト器１０
７へ転送するよう構成されている。第１データ拡張ユニ
ツト１０４と第２データ拡張ユニツＩ−１０６は、第２
図に示されるように、トランスファＭＯＳトランジスタ
２００．２０１．２０２．２０３．２０４．２０５．２
０６．２０７．２０８，２０９．２１０．２１１から構
成されており、８ビツトの入力データを１２ビツトの出
力データに変換するように構成されている。すなわち、
ベクトルの内積演算をおこなうために、転送信号発生回
路１１３からゲートＣＯにハイレベルの信号が入力され
ると、１〜ランジスタ２０８．２０９．２１０．２１１
が接地され、出力データＥ。８〜ＥｏＢがそれぞれｔＬ
Ｑ Ｉｔのデータとして出力され、さらに入力データ
Ｄ、、、−Ｄｏ７がそのまま出力データＥ。ｏ−Ｅｏ７
として出力されるようになっている。
ビツトのデータを積算し、積算したデータをそれぞれ第
１データ拡張ユニッｌ−１０４、第１−シフト器１０５
、第２データ拡張ユニツ１〜１゜６、第２シフト器１０
７へ転送するよう構成されている。第１データ拡張ユニ
ツト１０４と第２データ拡張ユニツＩ−１０６は、第２
図に示されるように、トランスファＭＯＳトランジスタ
２００．２０１．２０２．２０３．２０４．２０５．２
０６．２０７．２０８，２０９．２１０．２１１から構
成されており、８ビツトの入力データを１２ビツトの出
力データに変換するように構成されている。すなわち、
ベクトルの内積演算をおこなうために、転送信号発生回
路１１３からゲートＣＯにハイレベルの信号が入力され
ると、１〜ランジスタ２０８．２０９．２１０．２１１
が接地され、出力データＥ。８〜ＥｏＢがそれぞれｔＬ
Ｑ Ｉｔのデータとして出力され、さらに入力データ
Ｄ、、、−Ｄｏ７がそのまま出力データＥ。ｏ−Ｅｏ７
として出力されるようになっている。
第１シフ１〜器１０５、第２シフト器１０７は第３図に
示されるように、データ転送用トランスファＭＯ８＋−
ランジスタ３００−３１１とデータシフ１〜用トランス
フアＭＯＳトランジスタ３１２〜３２３から構成されて
おり、８ビツトの入力デー夕を１２ビツトの出力データ
に変換するように構成されている。すなわち、ベクトル
の内積演算をおこなうために、ゲートＣ１０がハイレベ
ルになルト、トランジスタ３０８．３０９，３１０．３
１１が接地され、出力データＥ１１１−Ｅ１ＢがＩｔ
ＯＩｔとなり、入力データＤ１．−Ｄ□７がそのまま出
力データＥ０゜〜Ｅ１□として出力されるようになって
いる。さらに複数ビット同士の乗算をおこなうためにゲ
ートＣ１１がハイレベルになると、１−ランジスタ３１
２．３１３．３１４．３１５が接地され、出力データＥ
工。〜Ｅ１３が０″′となる。入力データＤ１．．”Ｄ
ｌ、は出力データＥ１４〜Ｅ１１３として出力される。
示されるように、データ転送用トランスファＭＯ８＋−
ランジスタ３００−３１１とデータシフ１〜用トランス
フアＭＯＳトランジスタ３１２〜３２３から構成されて
おり、８ビツトの入力デー夕を１２ビツトの出力データ
に変換するように構成されている。すなわち、ベクトル
の内積演算をおこなうために、ゲートＣ１０がハイレベ
ルになルト、トランジスタ３０８．３０９，３１０．３
１１が接地され、出力データＥ１１１−Ｅ１ＢがＩｔ
ＯＩｔとなり、入力データＤ１．−Ｄ□７がそのまま出
力データＥ０゜〜Ｅ１□として出力されるようになって
いる。さらに複数ビット同士の乗算をおこなうためにゲ
ートＣ１１がハイレベルになると、１−ランジスタ３１
２．３１３．３１４．３１５が接地され、出力データＥ
工。〜Ｅ１３が０″′となる。入力データＤ１．．”Ｄ
ｌ、は出力データＥ１４〜Ｅ１１３として出力される。
すなわち入力データのビットが４ピッ１〜桁上げされた
状態で出力される。
状態で出力される。
第１加減算器１０８、第２加減算器１０９はそれぞれ第
１データ拡張ユニツト１０４、第１シフト器１０５、第
２データ拡張ユニツト１０６、第２シフト器１０７から
のデータを入力し、入力したデータの加減算をおこなっ
て加減算値をそれぞれ第３データ拡張ユニツト１１０、
第３シフト器１１１へ転送するように構成されている。
１データ拡張ユニツト１０４、第１シフト器１０５、第
２データ拡張ユニツト１０６、第２シフト器１０７から
のデータを入力し、入力したデータの加減算をおこなっ
て加減算値をそれぞれ第３データ拡張ユニツト１１０、
第３シフト器１１１へ転送するように構成されている。
第３データ拡張ユニツト１１０は、第４図に示されるよ
うに、トランスファＭＯＳトランジスタ４００〜４１０
から構成されており、ベクトルの内積演算をおこなうた
めに、ゲートＣ２のレベルがハイレベルになるとトラン
ジスタ４１２〜４１５が接地され、出力データＥＢＣ”
ＥＢＦを“０”のデータとして出力し、入力データＤ２
゜〜Ｄ２Ｂをそのまま出力データＥ、、ｏ−Ｅ２Ｂとし
て出力するようになっている。すなわち、１２ビツトの
入力データを１６ビツトの出力データに変換するように
なっている。
うに、トランスファＭＯＳトランジスタ４００〜４１０
から構成されており、ベクトルの内積演算をおこなうた
めに、ゲートＣ２のレベルがハイレベルになるとトラン
ジスタ４１２〜４１５が接地され、出力データＥＢＣ”
ＥＢＦを“０”のデータとして出力し、入力データＤ２
゜〜Ｄ２Ｂをそのまま出力データＥ、、ｏ−Ｅ２Ｂとし
て出力するようになっている。すなわち、１２ビツトの
入力データを１６ビツトの出力データに変換するように
なっている。
第３シフト器１１１は、第５図に示されるように、デー
タ転送用トランスファＭＯＳトランジスタ５００〜５１
５とデータシフト用トランスファＭＯＳトランジスタ５
１６〜５３１から構成されており、ベクトルの内積演算
をおこなうために、ゲートＣ３０がハイレベルになると
トランジスタ５１２−５１５が接地され、出力データＥ
、ｃ＝Ｅ３Ｆを“０”として出力し、入力データＤ３ｏ
−Ｄ３Ｂをそのまま出力データＥ３（、Ｅ３Ｂとして出
力するようになっている。すなわち１２ビツトの入力デ
ータを１６ビツトの出力データに変換するようになって
いる。またさらに、複数ビット同士の乗算をおこなうた
めにゲー１−Ｃ３１がハイレベルになるとトランジスタ
２１６〜２１９が接地され、出力データＥ ３０ ”
Ｅ ３３が０′″として出力され、入力データＤ ３ａ
” Ｄ ３ Ｂが出力データＥ３４〜Ｅ３Ｆとして出
力されるようになっている。すなわち、１２ビツトの入
力データが４ビット桁上げされて出力されるようになっ
ている。
タ転送用トランスファＭＯＳトランジスタ５００〜５１
５とデータシフト用トランスファＭＯＳトランジスタ５
１６〜５３１から構成されており、ベクトルの内積演算
をおこなうために、ゲートＣ３０がハイレベルになると
トランジスタ５１２−５１５が接地され、出力データＥ
、ｃ＝Ｅ３Ｆを“０”として出力し、入力データＤ３ｏ
−Ｄ３Ｂをそのまま出力データＥ３（、Ｅ３Ｂとして出
力するようになっている。すなわち１２ビツトの入力デ
ータを１６ビツトの出力データに変換するようになって
いる。またさらに、複数ビット同士の乗算をおこなうた
めにゲー１−Ｃ３１がハイレベルになるとトランジスタ
２１６〜２１９が接地され、出力データＥ ３０ ”
Ｅ ３３が０′″として出力され、入力データＤ ３ａ
” Ｄ ３ Ｂが出力データＥ３４〜Ｅ３Ｆとして出
力されるようになっている。すなわち、１２ビツトの入
力データが４ビット桁上げされて出力されるようになっ
ている。
転送信号発生回路１１３はインバータ１１３Ａ、ＯＲゲ
ート１１３Ｂ、１１３Ｃ，ＮＡＮＤゲート１１３Ｄ、Ｎ
ＯＲゲート１１３Ｅ、１１３Ｆから構成されており、ベ
クトルの内積演算をおこなうために、ＶＥＣＣ／ＭＡＬ
Ｃが１１１１＋ （７）信号トシて入力されたとき、ク
ロック信号ＣＬＫに同期して、クロック信号のレベルが
１１０１１レベルにあるときゲートＣＯ，Ｃ２、ＣＩＯ
，Ｃ３０へＩＩ Ｉ ＩＩの信号を出力し、また乗算を
おこなうために選択信号のレベルがＬＬ ＯＩＩになっ
たときには、クロック信号ＣＬＫに同期して、クロック
信号のレベルがＩＩ ＯＩＩにあるときに、ゲーＩ〜Ｃ
１ｌ、Ｃ３１、へＩＩ Ｉ ＩＩの信号を出力するよう
になっている。すなわち、転送信号発生回路１１３から
は次の第１表に示されるような信号がゲートｃｏ、Ｃ１
０、Ｃ２、Ｃ３０、Ｃ３１へ出力されるようになってい
る。
ート１１３Ｂ、１１３Ｃ，ＮＡＮＤゲート１１３Ｄ、Ｎ
ＯＲゲート１１３Ｅ、１１３Ｆから構成されており、ベ
クトルの内積演算をおこなうために、ＶＥＣＣ／ＭＡＬ
Ｃが１１１１＋ （７）信号トシて入力されたとき、ク
ロック信号ＣＬＫに同期して、クロック信号のレベルが
１１０１１レベルにあるときゲートＣＯ，Ｃ２、ＣＩＯ
，Ｃ３０へＩＩ Ｉ ＩＩの信号を出力し、また乗算を
おこなうために選択信号のレベルがＬＬ ＯＩＩになっ
たときには、クロック信号ＣＬＫに同期して、クロック
信号のレベルがＩＩ ＯＩＩにあるときに、ゲーＩ〜Ｃ
１ｌ、Ｃ３１、へＩＩ Ｉ ＩＩの信号を出力するよう
になっている。すなわち、転送信号発生回路１１３から
は次の第１表に示されるような信号がゲートｃｏ、Ｃ１
０、Ｃ２、Ｃ３０、Ｃ３１へ出力されるようになってい
る。
以上の構成において、複数ビット同士の乗算をおこなう
場合には、被乗数Ａを１／２に分割し、被乗数Ａのビッ
トを上位ビットＡ ｏと下位ビットＡＬに分割する。さ
らに乗数Ｂの１７２に分割し、乗数Ｂのビットを上位ビ
ットＢＨ１下位ビットＢ＋、へ分割する。そして被乗数
Ａと乗数Ｂとの乗算を以下に示す式に従っておこなう。
場合には、被乗数Ａを１／２に分割し、被乗数Ａのビッ
トを上位ビットＡ ｏと下位ビットＡＬに分割する。さ
らに乗数Ｂの１７２に分割し、乗数Ｂのビットを上位ビ
ットＢＨ１下位ビットＢ＋、へ分割する。そして被乗数
Ａと乗数Ｂとの乗算を以下に示す式に従っておこなう。
＝１１
そして、ＡＸＢの乗算をおこなうに際しては、第１積算
器１００の入力データへ下位ビットＡＬ、ＢＬを割り当
て、第２積算器１０１の入力データに上位ビットＡＨ１
下位ビットＢしを割り当て、第３積算器１０２の入力デ
ータに下位ビットＡＬ、上位ビットＢＨを割り当て、さ
らに第４積算器の入力データに上位ビットＡＨ１上位ビ
ットＢＨを割り当てる。そして第１積算器１００により
Ａ １． ＸＢＬ：ＣＬＬレベルの積算値が得られ、第
２積算器１０１によりＡＨＸＢＬ＝ＣＨＬの積算値が得
られ、第３積算器１０２によりＡＬＸＢＨ：ＣＬＨの積
算値が得られ、第４積算器１０３によりＡＨＸＢＨＣＨ
ｌｌの積算値が得られる。そして各積算値は第１データ
拡張ユニッＩ−１０４、第１シフト器］、 ０５、第２
データ拡張ユニツト１０６、第２シフト器１０７を介し
て第１加減算器１０８．第２加減算器１０９へ転送され
る。そして各加減算器１０８．１０９により積算値ＣＬ
ＬとＣＨＬとの加減算がおこなわれるとともに積算値Ｃ
ＬＨと積算値ＣＩ＋Ｈとの加減算がおこなわれる。この
場合、第２積算器１０１の積算値は第１シフト器１０５
によってシフトされ、最下位ビットの桁が第１積算器１
００の出入の上位ビットのうち最下位ビットの桁に合わ
せられる。さらにこのとき第１シフト器１００の下位４
ビツトは０”のデータとして第１加減算器１０８へ入力
される。
器１００の入力データへ下位ビットＡＬ、ＢＬを割り当
て、第２積算器１０１の入力データに上位ビットＡＨ１
下位ビットＢしを割り当て、第３積算器１０２の入力デ
ータに下位ビットＡＬ、上位ビットＢＨを割り当て、さ
らに第４積算器の入力データに上位ビットＡＨ１上位ビ
ットＢＨを割り当てる。そして第１積算器１００により
Ａ １． ＸＢＬ：ＣＬＬレベルの積算値が得られ、第
２積算器１０１によりＡＨＸＢＬ＝ＣＨＬの積算値が得
られ、第３積算器１０２によりＡＬＸＢＨ：ＣＬＨの積
算値が得られ、第４積算器１０３によりＡＨＸＢＨＣＨ
ｌｌの積算値が得られる。そして各積算値は第１データ
拡張ユニッＩ−１０４、第１シフト器］、 ０５、第２
データ拡張ユニツト１０６、第２シフト器１０７を介し
て第１加減算器１０８．第２加減算器１０９へ転送され
る。そして各加減算器１０８．１０９により積算値ＣＬ
ＬとＣＨＬとの加減算がおこなわれるとともに積算値Ｃ
ＬＨと積算値ＣＩ＋Ｈとの加減算がおこなわれる。この
場合、第２積算器１０１の積算値は第１シフト器１０５
によってシフトされ、最下位ビットの桁が第１積算器１
００の出入の上位ビットのうち最下位ビットの桁に合わ
せられる。さらにこのとき第１シフト器１００の下位４
ビツトは０”のデータとして第１加減算器１０８へ入力
される。
また、同様にして、第４積算器１０３の積算値は第２シ
フト器１０７によってシフトされ、最下位ビットの桁が
第３積算器１０２出力の上位ピッＩ・のうち最下位ビッ
トの桁に合わせられる。尚第１シフト器１０７の出力デ
ータのうち下位４ビツトがｒｒ Ｏｎのデータとして第
２加減算器１０９へ入力される。
フト器１０７によってシフトされ、最下位ビットの桁が
第３積算器１０２出力の上位ピッＩ・のうち最下位ビッ
トの桁に合わせられる。尚第１シフト器１０７の出力デ
ータのうち下位４ビツトがｒｒ Ｏｎのデータとして第
２加減算器１０９へ入力される。
第１加減算器１０８の加減算値が第３データ拡張ユニツ
ト１１０を介して第３加減算器１］２へ転送され、第２
加減算器１０９の加減算値は第３シフト器１１１を介し
て第３加減算器］１２へ転送される。この際、第２加減
算器１０９の演算値が第３シフト器１１１によってシフ
トされた状態で転送される。すなわち、第２加減算器１
０９の演算値の最下位ビットの桁が上位ピッｈＡｏのう
ち最下位ビットの桁に合わせられる。尚、第３シフト器
１１１の出力データのうち下位４ビツトはＬＬ ＯＴｌ
のデータとして出力される。そして第３データ拡張ユニ
ツト１１０と第３シフト器１１１からの出力データが第
３加減算器１１２によって加減算され、被乗数Ａと乗数
Ｂとの乗算がおこなわれ、乗算値りが得られる。
ト１１０を介して第３加減算器１］２へ転送され、第２
加減算器１０９の加減算値は第３シフト器１１１を介し
て第３加減算器］１２へ転送される。この際、第２加減
算器１０９の演算値が第３シフト器１１１によってシフ
トされた状態で転送される。すなわち、第２加減算器１
０９の演算値の最下位ビットの桁が上位ピッｈＡｏのう
ち最下位ビットの桁に合わせられる。尚、第３シフト器
１１１の出力データのうち下位４ビツトはＬＬ ＯＴｌ
のデータとして出力される。そして第３データ拡張ユニ
ツト１１０と第３シフト器１１１からの出力データが第
３加減算器１１２によって加減算され、被乗数Ａと乗数
Ｂとの乗算がおこなわれ、乗算値りが得られる。
このように、被乗数Ａと乗数Ｂとの乗算をおこなう場合
でも、積算と加算の組合わせによる演算サイクルを１サ
イクル実行するだけで乗算値りを得ることができ、演算
速度の高速化に寄与することができる。
でも、積算と加算の組合わせによる演算サイクルを１サ
イクル実行するだけで乗算値りを得ることができ、演算
速度の高速化に寄与することができる。
次に、ベクＩ・ルの内積演算をおこなう場合、次式に従
った演算を実行する。
った演算を実行する。
上記式に従った内積演算をおこなう場合には次式に従っ
た積算が第１積算器１０３によっておこなわれる。
た積算が第１積算器１０３によっておこなわれる。
ａ１×ｂ□＋ａ２×ｂ２＋ａ３×ｂ３＋ａ４×ｂ４二〇
すなわち第１積算器１００により行ベクトルの第１要素
ａ１と列ベクトルの第１要素すよとの積算がおこなわれ
、第２積算器１０１により行ベク１−ルの第２要素ａ２
と列ベクトルの第２要素ｂ２との積算がおこなわれ、第
３積算器１０２により行ベクトルの第３要素ａ３と列ベ
クトルの第３要素ｂ３との積算がおこなわれる。さらに
第４積算器１０３により行ベクトルの第４要素ａ４と列
ベクトルの第４要素ｂ４との積算がおこなわれる。そし
て各積算値は第１データ拡張ユニツト１０４、第１シフ
ト器１０５、第２データ拡張器１０６、第２シフト器１
０７を介して第１加減算器１０８と第２加減算器１０９
へ転送される。尚このときゲートＣ１１、Ｃ３１がハイ
レベルになるため、第１シフト器１０５、第２シフト器
１０７の下位４ビツトがそれぞれ′０″となって第１加
減算器１０８、第２加減算器１０９へ出力される。第１
加減算器１０８、第２加減算器１０９による演算値はそ
れぞれ第３データ拡張ユニツｌ−１１０、第３シフト器
１１１を介して第３加減算器１１２へ転送される。この
とき第３シフト器１１１の下位４ビツトは○″′のデー
タとなる。そして第３加減算器１１２からはベクトルの
内積演算値Ｃとして１６ビツトのデータが出力される。
すなわち第１積算器１００により行ベクトルの第１要素
ａ１と列ベクトルの第１要素すよとの積算がおこなわれ
、第２積算器１０１により行ベク１−ルの第２要素ａ２
と列ベクトルの第２要素ｂ２との積算がおこなわれ、第
３積算器１０２により行ベクトルの第３要素ａ３と列ベ
クトルの第３要素ｂ３との積算がおこなわれる。さらに
第４積算器１０３により行ベクトルの第４要素ａ４と列
ベクトルの第４要素ｂ４との積算がおこなわれる。そし
て各積算値は第１データ拡張ユニツト１０４、第１シフ
ト器１０５、第２データ拡張器１０６、第２シフト器１
０７を介して第１加減算器１０８と第２加減算器１０９
へ転送される。尚このときゲートＣ１１、Ｃ３１がハイ
レベルになるため、第１シフト器１０５、第２シフト器
１０７の下位４ビツトがそれぞれ′０″となって第１加
減算器１０８、第２加減算器１０９へ出力される。第１
加減算器１０８、第２加減算器１０９による演算値はそ
れぞれ第３データ拡張ユニツｌ−１１０、第３シフト器
１１１を介して第３加減算器１１２へ転送される。この
とき第３シフト器１１１の下位４ビツトは○″′のデー
タとなる。そして第３加減算器１１２からはベクトルの
内積演算値Ｃとして１６ビツトのデータが出力される。
ベクトルの内積演算をおこなう場合でも積算と加算の組
合わせによる演算サイクルを１サイクル実行するだけで
内積演算値を得ることができ、演算速度の高速化に寄与
することができる。
合わせによる演算サイクルを１サイクル実行するだけで
内積演算値を得ることができ、演算速度の高速化に寄与
することができる。
以上説明したように、本発明によれば、積算と加算の組
合わせによる演算サイクルを少なくして複数ピッ１〜同
士の乗算およびベクトルの内積演算をおこなうようにし
たため、演算速度の高速化に寄与することができる。
合わせによる演算サイクルを少なくして複数ピッ１〜同
士の乗算およびベクトルの内積演算をおこなうようにし
たため、演算速度の高速化に寄与することができる。
第１図は本発明の一実施例を示す構成図、第２図は第１
、第２データ拡張ユニツトの構成図、第３図は第１、第
２シフト器の構成図、第４図は第３データ拡張ユニツト
の構成図、第５図は第３シフト器の構成図である。 １００・・・第１積算器、１０１・・・第２積算器、１
０２・・・第３積算器、］Ｃ０３・・第４積算器、１０
４・・・第１データ拡張ユニツト、１０５・・・第１シ
フト器、 １０６・・・第２データ拡張ユニツト、１０７・・第２
シフト器、 １０８・・第１加減算器、 １０９・・第２加減算器、 １１０・・第３データ拡張ユニツト、 １１１・・第３シフト器、 １１２・・・第３加減算器、 １１３・・・転送信号発生回路。
、第２データ拡張ユニツトの構成図、第３図は第１、第
２シフト器の構成図、第４図は第３データ拡張ユニツト
の構成図、第５図は第３シフト器の構成図である。 １００・・・第１積算器、１０１・・・第２積算器、１
０２・・・第３積算器、］Ｃ０３・・第４積算器、１０
４・・・第１データ拡張ユニツト、１０５・・・第１シ
フト器、 １０６・・・第２データ拡張ユニツト、１０７・・第２
シフト器、 １０８・・第１加減算器、 １０９・・第２加減算器、 １１０・・第３データ拡張ユニツト、 １１１・・第３シフト器、 １１２・・・第３加減算器、 １１３・・・転送信号発生回路。
Claims (1)
- 【特許請求の範囲】 １、行ベクトルの第１要素と列ベクトルの第１要素とを
積算する第１積算器と、行ベクトルの第２要素と列ベク
トルの第２要素とを積算する第２積算器と、行ベクトル
の第３要素と列ベクトルの第３要素とを積算する第３積
算器と、行ベクトルの第４要素と列ベクトルの第４要素
とを積算する第４積算器と、第１積算器と第２積算器の
各積算値をそれぞれ加減算する第１加減算器と、第３積
算器と第４積算器の各積算値をそれぞれ加減算する第２
加減算器と、第１加減算器と第２加減算器の各演算値を
それぞれ加減算する第３加減算器とを有する演算装置。 ２、被乗数の下位ビットと乗数の下位ビットとを積算す
る第１積算器と、被乗数の上位ビットと乗数の下位ビッ
トとを積算する第２積算器と、被乗数の下位ビットと乗
数の上位ビットとを積算する第３積算器と、被乗数の上
位ビットと乗数の上位ビットとを積算する第４積算器と
、第２積算器の積算値をシフトしてその最下位ビットの
桁を第１積算器出力の上位ビットのうち最下位ビットの
桁に合わせる第１シフト器と、第１シフト器の出力値と
第１積算器の出力値とを加減算する第１加減算器と、第
４積算器の積算値をシフトしてその最下位ビットの桁を
第３積算器出力の上位ビットのうち最下位ビットの桁に
合わせる第２シフト器と、第２シフト器の出力値と第３
積算器の出力値とを加減算する第２加減算器と、第２加
減算器の加減算値をシフトしてその最下位ビットの桁を
被乗数の上位ビットのうち最下位ビットの桁に合わせる
第３シフト器と、第３シフト器の出力値と第１加減算器
の出力値とを加減算する第３加減算器とを有する演算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23466388A JPH0282352A (ja) | 1988-09-19 | 1988-09-19 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23466388A JPH0282352A (ja) | 1988-09-19 | 1988-09-19 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282352A true JPH0282352A (ja) | 1990-03-22 |
Family
ID=16974534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23466388A Pending JPH0282352A (ja) | 1988-09-19 | 1988-09-19 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282352A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015769A (ja) * | 1983-07-06 | 1985-01-26 | Sony Corp | デイジタル信号処理回路 |
| JPS61163647A (ja) * | 1985-01-14 | 1986-07-24 | Toshiba Corp | ボンデイング装置 |
| JPS6339157A (ja) * | 1986-08-01 | 1988-02-19 | Matsushita Electric Ind Co Ltd | 光学式信号記録デイスク |
| JPS63163674A (ja) * | 1986-12-26 | 1988-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 複合演算回路 |
-
1988
- 1988-09-19 JP JP23466388A patent/JPH0282352A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015769A (ja) * | 1983-07-06 | 1985-01-26 | Sony Corp | デイジタル信号処理回路 |
| JPS61163647A (ja) * | 1985-01-14 | 1986-07-24 | Toshiba Corp | ボンデイング装置 |
| JPS6339157A (ja) * | 1986-08-01 | 1988-02-19 | Matsushita Electric Ind Co Ltd | 光学式信号記録デイスク |
| JPS63163674A (ja) * | 1986-12-26 | 1988-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 複合演算回路 |
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